JP2822956B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体装置の
製造方法に関し、特に活性層上を被覆する絶縁膜にゲー
ト開口を開設してショットキー型のゲート電極を形成す
る化合物半導体装置の製造方法に関するものである。
製造方法に関し、特に活性層上を被覆する絶縁膜にゲー
ト開口を開設してショットキー型のゲート電極を形成す
る化合物半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】絶縁膜にゲート開口を開設してゲート電
極を形成する技術は、ゲート電極を絶縁膜上にオーバー
レイ構造にすることにより短ゲート長で低ゲート抵抗の
Ｔ型ゲートあるいはＹ型ゲートを形成することができ、
優れた高周波特性が得られることから、多用されてい
る。
極を形成する技術は、ゲート電極を絶縁膜上にオーバー
レイ構造にすることにより短ゲート長で低ゲート抵抗の
Ｔ型ゲートあるいはＹ型ゲートを形成することができ、
優れた高周波特性が得られることから、多用されてい
る。
【０００３】図３は、この種化合物半導体装置のゲート
開口の従来の形成方法を示す工程順断面図である。ｎ型
ＧａＡｓ活性層２が形成されたＧａＡｓ基板１上にＣＶ
Ｄ法によりＳｉＯ2 膜３を形成する。その上にフォトレ
ジストを塗付し、露光、現像を行ってゲート形成領域に
開口を有するフォトレジスト膜４を形成する〔図３
（ａ）〕。次に、ＣＦ4 、ＣＨＦ3 等のＣを含むガス、
あるいはＳＦ6 等のガスを反応ガスとして用いる反応性
イオンエッチング（以下、ＲＩＥと記す）によりエッチ
ングを行ってゲート開口を形成する。
開口の従来の形成方法を示す工程順断面図である。ｎ型
ＧａＡｓ活性層２が形成されたＧａＡｓ基板１上にＣＶ
Ｄ法によりＳｉＯ2 膜３を形成する。その上にフォトレ
ジストを塗付し、露光、現像を行ってゲート形成領域に
開口を有するフォトレジスト膜４を形成する〔図３
（ａ）〕。次に、ＣＦ4 、ＣＨＦ3 等のＣを含むガス、
あるいはＳＦ6 等のガスを反応ガスとして用いる反応性
イオンエッチング（以下、ＲＩＥと記す）によりエッチ
ングを行ってゲート開口を形成する。
【０００４】このエッチング工程において、フォトレジ
スト膜４はプラズマ雰囲気に曝されることにより変質し
てその表面にフォトレジスト変質層４ａが形成される。
また、生成された反応物が付着することによりゲート開
口の内壁に反応生成物層５ａが形成される〔図３
（ｂ）〕。この反応生成物層５ａが存在する場合には、
良好なショットキー接合が形成されないため、Ｏ2 プラ
ズマアッシングを行ってこれを除去する〔図３
（ｃ）〕。続いて、残されたフォトレジスト膜４を除去
した後、有機洗浄、酸処理を行って表面を清浄化する
〔図３（ｄ）〕。その後、ゲートメタルを堆積してゲー
ト電極を形成する。有機洗浄としては、メチル・エチル
・ケトンおよびイソプロパノールにより処理した後純水
により洗浄することがよく行われている。また、酸処理
には塩酸（ＨＣｌ）が用いられる。
スト膜４はプラズマ雰囲気に曝されることにより変質し
てその表面にフォトレジスト変質層４ａが形成される。
また、生成された反応物が付着することによりゲート開
口の内壁に反応生成物層５ａが形成される〔図３
（ｂ）〕。この反応生成物層５ａが存在する場合には、
良好なショットキー接合が形成されないため、Ｏ2 プラ
ズマアッシングを行ってこれを除去する〔図３
（ｃ）〕。続いて、残されたフォトレジスト膜４を除去
した後、有機洗浄、酸処理を行って表面を清浄化する
〔図３（ｄ）〕。その後、ゲートメタルを堆積してゲー
ト電極を形成する。有機洗浄としては、メチル・エチル
・ケトンおよびイソプロパノールにより処理した後純水
により洗浄することがよく行われている。また、酸処理
には塩酸（ＨＣｌ）が用いられる。
【０００５】
【発明が解決しようとする課題】上述した従来の製造方
法では、絶縁膜にゲート開口を開設するのに、フォトレ
ジストをエッチングレジストとして用いていたため、あ
るいはエッチングガスとしてＣＨＦ3 などの炭素を含む
化合物を用いていたため、ゲート開口の内壁には炭素を
含む反応生成物が付着する。而して、炭素を含む反応生
成物膜は化学的に安定であるため、これを除去するには
Ｏ2 プラズマ処理を長時間（フォトレジストエッチング
量で３０００Å以上に相当する時間）行うことが必要と
なる。このプラズマ処理により、ＧａＡｓが酸化される
ため、図３（ｃ）に示されるように、ＧａＡｓ活性層の
表面にＧａＡｓ酸化物層２ａが形成される。この酸化物
は続く酸処理により除去されるが、その結果、ＧａＡｓ
活性層の膜厚が１００Å〜３００Å程度薄くなり、閾値
電圧（Ｖｔｈ）のばらつきが大きくなるという問題点が
あった。
法では、絶縁膜にゲート開口を開設するのに、フォトレ
ジストをエッチングレジストとして用いていたため、あ
るいはエッチングガスとしてＣＨＦ3 などの炭素を含む
化合物を用いていたため、ゲート開口の内壁には炭素を
含む反応生成物が付着する。而して、炭素を含む反応生
成物膜は化学的に安定であるため、これを除去するには
Ｏ2 プラズマ処理を長時間（フォトレジストエッチング
量で３０００Å以上に相当する時間）行うことが必要と
なる。このプラズマ処理により、ＧａＡｓが酸化される
ため、図３（ｃ）に示されるように、ＧａＡｓ活性層の
表面にＧａＡｓ酸化物層２ａが形成される。この酸化物
は続く酸処理により除去されるが、その結果、ＧａＡｓ
活性層の膜厚が１００Å〜３００Å程度薄くなり、閾値
電圧（Ｖｔｈ）のばらつきが大きくなるという問題点が
あった。
【０００６】本発明はこの点に鑑みてなされたものであ
って、その目的とするところは、ドライエッチング（Ｒ
ＩＥ）において、炭素を含む反応生成物が形成されない
ようにすることであり、これにより、Ｏ2 プラズマアッ
シング処理の時間を短縮できるようにして、活性層の酸
化を抑制して閾値電圧のばらつきを少なくすることであ
る。
って、その目的とするところは、ドライエッチング（Ｒ
ＩＥ）において、炭素を含む反応生成物が形成されない
ようにすることであり、これにより、Ｏ2 プラズマアッ
シング処理の時間を短縮できるようにして、活性層の酸
化を抑制して閾値電圧のばらつきを少なくすることであ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による化合物半導体装置の製造方法は、 表面に活性層（２）を有する化合物半導体基板
（１）上に絶縁膜（３、８）を形成する工程と、 ドライエッチングにより前記絶縁膜を選択的に除去
して前記活性層の表面を露出させるゲート開口を開設す
る工程と、 短時間のＯ2 プラズマアッシング処理を行って、前
工程で生成された反応生成物（５）を除去する工程と、 前記ゲート開口を介して前記活性層と接触し該活性
層とショットキー接合を形成するゲート電極（６）を形
成する工程と、 を有するものであって、前記工程における少なくとも
最終段階においては、カーボンフリー状態〔反応室に炭
素（Ｃ）が存在しない状態、すなわち、炭素を含むエッ
チングレジストが用いられず、被エッチング絶縁膜が炭
素を含んでおらず、かつ、炭素を含む反応ガスが用いら
れない〕でエッチングが行われることを特徴としてい
る。
めの本発明による化合物半導体装置の製造方法は、 表面に活性層（２）を有する化合物半導体基板
（１）上に絶縁膜（３、８）を形成する工程と、 ドライエッチングにより前記絶縁膜を選択的に除去
して前記活性層の表面を露出させるゲート開口を開設す
る工程と、 短時間のＯ2 プラズマアッシング処理を行って、前
工程で生成された反応生成物（５）を除去する工程と、 前記ゲート開口を介して前記活性層と接触し該活性
層とショットキー接合を形成するゲート電極（６）を形
成する工程と、 を有するものであって、前記工程における少なくとも
最終段階においては、カーボンフリー状態〔反応室に炭
素（Ｃ）が存在しない状態、すなわち、炭素を含むエッ
チングレジストが用いられず、被エッチング絶縁膜が炭
素を含んでおらず、かつ、炭素を含む反応ガスが用いら
れない〕でエッチングが行われることを特徴としてい
る。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１（ａ）〜（ｄ）は、本
発明の第１の実施例の化合物半導体装置の製造過程を示
す工程順断面図である。まず、アンドープのＧａＡｓ基
板１の表面にＳｉをイオン注入して、キャリア濃度が２
×１０17ｃｍ-3で、厚さが１０００Åのｎ型ＧａＡｓ活
性層２を形成する。活性層はエピタキシャル成長法によ
り形成することもできる。
て図面を参照して説明する。図１（ａ）〜（ｄ）は、本
発明の第１の実施例の化合物半導体装置の製造過程を示
す工程順断面図である。まず、アンドープのＧａＡｓ基
板１の表面にＳｉをイオン注入して、キャリア濃度が２
×１０17ｃｍ-3で、厚さが１０００Åのｎ型ＧａＡｓ活
性層２を形成する。活性層はエピタキシャル成長法によ
り形成することもできる。
【０００９】次に、ＣＶＤ法により、基板上に膜厚３０
００ÅのＳｉＯ2 膜３を形成する。次いで、フォトリソ
グラフィ法を用いて、ゲート形成個所に幅０．５μｍの
開口を有するフォトレジスト膜４を形成する。続いて、
ＣＨＦ3 またはＣＦ4 を反応ガスとして異方性のＲＩＥ
（Reactive Ion Etching）を行って、ＳｉＯ2 膜３に深
さ２０００Å程度の開口を形成する。このとき、開口の
側面には反応生成物膜５ａが形成される〔図１
（ａ）〕。
００ÅのＳｉＯ2 膜３を形成する。次いで、フォトリソ
グラフィ法を用いて、ゲート形成個所に幅０．５μｍの
開口を有するフォトレジスト膜４を形成する。続いて、
ＣＨＦ3 またはＣＦ4 を反応ガスとして異方性のＲＩＥ
（Reactive Ion Etching）を行って、ＳｉＯ2 膜３に深
さ２０００Å程度の開口を形成する。このとき、開口の
側面には反応生成物膜５ａが形成される〔図１
（ａ）〕。
【００１０】次に、Ｏ2 プラズマアッシング処理および
有機洗浄を行って、マスクとして用いたフォトレジスト
膜４および反応生成物膜５ａを完全に除去する。次い
で、ＳＦ6 を反応ガスとして異方性のＲＩＥを行って、
ＳｉＯ2 膜３に活性層２の表面を露出させるゲート開口
を形成する。このときのＲＩＥでは、排気のメインポン
プにターボ分子ポンプ等の炭素を含むオイルを用いない
ものを採用するなどして排気系もカーボンフリーに構成
することが望ましい。このエッチング過程により、ゲー
ト開口の側面には新たに炭素を含まない反応生成物膜５
が形成される。また、ＳｉＯ2 膜３の膜厚は２０００Å
程度となる。〔図１（ｂ）〕。
有機洗浄を行って、マスクとして用いたフォトレジスト
膜４および反応生成物膜５ａを完全に除去する。次い
で、ＳＦ6 を反応ガスとして異方性のＲＩＥを行って、
ＳｉＯ2 膜３に活性層２の表面を露出させるゲート開口
を形成する。このときのＲＩＥでは、排気のメインポン
プにターボ分子ポンプ等の炭素を含むオイルを用いない
ものを採用するなどして排気系もカーボンフリーに構成
することが望ましい。このエッチング過程により、ゲー
ト開口の側面には新たに炭素を含まない反応生成物膜５
が形成される。また、ＳｉＯ2 膜３の膜厚は２０００Å
程度となる。〔図１（ｂ）〕。
【００１１】次に、短時間のＯ2 プラズマアッシング処
理（フォトレジストエッチング量で５００Å相当時間以
下）と有機洗浄により反応生成物膜５を除去する。この
反応生成物膜５は炭素を含んでいないので短時間のアッ
シングにより簡単に除去することができる。したがっ
て、このＯ2 プラズマアッシングによって形成されるＧ
ａＡｓ酸化物はごく薄い膜に抑えられる。次に、ＨＣｌ
浸漬による前処理を行ってＧａＡｓ酸化物を除去する
〔図１（ｃ）〕。
理（フォトレジストエッチング量で５００Å相当時間以
下）と有機洗浄により反応生成物膜５を除去する。この
反応生成物膜５は炭素を含んでいないので短時間のアッ
シングにより簡単に除去することができる。したがっ
て、このＯ2 プラズマアッシングによって形成されるＧ
ａＡｓ酸化物はごく薄い膜に抑えられる。次に、ＨＣｌ
浸漬による前処理を行ってＧａＡｓ酸化物を除去する
〔図１（ｃ）〕。
【００１２】次に、スパッタ法によりタングステンシリ
サイド（ＷＳｉ）、ＰｔおよびＡｕを順次被着し、これ
をパターニングしてゲート電極６を形成する。次いで、
フォトリソグラフィ法およびドライエッチングにより、
ソース・ドレイン電極形成領域のＳｉＯ2 膜３を選択的
に除去する。次に、Ｎｉ／ＡｕＧｅ合金などのオーミッ
ク金属を被着し、これをパターニングしてソース・ドレ
イン電極７を形成する〔図１（ｄ）〕。
サイド（ＷＳｉ）、ＰｔおよびＡｕを順次被着し、これ
をパターニングしてゲート電極６を形成する。次いで、
フォトリソグラフィ法およびドライエッチングにより、
ソース・ドレイン電極形成領域のＳｉＯ2 膜３を選択的
に除去する。次に、Ｎｉ／ＡｕＧｅ合金などのオーミッ
ク金属を被着し、これをパターニングしてソース・ドレ
イン電極７を形成する〔図１（ｄ）〕。
【００１３】図２（ａ）〜（ｄ）は、本発明の第２の実
施例の化合物半導体装置の製造過程を示す工程順断面図
である。まず、アンドープのＧａＡｓ基板１の表面にＳ
ｉをイオン注入して、キャリア濃度が２×１０17ｃｍ-3
で、厚さが１０００Åのｎ型ＧａＡｓ活性層２を形成す
る。次に、ＣＶＤ法により基板上に膜厚２０００ÅのＳ
ｉ3 Ｎ4 膜８を形成し、続いてスパッタ法により膜厚１
０００ÅのＰｔ膜９を形成する。次いで、フォトリソグ
ラフィ法を用いて、ゲート形成個所に幅０．５μｍの開
口を有するフォトレジスト膜４を形成する。続いて、Ｃ
Ｆ4 ／Ｏ2 を反応ガスとするＲＩＥによりＰｔ膜９をパ
ターニングする〔図２（ａ）〕。
施例の化合物半導体装置の製造過程を示す工程順断面図
である。まず、アンドープのＧａＡｓ基板１の表面にＳ
ｉをイオン注入して、キャリア濃度が２×１０17ｃｍ-3
で、厚さが１０００Åのｎ型ＧａＡｓ活性層２を形成す
る。次に、ＣＶＤ法により基板上に膜厚２０００ÅのＳ
ｉ3 Ｎ4 膜８を形成し、続いてスパッタ法により膜厚１
０００ÅのＰｔ膜９を形成する。次いで、フォトリソグ
ラフィ法を用いて、ゲート形成個所に幅０．５μｍの開
口を有するフォトレジスト膜４を形成する。続いて、Ｃ
Ｆ4 ／Ｏ2 を反応ガスとするＲＩＥによりＰｔ膜９をパ
ターニングする〔図２（ａ）〕。
【００１４】次に、Ｏ2 プラズマアッシング処理および
有機洗浄を行って、マスクとして用いたフォトレジスト
膜４および反応生成物膜を完全に除去する。次いで、Ｐ
ｔ膜９をマスクとして、ＳＦ6 を反応ガスとする異方性
のＲＩＥを行って、Ｓｉ3 Ｎ4 膜８に活性層２の表面を
露出させるゲート開口を形成する。このＲＩＥによりゲ
ート開口の側面には炭素を含まない反応生成物膜５が形
成される〔図２（ｂ）〕。
有機洗浄を行って、マスクとして用いたフォトレジスト
膜４および反応生成物膜を完全に除去する。次いで、Ｐ
ｔ膜９をマスクとして、ＳＦ6 を反応ガスとする異方性
のＲＩＥを行って、Ｓｉ3 Ｎ4 膜８に活性層２の表面を
露出させるゲート開口を形成する。このＲＩＥによりゲ
ート開口の側面には炭素を含まない反応生成物膜５が形
成される〔図２（ｂ）〕。
【００１５】次に、短時間のＯ2 プラズマアッシング処
理（フォトレジストエッチング量で５００Å相当時間以
下）と有機洗浄により反応生成物膜５を除去する。次い
で、ＨＣｌ浸漬による前処理を行う〔図２（ｃ）〕。続
いて、ショットキー接合を形成する金属材料を被着しこ
れをパターニングしてゲート電極６を形成し、オーミッ
ク性の金属材料を被着しこれをパターニングしてソース
・ドレイン電極７を形成する〔図２（ｄ）〕。
理（フォトレジストエッチング量で５００Å相当時間以
下）と有機洗浄により反応生成物膜５を除去する。次い
で、ＨＣｌ浸漬による前処理を行う〔図２（ｃ）〕。続
いて、ショットキー接合を形成する金属材料を被着しこ
れをパターニングしてゲート電極６を形成し、オーミッ
ク性の金属材料を被着しこれをパターニングしてソース
・ドレイン電極７を形成する〔図２（ｄ）〕。
【００１６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載した範囲内において各種の変更が可能
なものである。例えば、活性層の材料としてＧａＡｓに
代え、ＧａＩｎＡｓ、ＩｎＰなどの他の材料を用いるこ
とができる。また、本発明は一般的なＭＥＳＦＥＴばか
りでなく、ヘテロ接合を利用した高移動度トランジスタ
にも適用が可能なものである。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載した範囲内において各種の変更が可能
なものである。例えば、活性層の材料としてＧａＡｓに
代え、ＧａＩｎＡｓ、ＩｎＰなどの他の材料を用いるこ
とができる。また、本発明は一般的なＭＥＳＦＥＴばか
りでなく、ヘテロ接合を利用した高移動度トランジスタ
にも適用が可能なものである。
【００１７】
【発明の効果】以上説明したように、本発明は、活性層
上の絶縁膜にゲート開口を開孔してゲート電極を形成す
る化合物半導体装置の製造方法において、絶縁膜開孔時
の少なくとも最終期においてカーボンフリー状態でＲＩ
Ｅを行うものであるので、付着する反応生成物が炭素を
含まないようにすることができ、この反応性生成物を除
去するためのＯ2 プラズマ処理を短時間で済ますことが
できるようになる。したがって、本発明によれば、Ｏ2
プラズマ処理による活性層の酸化を抑制することが可能
になり、酸化による活性層の膜減りを抑えることが可能
になるため、閾値電圧（Ｖｔｈ）のばらつきを低く抑え
ることができるようになる。実際に、従来方式で作成し
たＧａＡｓＭＥＳＦＥＴの３″φウェハ面内でのＶｔｈ
の標準偏差は１００ｍＶ以上であったが、本発明の方法
によれば６０ｍＶ以下に抑えることができた。
上の絶縁膜にゲート開口を開孔してゲート電極を形成す
る化合物半導体装置の製造方法において、絶縁膜開孔時
の少なくとも最終期においてカーボンフリー状態でＲＩ
Ｅを行うものであるので、付着する反応生成物が炭素を
含まないようにすることができ、この反応性生成物を除
去するためのＯ2 プラズマ処理を短時間で済ますことが
できるようになる。したがって、本発明によれば、Ｏ2
プラズマ処理による活性層の酸化を抑制することが可能
になり、酸化による活性層の膜減りを抑えることが可能
になるため、閾値電圧（Ｖｔｈ）のばらつきを低く抑え
ることができるようになる。実際に、従来方式で作成し
たＧａＡｓＭＥＳＦＥＴの３″φウェハ面内でのＶｔｈ
の標準偏差は１００ｍＶ以上であったが、本発明の方法
によれば６０ｍＶ以下に抑えることができた。
【図１】 本発明の第１の実施例を示す工程順断面図。
【図２】 本発明の第２の実施例を示す工程順断面図。
【図３】 従来例の工程順断面図。
１ ＧａＡｓ基板 ２ ｎ型ＧａＡｓ活性層 ２ａ ＧａＡｓ酸化物層 ３ ＳｉＯ2 膜 ４ フォトレジスト膜 ４ａ フォトレジスト変質層 ５、５ａ 反応生成物膜 ６ ゲート電極 ７ ソース・ドレイン電極 ８ Ｓｉ3 Ｎ4 膜 ９ Ｐｔ膜
Claims (4)
- 【請求項１】 （１）表面に活性層を有する化合物半導
体基板上に絶縁膜を形成する工程と、 （２）ドライエッチングにより前記絶縁膜を選択的に除
去して前記活性層の表面を露出させるゲート開口を開設
する工程と、 （３）短時間のＯ2 プラズマアッシング処理を行って、
前工程で生成された反応生成物を除去する工程と、 （４）前記ゲート開口を介して前記活性層と接触し該活
性層とショットキー接合を形成するゲート電極を形成す
る工程と、を有する化合物半導体装置の製造方法におい
て、前記第（２）の工程における少なくとも最終段階に
おいては、カーボンフリー状態〔炭素（Ｃ）を含むエッ
チングレジストが用いられず、かつ、炭素を含む反応ガ
スが用いられない〕でエッチングが行われることを特徴
とする化合物半導体装置の製造方法。 - 【請求項２】 前記第（２）の工程が、 前記絶縁膜上に、形成すべきゲート開口の形状の開口
を有するフォトレジスト膜を形成するサブ工程と、 前記フォトレジスト膜をエッチングレジストとして前
記絶縁膜を途中までエッチングするサブ工程と、 前記フォトレジストを除去するサブ工程と、 炭素を含まない反応ガスにより前記絶縁膜を全面的に
エッチングして前記活性層の表面を露出させるゲート開
口を形成するサブ工程と、を含んでいることを特徴とす
る請求項１記載の化合物半導体装置の製造方法。 - 【請求項３】 前記第（２）の工程が、 前記絶縁膜上に金属膜を形成するサブ工程と、 前記金属膜上に、形成すべきゲート開口の形状の開口
を有するフォトレジスト膜を形成するサブ工程と、 前記フォトレジスト膜をエッチングレジストとして前
記金属膜をパターニングするサブ工程と、 前記フォトレジストを除去するサブ工程と、 前記金属膜をマスクとして炭素を含まない反応ガスに
より前記絶縁膜を選択的にエッチングして前記活性層の
表面を露出させるゲート開口を形成するサブ工程と、 を有していることを特徴とする請求項１記載の化合物半
導体装置の製造方法。 - 【請求項４】 前記第（３）の工程におけるＯ2 プラズ
マアッシング処理がフォトレジストエッチング量で換算
して５００Å以下となる条件で行われることを特徴とす
る請求項１記載の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26098495A JP2822956B2 (ja) | 1995-09-14 | 1995-09-14 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26098495A JP2822956B2 (ja) | 1995-09-14 | 1995-09-14 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982694A JPH0982694A (ja) | 1997-03-28 |
| JP2822956B2 true JP2822956B2 (ja) | 1998-11-11 |
Family
ID=17355465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26098495A Expired - Lifetime JP2822956B2 (ja) | 1995-09-14 | 1995-09-14 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822956B2 (ja) |
-
1995
- 1995-09-14 JP JP26098495A patent/JP2822956B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982694A (ja) | 1997-03-28 |
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