JP3070540B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JP3070540B2 JP3070540B2 JP9268714A JP26871497A JP3070540B2 JP 3070540 B2 JP3070540 B2 JP 3070540B2 JP 9268714 A JP9268714 A JP 9268714A JP 26871497 A JP26871497 A JP 26871497A JP 3070540 B2 JP3070540 B2 JP 3070540B2
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法に関し、特にＭＥＳＦＥＴのゲート電極の製
造方法に関する。
の製造方法に関し、特にＭＥＳＦＥＴのゲート電極の製
造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ（ガリウム砒素）をはじめとす
る▲III ▼−▲Ｖ▼族化合物半導体を用いたショットキ
ー障壁ゲート電界効果トランジスタ（ＭＥＳＦＥＴ）は
金属と半導体との接触により形成されるショットキー接
合をゲート電極に有する構造であり、優れた高周波特性
を生かしてマイクロ波及びミリ波帯用低雑音増幅素子、
高出力増幅素子としてよく用いられている。
る▲III ▼−▲Ｖ▼族化合物半導体を用いたショットキ
ー障壁ゲート電界効果トランジスタ（ＭＥＳＦＥＴ）は
金属と半導体との接触により形成されるショットキー接
合をゲート電極に有する構造であり、優れた高周波特性
を生かしてマイクロ波及びミリ波帯用低雑音増幅素子、
高出力増幅素子としてよく用いられている。
【０００３】ＭＥＳＦＥＴの特性や信頼性を支配するシ
ョットキー接触のゲート電極として重要なことはφ
B （金属側からみたショットキー障壁高さ）が安定し
て、大きくなることである。金属と半導体の理想的な接
触の場合、φB は金属の仕事関数φｍ と半導体の電子
親和力χとの差（φB ＝φm −χ）で与えられる。実際
には化合物半導体表面に存在する多くの界面準位により
表面でのフェルミ準位が固定（ｐｉｎｎｉｎｇ）され
て、φB が決定する。
ョットキー接触のゲート電極として重要なことはφ
B （金属側からみたショットキー障壁高さ）が安定し
て、大きくなることである。金属と半導体の理想的な接
触の場合、φB は金属の仕事関数φｍ と半導体の電子
親和力χとの差（φB ＝φm −χ）で与えられる。実際
には化合物半導体表面に存在する多くの界面準位により
表面でのフェルミ準位が固定（ｐｉｎｎｉｎｇ）され
て、φB が決定する。
【０００４】したがって、φB を安定して、大きくする
ためには、半導体の表面はできるだけ清浄で界面準位密
度が低いことが望ましい。
ためには、半導体の表面はできるだけ清浄で界面準位密
度が低いことが望ましい。
【０００５】一方、ゲート電極材料としては、比抵抗が
小さく、半導体基板との密着性が良く、低応力であり、
耐熱性がある金属が望ましい。従来からよく用いられて
いるゲート電極材料はアルミニウム（Ａｌ）である。Ａ
ｌは比抵抗が小さいうえに、電子ビーム蒸着を用いたリ
フトオフ法により容易にサブミクロン寸法のゲート電極
を形成できるからである。ただし、Ａｌはエレクトロマ
イグレーションを起こしやすいため、寸法が細くなるに
つれて信頼度が著しく低下する。そこで、近年、Ａｌに
かわる高信頼性ゲート金属材料として、タングステン
（Ｗ）、モリブデン（Ｍｏ）、タングステンシリサイド
（ＷＳｉx ）タングステンシリサイドナイトライド（Ｗ
Ｓｉx Ｎy ）などの高融点金属が用いられてきている。
この高融点金属系導電膜は次のような利点がある。ま
ず、耐熱性がよいため、ＭＥＳＦＥＴ製造プロセスとし
て４００〜８００℃の高温が使用できることである。次
に、ハロゲンガスを用いたドライエッチングにより高融
点金属の微細加工が可能であるため、サブミクロン寸法
のゲート金属が形成できる。第３に、信頼性が高いこと
である。
小さく、半導体基板との密着性が良く、低応力であり、
耐熱性がある金属が望ましい。従来からよく用いられて
いるゲート電極材料はアルミニウム（Ａｌ）である。Ａ
ｌは比抵抗が小さいうえに、電子ビーム蒸着を用いたリ
フトオフ法により容易にサブミクロン寸法のゲート電極
を形成できるからである。ただし、Ａｌはエレクトロマ
イグレーションを起こしやすいため、寸法が細くなるに
つれて信頼度が著しく低下する。そこで、近年、Ａｌに
かわる高信頼性ゲート金属材料として、タングステン
（Ｗ）、モリブデン（Ｍｏ）、タングステンシリサイド
（ＷＳｉx ）タングステンシリサイドナイトライド（Ｗ
Ｓｉx Ｎy ）などの高融点金属が用いられてきている。
この高融点金属系導電膜は次のような利点がある。ま
ず、耐熱性がよいため、ＭＥＳＦＥＴ製造プロセスとし
て４００〜８００℃の高温が使用できることである。次
に、ハロゲンガスを用いたドライエッチングにより高融
点金属の微細加工が可能であるため、サブミクロン寸法
のゲート金属が形成できる。第３に、信頼性が高いこと
である。
【０００６】高融点金属系導電膜を用いたＧａＡｓＭＥ
ＳＦＥＴの従来の製造方法として、３例がある。
ＳＦＥＴの従来の製造方法として、３例がある。
【０００７】その第１例を説明するための、工程順に示
す断面図が図４（ａ）〜（ｅ）である。
す断面図が図４（ａ）〜（ｅ）である。
【０００８】まず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上にエピタキシャル成長またはイオン
注入によって動作層２（チャネル層）を形成した後、Ｌ
ＰＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３を
成膜し、リソグラフィー技術を用いてフォトレジストマ
スク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコン
膜３を選択的にドライエッチングし、ゲート電極用の開
口５を形成する。
ＧａＡｓ基板１の上にエピタキシャル成長またはイオン
注入によって動作層２（チャネル層）を形成した後、Ｌ
ＰＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３を
成膜し、リソグラフィー技術を用いてフォトレジストマ
スク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコン
膜３を選択的にドライエッチングし、ゲート電極用の開
口５を形成する。
【０００９】次に、図４（ｂ）に示すように、バレル式
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いてフォトレジス
ト４−１を剥離する。また、溶液によるフォトレジスト
剥離方法としては、高温（１２０℃）のジクロルベンゼ
ンフェノールとアルキルベンゼンスルフォン酸の混合液
に灌浸後、メチルエチルケトン、アルコールに順次灌浸
する方法（以下、これを高温有機剤によるフォトレジス
ト剥離方法と略す。）がある。
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いてフォトレジス
ト４−１を剥離する。また、溶液によるフォトレジスト
剥離方法としては、高温（１２０℃）のジクロルベンゼ
ンフェノールとアルキルベンゼンスルフォン酸の混合液
に灌浸後、メチルエチルケトン、アルコールに順次灌浸
する方法（以下、これを高温有機剤によるフォトレジス
ト剥離方法と略す。）がある。
【００１０】そして、図４（ｃ）に示すように、２５℃
の塩酸水溶液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬
してＧａＡｓ表面上の酸化物及びドライエッチング時に
残留した沸化物を除去した後、開口部を含む酸化シリコ
ン膜の表面にゲート電極の一部となる厚さ１００ｎｍの
ＷＳｉ膜７を蒸着法またはスパッタ法にて成膜した後、
厚さ１５０ｎｍの窒化チタン（ＴｉＮ）膜、厚さ１５ｎ
ｍの白金（Ｐｔ）膜、厚さ４００ｎｍの金（Ａｕ）膜を
蒸着法またはスパッタ法にて順次積層成膜した膜（以下
ＴｉＮ−Ｐｔ−Ａｕ膜と略す）８を形成する。
の塩酸水溶液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬
してＧａＡｓ表面上の酸化物及びドライエッチング時に
残留した沸化物を除去した後、開口部を含む酸化シリコ
ン膜の表面にゲート電極の一部となる厚さ１００ｎｍの
ＷＳｉ膜７を蒸着法またはスパッタ法にて成膜した後、
厚さ１５０ｎｍの窒化チタン（ＴｉＮ）膜、厚さ１５ｎ
ｍの白金（Ｐｔ）膜、厚さ４００ｎｍの金（Ａｕ）膜を
蒸着法またはスパッタ法にて順次積層成膜した膜（以下
ＴｉＮ−Ｐｔ−Ａｕ膜と略す）８を形成する。
【００１１】次に、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソグ
ラフィー技術にてフォトレジストマスク（図示しない）
を形成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ
膜８をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを
用いた反応性イオンエッチング法（以下ＲＩＥと略す）
によりＷＳｉ膜７をドライエッチングして、図４（ｄ）
に示すように、ゲート電極９−１を得る。
ラフィー技術にてフォトレジストマスク（図示しない）
を形成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ
膜８をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを
用いた反応性イオンエッチング法（以下ＲＩＥと略す）
によりＷＳｉ膜７をドライエッチングして、図４（ｄ）
に示すように、ゲート電極９−１を得る。
【００１２】そして、図４（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜２を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜２を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
【００１３】次に、従来の製造方法の第２例を図５
（ａ）〜（ｅ）を用いて説明する。
（ａ）〜（ｅ）を用いて説明する。
【００１４】まず、図５（ａ）に示すように、動作層２
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
るＷＳｉ膜７を蒸着法またはスパッタ法にて成膜した
後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法またはスパッタ法
にて形成する。
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
るＷＳｉ膜７を蒸着法またはスパッタ法にて成膜した
後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法またはスパッタ法
にて形成する。
【００１５】次に、図５（ｂ）に示すように、ＴｉＮ−
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜７をエッチングした後、ＳＦ6 ガス
を用いたＲＩＥによりＷＳｉ膜７をドライエッチングす
る。
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜７をエッチングした後、ＳＦ6 ガス
を用いたＲＩＥによりＷＳｉ膜７をドライエッチングす
る。
【００１６】次に、図５（ｃ）に示すように、Ｏ2 ガス
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジスト４を除去し、ゲート電極９−２を得
る。
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジスト４を除去し、ゲート電極９−２を得
る。
【００１７】次に、図５（ｄ）に示すように、塩酸水溶
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸水してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した沸
化物を除去した後、ゲート電極９上及びＧａＡｓ上を含
む全面に絶縁膜１２を成膜する。
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸水してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した沸
化物を除去した後、ゲート電極９上及びＧａＡｓ上を含
む全面に絶縁膜１２を成膜する。
【００１８】そして、図５（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またはスパッタ
法にてソース電極１０およびドレイン電極１１を選択的
に形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またはスパッタ
法にてソース電極１０およびドレイン電極１１を選択的
に形成し、半導体装置素子部を完成する。
【００１９】従来の製造方法の第３例として、ドライエ
ッチング時に生じるＧａＡｓ上に残留したＳを除去する
ことを目的とした特開平９−９７９１３号公報には、図
６（ａ）〜（ｅ）を示すような製造方法が開示されてい
る。
ッチング時に生じるＧａＡｓ上に残留したＳを除去する
ことを目的とした特開平９−９７９１３号公報には、図
６（ａ）〜（ｅ）を示すような製造方法が開示されてい
る。
【００２０】まず、図６（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上にエピタキシャル成長またはイオン
注入によってチャネル（動作）層２を形成した後、ＬＰ
ＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３を成
膜し、リソグラフィー技術を用いてフォトレジストマス
ク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコン膜
３を選択的にドライエッチングし、ゲート電極用の開口
部５を形成する。
ＧａＡｓ基板１の上にエピタキシャル成長またはイオン
注入によってチャネル（動作）層２を形成した後、ＬＰ
ＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３を成
膜し、リソグラフィー技術を用いてフォトレジストマス
ク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコン膜
３を選択的にドライエッチングし、ゲート電極用の開口
部５を形成する。
【００２１】次に、図６（ｂ）に示すように、Ｏ2 ガス
を用いたアッシング法または高温有機剤による剥離法に
より、フォトレジストを除去した後、塩酸水溶液（ＨＣ
ｌとＨ2 Ｏの比率が例えば１：１）に浸水してＧａＡｓ
表面上の酸化物及びドライエッチング時に残留した沸化
物を除去した後、Ｈ2 ガス雰囲気下にて、３００以上６
００℃未満の高温ベーク処理を行う。
を用いたアッシング法または高温有機剤による剥離法に
より、フォトレジストを除去した後、塩酸水溶液（ＨＣ
ｌとＨ2 Ｏの比率が例えば１：１）に浸水してＧａＡｓ
表面上の酸化物及びドライエッチング時に残留した沸化
物を除去した後、Ｈ2 ガス雰囲気下にて、３００以上６
００℃未満の高温ベーク処理を行う。
【００２２】そして、図６（ｃ）に示すように、開口部
を含む酸化シリコン膜の表面にゲート電極の一部となる
厚さ１００ｎｍのＷＳｉ膜７を蒸着法、スパッタ法にて
成膜した後、厚さ１５０ｎｍの窒化チタン（ＴｉＮ）
膜、厚さ１５ｎｍの白金（Ｐｔ）膜、厚さ４００ｎｍの
金（Ａｕ）膜を蒸着法またはスパッタ法にて順次積層成
膜したＴｉＮ・Ｐｔ・Ａｕ膜８を形成する。
を含む酸化シリコン膜の表面にゲート電極の一部となる
厚さ１００ｎｍのＷＳｉ膜７を蒸着法、スパッタ法にて
成膜した後、厚さ１５０ｎｍの窒化チタン（ＴｉＮ）
膜、厚さ１５ｎｍの白金（Ｐｔ）膜、厚さ４００ｎｍの
金（Ａｕ）膜を蒸着法またはスパッタ法にて順次積層成
膜したＴｉＮ・Ｐｔ・Ａｕ膜８を形成する。
【００２３】次に、図６（ｄ）に示すように、ＴｉＮ・
Ｐｔ・Ａｕ膜８上にリソグラフィー技術を用いてフォト
レジストマスクを形成し、イオンミリング法によりＴｉ
Ｎ・Ｐｔ・Ａｕ膜８をエッチングした後、ＳＦ6 とＣＦ
4 の混合ガスを用いたＲＩＥによりＷＳｉ膜７をドライ
エッチングして、ゲート電極９−１を得る。
Ｐｔ・Ａｕ膜８上にリソグラフィー技術を用いてフォト
レジストマスクを形成し、イオンミリング法によりＴｉ
Ｎ・Ｐｔ・Ａｕ膜８をエッチングした後、ＳＦ6 とＣＦ
4 の混合ガスを用いたＲＩＥによりＷＳｉ膜７をドライ
エッチングして、ゲート電極９−１を得る。
【００２４】そして、図６（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜３を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を形成する。
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜３を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を形成する。
【００２５】
【発明が解決しようとする課題】上述した従来の化合物
半導体装置の製造方法の第１例では、ゲート電極用開口
部を形成するために酸化シリコン膜をドライエッチング
する際、ＳＦ6 ガスを用いているため、ゲート電極開口
部のＧａＡｓ表面に残留硫黄６（硫黄又はその化合物で
なる残留物）が存在する問題があった。同様に、従来の
製造方法の第２例では、ＳＦ6 ガスを用いてＷＳｉ膜を
ドライエッチングしているため、Ｓからなる残留物がＧ
ａＡｓ表面に残存する問題があった。ＧａＡｓ表面に残
留硫黄が存在すると、硫黄がＧａＡｓにドーピングさ
れ、このＧａＡｓ表面上にゲート金属を形成した場合、
ゲート金属−ＧａＡｓ間のφB が低下するため、ショッ
トキー特性の劣化に伴い、ＦＥＴ特性が劣化するという
問題がある。この問題は既に公知であり、１９９６年、
信学技報Ｖｏｌ．９６Ｎｏ．３５３、２７ページ「Ｇａ
ＡｓＨＩＧＦＥＴにおけるゲートリーク電流発生機構」
にて報告されている。
半導体装置の製造方法の第１例では、ゲート電極用開口
部を形成するために酸化シリコン膜をドライエッチング
する際、ＳＦ6 ガスを用いているため、ゲート電極開口
部のＧａＡｓ表面に残留硫黄６（硫黄又はその化合物で
なる残留物）が存在する問題があった。同様に、従来の
製造方法の第２例では、ＳＦ6 ガスを用いてＷＳｉ膜を
ドライエッチングしているため、Ｓからなる残留物がＧ
ａＡｓ表面に残存する問題があった。ＧａＡｓ表面に残
留硫黄が存在すると、硫黄がＧａＡｓにドーピングさ
れ、このＧａＡｓ表面上にゲート金属を形成した場合、
ゲート金属−ＧａＡｓ間のφB が低下するため、ショッ
トキー特性の劣化に伴い、ＦＥＴ特性が劣化するという
問題がある。この問題は既に公知であり、１９９６年、
信学技報Ｖｏｌ．９６Ｎｏ．３５３、２７ページ「Ｇａ
ＡｓＨＩＧＦＥＴにおけるゲートリーク電流発生機構」
にて報告されている。
【００２６】また、第３例では、ＳＦ6 ガスによるドラ
イエッチング後に常温塩酸水溶液処理を行い、次いでＨ
2 ガス雰囲気中で、３００〜６００℃の高温ベーク処理
を行うことで残留硫黄を除去する方法を示している。し
かし、処理の低温化や工程の短縮が望まれていた。ま
た、水素が半導体層中に侵入し、デバイス特性を変化さ
せるおそれもあった。
イエッチング後に常温塩酸水溶液処理を行い、次いでＨ
2 ガス雰囲気中で、３００〜６００℃の高温ベーク処理
を行うことで残留硫黄を除去する方法を示している。し
かし、処理の低温化や工程の短縮が望まれていた。ま
た、水素が半導体層中に侵入し、デバイス特性を変化さ
せるおそれもあった。
【００２７】また、ＳＦ6 ガスを用いないでＣＨＦ3 ま
たはＣＦ4 ガスを用いてドライエッチングすることも可
能ではあるが、ＧａＡｓ基板へのエッチングダメージが
ＳＦ6 を用いた場合よりも大きくなり、所望のＦＥＴ特
性が安定して得られないという問題がある。
たはＣＦ4 ガスを用いてドライエッチングすることも可
能ではあるが、ＧａＡｓ基板へのエッチングダメージが
ＳＦ6 を用いた場合よりも大きくなり、所望のＦＥＴ特
性が安定して得られないという問題がある。
【００２８】以上のことから、本特許の目的は、ゲート
電極形成のためのドライエッチング時に生じるＳの残留
物を除去し、かつドライエッチングダメージを低減でき
る化合物半導体の製造方法を提供することにある。
電極形成のためのドライエッチング時に生じるＳの残留
物を除去し、かつドライエッチングダメージを低減でき
る化合物半導体の製造方法を提供することにある。
【００２９】
【課題を解決するための手段】本発明の化合物半導体装
置の製造方法は、一主面上に動作層とこの動作層上に第
１の膜とを形成した化合物半導体基板に少なくとも硫黄
を含むガスを用いたドライエッチングをほどこして前記
第１の膜を選択的に除去し、前記動作層の表面を露出さ
せる第１の工程と、前記第１の工程の後で５０℃以上の
熱塩酸処理を行って前記動作層の露出面から残留硫黄を
除去する第２の工程とを有する。本発明はこの構成によ
り前記動作層とショットキー接合をなすゲート電極のシ
ョットキー障壁高さが残留硫黄によって低下するのを防
止するものである。化合物半導体基板がＧａＡｓ基板で
あれば、熱塩酸水溶液の温度は５０〜９８℃にて、ま
た、熱塩酸水溶液中のＨＣｌ濃度は９．３％が望まし
い。
置の製造方法は、一主面上に動作層とこの動作層上に第
１の膜とを形成した化合物半導体基板に少なくとも硫黄
を含むガスを用いたドライエッチングをほどこして前記
第１の膜を選択的に除去し、前記動作層の表面を露出さ
せる第１の工程と、前記第１の工程の後で５０℃以上の
熱塩酸処理を行って前記動作層の露出面から残留硫黄を
除去する第２の工程とを有する。本発明はこの構成によ
り前記動作層とショットキー接合をなすゲート電極のシ
ョットキー障壁高さが残留硫黄によって低下するのを防
止するものである。化合物半導体基板がＧａＡｓ基板で
あれば、熱塩酸水溶液の温度は５０〜９８℃にて、ま
た、熱塩酸水溶液中のＨＣｌ濃度は９．３％が望まし
い。
【００３０】本発明の化合物半導体の製造方法において
は、第１の膜として絶縁膜を形成し第２の工程後に動作
層とショットキー接合をなす第２の膜を堆積することが
できる。この場合、第２の膜として高融点金属又はその
化合物でなる膜を使用できる。
は、第１の膜として絶縁膜を形成し第２の工程後に動作
層とショットキー接合をなす第２の膜を堆積することが
できる。この場合、第２の膜として高融点金属又はその
化合物でなる膜を使用できる。
【００３１】また、第１の膜として動作層とショットキ
ー接合をなす導電膜を形成することもできる。この場
合、導電膜として高融点金属又はその化合物でなる膜を
使用できる。以上の全ての場合においてＳＦ6 ガスを用
いたドライエッチングを行うことができる。
ー接合をなす導電膜を形成することもできる。この場
合、導電膜として高融点金属又はその化合物でなる膜を
使用できる。以上の全ての場合においてＳＦ6 ガスを用
いたドライエッチングを行うことができる。
【００３２】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１（ａ）〜（ｅ）は本発明
の実施の形態について説明するための工程順に示した半
導体素子の断面図である。
図面を参照して説明する。図１（ａ）〜（ｅ）は本発明
の実施の形態について説明するための工程順に示した半
導体素子の断面図である。
【００３３】動作層２を有するＧａＡｓ基板１上の絶縁
膜３または高融点金属膜からなる第１の膜を、ＳＦ6 ガ
スを用いてドライエッチングする。このとき、ＧａＡｓ
表面に残留硫黄６が残存する（図１（ａ）参照）。次
に、フォトレジスト４−１を除去し、５０以上９８℃未
満の熱塩酸水溶液に浸漬処理して、残留硫黄６を除去す
る（図１（ｂ）参照）。そして、ゲート電極を形成し
（図１（ｃ）、（ｄ）参照）、ソース・ドレイン電極を
形成して、半導体装置を得る（図１（ｅ））。
膜３または高融点金属膜からなる第１の膜を、ＳＦ6 ガ
スを用いてドライエッチングする。このとき、ＧａＡｓ
表面に残留硫黄６が残存する（図１（ａ）参照）。次
に、フォトレジスト４−１を除去し、５０以上９８℃未
満の熱塩酸水溶液に浸漬処理して、残留硫黄６を除去す
る（図１（ｂ）参照）。そして、ゲート電極を形成し
（図１（ｃ）、（ｄ）参照）、ソース・ドレイン電極を
形成して、半導体装置を得る（図１（ｅ））。
【００３４】［実施例１］上記した実施の形態について
より具体的に説明すべくその一実施例について、図１を
参照して以下に説明する。
より具体的に説明すべくその一実施例について、図１を
参照して以下に説明する。
【００３５】まず、図１（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の表面にエピタキシャル成長またはイ
オン注入によって動作層２を形成した後、ＬＰＣＶＤ法
により厚さ４００ｎｍの酸化シリコン膜３を成膜する。
なお、酸化シリコン膜３の代わりに窒化シリコン（Ｓｉ
Ｎx ）膜または窒化酸化シリコン（ＳｉＯx Ｎy ）膜で
も構わない。次に、リソグラフィー技術を用いてフォト
レジストマスク４−１を形成した後、ＳＦ6 ガスを用い
て酸化シリコン膜を選択的にドライエッチングし、ゲー
ト電極形成用の開口５を形成する。このときＧａＡｓ表
面に残留硫黄６（硫黄またはその化合物でなる残留物の
意）が残存する。
のＧａＡｓ基板１の表面にエピタキシャル成長またはイ
オン注入によって動作層２を形成した後、ＬＰＣＶＤ法
により厚さ４００ｎｍの酸化シリコン膜３を成膜する。
なお、酸化シリコン膜３の代わりに窒化シリコン（Ｓｉ
Ｎx ）膜または窒化酸化シリコン（ＳｉＯx Ｎy ）膜で
も構わない。次に、リソグラフィー技術を用いてフォト
レジストマスク４−１を形成した後、ＳＦ6 ガスを用い
て酸化シリコン膜を選択的にドライエッチングし、ゲー
ト電極形成用の開口５を形成する。このときＧａＡｓ表
面に残留硫黄６（硫黄またはその化合物でなる残留物の
意）が残存する。
【００３６】次に図１（ｂ）に示すように、バレル式ま
たは平行平板型等のプラズマ放電を発生する反応容器に
て、酸素を含むガスを用いるアッシング法、または、高
温（１２０℃）のジクロルベンゼンフェノールとアルキ
ルベンゼンスルフォン酸の混合溶液に浸漬後、メチルエ
チルケトン、アルコールに順次浸漬する方法によりフォ
トレジストマスク４を除去する。ＨＣｌ３７．２％含有
の市販濃塩酸（以下、ｃｏｎｃ．ＨＣｌ略す）と水を
１：１で混合した熱塩酸水溶液に温度７０℃にて浸漬し
て、ＧａＡｓ表面上の酸化物及びドライエッチング時に
残留した弗化物や残留硫黄６を除去する。これにより洗
浄なＧａＡｓ表面が得られる。なお、このときの熱塩酸
水溶液の温度は５０〜９８℃が望ましい。これは、５０
℃以下では残留硫黄の除去が不十分となり、９８℃以上
ではＧａＡｓ表面に荒れが生じるためである。また、熱
塩酸水溶液のＨＣｌ濃度は９．３％以上であることが好
ましく、またｃｏｎｃ．ＨＣｌでも良い。ここで濃度が
９．３％未満では残留硫黄の除去が不十分となる。
たは平行平板型等のプラズマ放電を発生する反応容器に
て、酸素を含むガスを用いるアッシング法、または、高
温（１２０℃）のジクロルベンゼンフェノールとアルキ
ルベンゼンスルフォン酸の混合溶液に浸漬後、メチルエ
チルケトン、アルコールに順次浸漬する方法によりフォ
トレジストマスク４を除去する。ＨＣｌ３７．２％含有
の市販濃塩酸（以下、ｃｏｎｃ．ＨＣｌ略す）と水を
１：１で混合した熱塩酸水溶液に温度７０℃にて浸漬し
て、ＧａＡｓ表面上の酸化物及びドライエッチング時に
残留した弗化物や残留硫黄６を除去する。これにより洗
浄なＧａＡｓ表面が得られる。なお、このときの熱塩酸
水溶液の温度は５０〜９８℃が望ましい。これは、５０
℃以下では残留硫黄の除去が不十分となり、９８℃以上
ではＧａＡｓ表面に荒れが生じるためである。また、熱
塩酸水溶液のＨＣｌ濃度は９．３％以上であることが好
ましく、またｃｏｎｃ．ＨＣｌでも良い。ここで濃度が
９．３％未満では残留硫黄の除去が不十分となる。
【００３７】次に図１（ｃ）に示すように開口部を含む
酸化シリコン膜の表面にゲート電極の一部となるＷＳｉ
膜７を蒸着法またはスパッタ法にて厚さ１００ｎｍに成
膜する。このとき、熱塩酸浸漬直後３０分以内に成膜す
るのが望ましい。次に、厚さ１５０ｎｍの窒化チタン
膜、厚さ１５ｎｍの白金膜、厚さ４００ｎｍの金（Ａ
ｕ）膜を順次積層成膜化したＴｉＮ−Ｐｔ−Ａｕ膜８を
蒸着法またはスパッタ法にて形成する。次に、ＴｉＮ−
Ｐｔ−Ａｕ膜上にリソグラフィー技術にて図示しないフ
ォトレジストマスクを形成し、イオンミリング法により
ＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 と
ＣＦ4 の混合ガスを用いた反応性イオンエッチング法に
よりＷＳｉ膜７をドライエッチングすることで、図１
（ｄ）に示すようなゲート電極９を得る。
酸化シリコン膜の表面にゲート電極の一部となるＷＳｉ
膜７を蒸着法またはスパッタ法にて厚さ１００ｎｍに成
膜する。このとき、熱塩酸浸漬直後３０分以内に成膜す
るのが望ましい。次に、厚さ１５０ｎｍの窒化チタン
膜、厚さ１５ｎｍの白金膜、厚さ４００ｎｍの金（Ａ
ｕ）膜を順次積層成膜化したＴｉＮ−Ｐｔ−Ａｕ膜８を
蒸着法またはスパッタ法にて形成する。次に、ＴｉＮ−
Ｐｔ−Ａｕ膜上にリソグラフィー技術にて図示しないフ
ォトレジストマスクを形成し、イオンミリング法により
ＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 と
ＣＦ4 の混合ガスを用いた反応性イオンエッチング法に
よりＷＳｉ膜７をドライエッチングすることで、図１
（ｄ）に示すようなゲート電極９を得る。
【００３８】次に図１（ｅ）に示すように、ソース電極
及びドレイン電極を形成する場所に位置するところの酸
化シリコン膜３を選択的に除去し、ソース電極１０及び
ドレイン電極１１を蒸着法またはスパッタ法にて選択的
に形成し、半導体装置素子部を形成する。
及びドレイン電極を形成する場所に位置するところの酸
化シリコン膜３を選択的に除去し、ソース電極１０及び
ドレイン電極１１を蒸着法またはスパッタ法にて選択的
に形成し、半導体装置素子部を形成する。
【００３９】なお、熱塩酸処理を行うことによって、常
温の塩酸処理を行ったものよりもＧａＡｓとＷＳｉとの
接合面の残留硫化物が減少することがＳＩＭＳ分析（２
次イオン質量分析）の結果から判明している。ドライエ
ッチング後に常温塩酸処理、または熱塩酸処理を行い、
ＷＳｉゲートメタルを形成したＧａＡｓ表面のＳＩＭＳ
分析の結果を図２に示す。熱塩酸処理を行うことで、常
温塩酸処理のものよりも検出Ｓ数が約一桁減少してい
る。本実施例の熱塩酸処理を行って製造したＧａＡｓＭ
ＥＳＦＥＴにおいてゲート耐圧ＢＶｇｄの向上やゲート
リーク電流Ｉｇｄの低減が確認されている。常温の塩酸
処理を行ったゲート巾１００μｍのＭＥＳＦＥＴでのＢ
Ｖｇｄの平均は５．０Ｖ、Ｉｇｄは０．５μＡである
が、熱塩酸処理を行った素子においてはＢＶｇｄの平均
は５．７Ｖ、Ｉｇｄは０．２μＡである。
温の塩酸処理を行ったものよりもＧａＡｓとＷＳｉとの
接合面の残留硫化物が減少することがＳＩＭＳ分析（２
次イオン質量分析）の結果から判明している。ドライエ
ッチング後に常温塩酸処理、または熱塩酸処理を行い、
ＷＳｉゲートメタルを形成したＧａＡｓ表面のＳＩＭＳ
分析の結果を図２に示す。熱塩酸処理を行うことで、常
温塩酸処理のものよりも検出Ｓ数が約一桁減少してい
る。本実施例の熱塩酸処理を行って製造したＧａＡｓＭ
ＥＳＦＥＴにおいてゲート耐圧ＢＶｇｄの向上やゲート
リーク電流Ｉｇｄの低減が確認されている。常温の塩酸
処理を行ったゲート巾１００μｍのＭＥＳＦＥＴでのＢ
Ｖｇｄの平均は５．０Ｖ、Ｉｇｄは０．５μＡである
が、熱塩酸処理を行った素子においてはＢＶｇｄの平均
は５．７Ｖ、Ｉｇｄは０．２μＡである。
【００４０】つまり、ゲート電極を形成する開口部をＳ
Ｆ６ によるＲＩＥで形成するので能動層のダメージが
少なく、化合物半導体の動作層上に残存する残留硫黄を
熱塩酸処理で効率的に除去した後ショットキー接合をな
すＷＳｉ膜を堆積するので界面順位密度の低いゲート電
極を安定して形成できる。従って、ＭＥＳＦＥＴのゲー
トリークや低耐圧を改善することができる。
Ｆ６ によるＲＩＥで形成するので能動層のダメージが
少なく、化合物半導体の動作層上に残存する残留硫黄を
熱塩酸処理で効率的に除去した後ショットキー接合をな
すＷＳｉ膜を堆積するので界面順位密度の低いゲート電
極を安定して形成できる。従って、ＭＥＳＦＥＴのゲー
トリークや低耐圧を改善することができる。
【００４１】［実施例２］第二の実施例を工程順に説明
するための半導体素子の断面図を図２（ａ）〜（ｅ）に
示す。
するための半導体素子の断面図を図２（ａ）〜（ｅ）に
示す。
【００４２】図２（ａ）に示すように、動作層２が形成
されたＧａＡｓ基板１上にゲート電極の一部となる厚さ
１０００ｎｍのＷＳｉ膜７を蒸着法またはスパッタ法に
て成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法または
スパッタ法にて形成する。次に図２（ｂ）に示すよう
に、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソグラフィー技術を
用いてフォトレジストマスク４を形成しイオンミリング
法によりＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、
ＳＦ6 とＣＦ4 の混合ガスを用いた反応性イオンエッチ
ング法によりＷＳｉ膜７をドライエッチングする。この
とき、ＧａＡｓ表面に残留硫黄６が残存する。次に、フ
ォトレジストマスク４をバレル式または平行平板型等の
プラズマ放電を発生する反応容器にて、酸素を含むガス
を用いるアッシング法、または、高温（１２０℃）のジ
クロルベンゼンフェノールとアルキルベンゼンスルフォ
ン酸の混合溶液に浸漬後、メチルエチルケトン、アルコ
ールに順次浸漬する方法により除去した後に、熱塩酸水
溶液（例えば、ｃｏｎｃ．ＨＣｌとＨ2 Ｏの比率が１：
１で、温度７０℃）に浸漬して、ＧａＡｓ表面上の残留
硫黄６を除去することで、図２（ｃ）に示すような洗浄
なＧａＡｓ表面とゲート電極を得る。
されたＧａＡｓ基板１上にゲート電極の一部となる厚さ
１０００ｎｍのＷＳｉ膜７を蒸着法またはスパッタ法に
て成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法または
スパッタ法にて形成する。次に図２（ｂ）に示すよう
に、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソグラフィー技術を
用いてフォトレジストマスク４を形成しイオンミリング
法によりＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、
ＳＦ6 とＣＦ4 の混合ガスを用いた反応性イオンエッチ
ング法によりＷＳｉ膜７をドライエッチングする。この
とき、ＧａＡｓ表面に残留硫黄６が残存する。次に、フ
ォトレジストマスク４をバレル式または平行平板型等の
プラズマ放電を発生する反応容器にて、酸素を含むガス
を用いるアッシング法、または、高温（１２０℃）のジ
クロルベンゼンフェノールとアルキルベンゼンスルフォ
ン酸の混合溶液に浸漬後、メチルエチルケトン、アルコ
ールに順次浸漬する方法により除去した後に、熱塩酸水
溶液（例えば、ｃｏｎｃ．ＨＣｌとＨ2 Ｏの比率が１：
１で、温度７０℃）に浸漬して、ＧａＡｓ表面上の残留
硫黄６を除去することで、図２（ｃ）に示すような洗浄
なＧａＡｓ表面とゲート電極を得る。
【００４３】次に図２（ｄ）に示すように、ゲート電極
及びＧａＡｓ層２上に絶縁膜１２を成膜する。
及びＧａＡｓ層２上に絶縁膜１２を成膜する。
【００４４】次に図２（ｅ）に示すようにソース電極及
びドレイン電極を形成する場所に位置するところの絶縁
膜１２を選択的に除去し、ソース電極１０及びドレイン
電極１１を蒸着法またはスパッタ法にて選択的に形成
し、半導体装置素子部を形成する。ゲート電極の接合部
周辺から残留硫黄を除去できるのでゲート電極周辺部に
おけるショットキー特性の異常を抑えることができる。
びドレイン電極を形成する場所に位置するところの絶縁
膜１２を選択的に除去し、ソース電極１０及びドレイン
電極１１を蒸着法またはスパッタ法にて選択的に形成
し、半導体装置素子部を形成する。ゲート電極の接合部
周辺から残留硫黄を除去できるのでゲート電極周辺部に
おけるショットキー特性の異常を抑えることができる。
【００４５】ゲート電極のＷＳｉ膜７とＧａＡｓ基板２
とのショットキー接合の周辺から残留硫黄を除去するの
でゲート電極の周辺部におけるショットキー障壁高さφ
B の低下を抑えることができる。従って従来の製造方法
によるものと比較してＭＥＳＦＥＴのゲートリークや低
耐圧を改善することができる。
とのショットキー接合の周辺から残留硫黄を除去するの
でゲート電極の周辺部におけるショットキー障壁高さφ
B の低下を抑えることができる。従って従来の製造方法
によるものと比較してＭＥＳＦＥＴのゲートリークや低
耐圧を改善することができる。
【００４６】以上、実施例１、２はＳＦ6 単体のガスを
用いたが、他のガスを混合しても構わない。またＳＦ6
の代わりにＳ2 Ｆ10などのＳとＦを有する化合物又は混
合物であればどの様なガスでも構わない。
用いたが、他のガスを混合しても構わない。またＳＦ6
の代わりにＳ2 Ｆ10などのＳとＦを有する化合物又は混
合物であればどの様なガスでも構わない。
【００４７】上記実施例１、２では動作層としてはＧａ
Ａｓ層を用いたが、ＡｌＧａＡｓ層でも構わない。
Ａｓ層を用いたが、ＡｌＧａＡｓ層でも構わない。
【００４８】また、ＧａＡｓ基板を用いた半導体素子以
外に、他のIII −Ｖ族からなる半導体基板、例えばＩｎ
Ｐ基板などを用いても構わない。
外に、他のIII −Ｖ族からなる半導体基板、例えばＩｎ
Ｐ基板などを用いても構わない。
【発明の効果】以上説明した本発明では、ＳＦ6 ガスな
どの硫黄を含むガスを用いたドライエッチングによりゲ
ート開口部またはゲート電極を形成した後、化合物半導
体基板上の動作層に残存する残留硫黄を熱塩酸処理によ
り簡便に除去できるので、清浄な半導体表面が得られ
る。かつ、炭素を含むガスによるイオンエッチングを使
用しないのでドライエッチングダメージが低減できる。
従って、常に安定したφＢを有するゲート電極、常に安
定したショットキー特性を有するゲート電極が形成で
き、ＭＥＳＦＥＴのゲート漏れ電流や相互コンダクタン
スを改善できるという効果を有する。
どの硫黄を含むガスを用いたドライエッチングによりゲ
ート開口部またはゲート電極を形成した後、化合物半導
体基板上の動作層に残存する残留硫黄を熱塩酸処理によ
り簡便に除去できるので、清浄な半導体表面が得られ
る。かつ、炭素を含むガスによるイオンエッチングを使
用しないのでドライエッチングダメージが低減できる。
従って、常に安定したφＢを有するゲート電極、常に安
定したショットキー特性を有するゲート電極が形成で
き、ＭＥＳＦＥＴのゲート漏れ電流や相互コンダクタン
スを改善できるという効果を有する。
【００４９】また、ゲート電極と半導体界面に残留物が
介在しないだけでなく界面のストイキオメトリーが良好
になるため半導体装置の信頼性が向上する効果もある。
介在しないだけでなく界面のストイキオメトリーが良好
になるため半導体装置の信頼性が向上する効果もある。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｅ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｅ）に分図して示す工程順断面図であ
る。
【図２】第１の実施の形態の説明のための、本発明の形
態である熱塩酸処理を用いた場合と、常温塩酸処理を用
いた場合のＧａＡｓとＷＳｉ界面をＳＩＭＳにて分析し
た結果を示すグラフである。
態である熱塩酸処理を用いた場合と、常温塩酸処理を用
いた場合のＧａＡｓとＷＳｉ界面をＳＩＭＳにて分析し
た結果を示すグラフである。
【図３】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｅ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｅ）に分図して示す工程順断面図であ
る。
【図４】従来の化合物半導体装置の製造方法の第１例に
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図５】従来の化合物半導体装置の製造方法の第２例に
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図６】従来の化合物半導体装置の製造方法の第３例に
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
１ ＧａＡｓ基板 ２ 動作層（チャネル層） ３ 酸化シリコン膜 ４−１，４−２ フォトレジストマスク ５ 開口 ６ 残留硫黄 ７，７ａ，７ｂ ＷＳｉ膜 ８，８ａ，８ｂ ＴｉＮ−Ｐｔ−Ａｕ膜 ９−１，９−２ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/812 H01L 29/872 H01L 21/338 H01L 21/28 H01L 21/3065
Claims (8)
- 【請求項１】 一主面上に動作層とこの動作層上に第１
の膜とを形成した化合物半導体基板に少なくとも硫黄
（Ｓ）を含むガスを用いたドライエッチングをほどこし
て前記第１の膜を選択的に除去し、前記動作層の表面を
露出させる第１の工程と、前記第１の工程の後で、５０
℃以上の熱塩酸で処理を行って前記動作層の露出面から
残留硫黄を除去する第２の工程を有することを特徴とす
る化合物半導体装置の製造方法。 - 【請求項２】 化合物半導体基板がＧａＡｓ基板であ
り、５０℃以上９８℃未満かつＨＣｌ濃度が９．３％以
上の塩酸水溶液にて処理を行う請求項１記載の化合物半
導体装置の製造方法。 - 【請求項３】 前記動作層がＧａＡｓ又はＡｌＧａＡｓ
であることを特徴とする請求項１又は２記載の化合物半
導体装置の製造方法。 - 【請求項４】 第１の膜として絶縁膜を形成し、第２の
工程後に前記動作層とショットキー接合をなす第２の膜
を堆積する工程を有することを特徴とする請求項１又は
２又は３記載の化合物半導体装置の製造方法。 - 【請求項５】 前記第２の膜が高融点金属またはその化
合物でなる請求項４記載の化合物半導体装置の製造方
法。 - 【請求項６】 前記第１の膜として前記動作層とショッ
トキー接合をなす導電膜を形成する請求項１又は２又は
３記載の化合物半導体装置の製造方法。 - 【請求項７】 前記導電膜が高融点金属又はその化合物
でなる請求項６記載の化合物半導体装置の製造方法。 - 【請求項８】 前記硫黄を含むガスがＳＦ6 ガスである
請求項１乃至７のいずれか記載の化合物半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268714A JP3070540B2 (ja) | 1997-10-01 | 1997-10-01 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9268714A JP3070540B2 (ja) | 1997-10-01 | 1997-10-01 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111732A JPH11111732A (ja) | 1999-04-23 |
| JP3070540B2 true JP3070540B2 (ja) | 2000-07-31 |
Family
ID=17462343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9268714A Expired - Lifetime JP3070540B2 (ja) | 1997-10-01 | 1997-10-01 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070540B2 (ja) |
-
1997
- 1997-10-01 JP JP9268714A patent/JP3070540B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111732A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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