JP3070540B2 - Method for manufacturing compound semiconductor device - Google Patents

Method for manufacturing compound semiconductor device

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JP3070540B2
JP3070540B2 JP9268714A JP26871497A JP3070540B2 JP 3070540 B2 JP3070540 B2 JP 3070540B2 JP 9268714 A JP9268714 A JP 9268714A JP 26871497 A JP26871497 A JP 26871497A JP 3070540 B2 JP3070540 B2 JP 3070540B2
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compound semiconductor
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法に関し、特にMESFETのゲート電極の製
造方法に関する。
The present invention relates to a method of manufacturing a compound semiconductor device, and more particularly to a method of manufacturing a gate electrode of a MESFET.

【0002】[0002]

【従来の技術】GaAs(ガリウム砒素)をはじめとす
る▲III ▼−▲V▼族化合物半導体を用いたショットキ
ー障壁ゲート電界効果トランジスタ(MESFET)は
金属と半導体との接触により形成されるショットキー接
合をゲート電極に有する構造であり、優れた高周波特性
を生かしてマイクロ波及びミリ波帯用低雑音増幅素子、
高出力増幅素子としてよく用いられている。
2. Description of the Related Art A Schottky barrier gate field effect transistor (MESFET) using a group III-V compound semiconductor such as GaAs (gallium arsenide) is formed by contact between a metal and a semiconductor. It has a structure with a junction on the gate electrode, making use of the excellent high-frequency characteristics, low-noise amplifiers for microwave and millimeter-wave bands,
It is often used as a high-power amplifier.

【0003】MESFETの特性や信頼性を支配するシ
ョットキー接触のゲート電極として重要なことはφ
B (金属側からみたショットキー障壁高さ)が安定し
て、大きくなることである。金属と半導体の理想的な接
触の場合、φB は金属の仕事関数φm と半導体の電子
親和力χとの差(φB =φm −χ)で与えられる。実際
には化合物半導体表面に存在する多くの界面準位により
表面でのフェルミ準位が固定(pinning)され
て、φB が決定する。
What is important as the gate electrode of the Schottky contact that governs the characteristics and reliability of the MESFET is φ
B (Schottky barrier height from the metal side) is to be stable and large. For an ideal contact between the metal and the semiconductor, phi B is given by the difference between the electron affinity χ work function φm and semiconductor metal (φ B = φ m -χ) . Actually, the Fermi level on the surface is pinned by many interface states existing on the surface of the compound semiconductor, and φ B is determined.

【0004】したがって、φB を安定して、大きくする
ためには、半導体の表面はできるだけ清浄で界面準位密
度が低いことが望ましい。
Accordingly, in order to stably increase φ B , it is desirable that the surface of the semiconductor is as clean as possible and has a low interface state density.

【0005】一方、ゲート電極材料としては、比抵抗が
小さく、半導体基板との密着性が良く、低応力であり、
耐熱性がある金属が望ましい。従来からよく用いられて
いるゲート電極材料はアルミニウム(Al)である。A
lは比抵抗が小さいうえに、電子ビーム蒸着を用いたリ
フトオフ法により容易にサブミクロン寸法のゲート電極
を形成できるからである。ただし、Alはエレクトロマ
イグレーションを起こしやすいため、寸法が細くなるに
つれて信頼度が著しく低下する。そこで、近年、Alに
かわる高信頼性ゲート金属材料として、タングステン
(W)、モリブデン(Mo)、タングステンシリサイド
(WSix )タングステンシリサイドナイトライド(W
Six y )などの高融点金属が用いられてきている。
この高融点金属系導電膜は次のような利点がある。ま
ず、耐熱性がよいため、MESFET製造プロセスとし
て400〜800℃の高温が使用できることである。次
に、ハロゲンガスを用いたドライエッチングにより高融
点金属の微細加工が可能であるため、サブミクロン寸法
のゲート金属が形成できる。第3に、信頼性が高いこと
である。
On the other hand, as a gate electrode material, low specific resistance, good adhesion to a semiconductor substrate, low stress,
A metal having heat resistance is desirable. Conventionally, a gate electrode material often used is aluminum (Al). A
1 is because the resistivity is small and a gate electrode of a submicron size can be easily formed by a lift-off method using electron beam evaporation. However, since Al easily causes electromigration, the reliability is significantly reduced as the dimensions are reduced. In recent years, as a highly reliable gate metal material alternative to Al, tungsten (W), molybdenum (Mo), tungsten silicide (WSi x), tungsten silicide nitride (W
Refractory metal Si x N y) and the like have been used.
This refractory metal-based conductive film has the following advantages. First, since the heat resistance is good, a high temperature of 400 to 800 ° C. can be used as a MESFET manufacturing process. Next, since fine processing of a high melting point metal can be performed by dry etching using a halogen gas, a gate metal having a submicron size can be formed. Third, the reliability is high.

【0006】高融点金属系導電膜を用いたGaAsME
SFETの従来の製造方法として、3例がある。
GaAsME using refractory metal conductive film
There are three conventional methods for manufacturing SFETs.

【0007】その第1例を説明するための、工程順に示
す断面図が図4(a)〜(e)である。
FIGS. 4A to 4E are cross-sectional views showing the first example in the order of the steps.

【0008】まず、図4(a)に示すように、半絶縁性
GaAs基板1の上にエピタキシャル成長またはイオン
注入によって動作層2(チャネル層)を形成した後、L
PCVD法により厚さ400nmの酸化シリコン膜3を
成膜し、リソグラフィー技術を用いてフォトレジストマ
スク4−1を形成し、SF6 ガスを用いて酸化シリコン
膜3を選択的にドライエッチングし、ゲート電極用の開
口5を形成する。
First, as shown in FIG. 4A, an operation layer 2 (channel layer) is formed on a semi-insulating GaAs substrate 1 by epitaxial growth or ion implantation.
A silicon oxide film 3 having a thickness of 400 nm is formed by a PCVD method, a photoresist mask 4-1 is formed using a lithography technique, and the silicon oxide film 3 is selectively dry-etched using an SF 6 gas to form a gate. An opening 5 for an electrode is formed.

【0009】次に、図4(b)に示すように、バレル式
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素(O2 )を含むガスを用いてフォトレジス
ト4−1を剥離する。また、溶液によるフォトレジスト
剥離方法としては、高温(120℃)のジクロルベンゼ
ンフェノールとアルキルベンゼンスルフォン酸の混合液
に灌浸後、メチルエチルケトン、アルコールに順次灌浸
する方法(以下、これを高温有機剤によるフォトレジス
ト剥離方法と略す。)がある。
Next, as shown in FIG. 4 (b), a photoresist 4-1 is formed by using a gas containing oxygen (O 2 ) in a reactor of a barrel type or a parallel plate type for generating a plasma discharge. Is peeled off. As a method for removing a photoresist by a solution, a method of immersing a mixture of dichlorobenzenephenol and alkylbenzenesulfonic acid at a high temperature (120 ° C.) followed by immersion in methyl ethyl ketone and alcohol sequentially (hereinafter referred to as a high-temperature organic agent) Abbreviated as a photoresist stripping method).

【0010】そして、図4(c)に示すように、25℃
の塩酸水溶液(HClとH2 Oの比率が1:1)に浸漬
してGaAs表面上の酸化物及びドライエッチング時に
残留した沸化物を除去した後、開口部を含む酸化シリコ
ン膜の表面にゲート電極の一部となる厚さ100nmの
WSi膜7を蒸着法またはスパッタ法にて成膜した後、
厚さ150nmの窒化チタン(TiN)膜、厚さ15n
mの白金(Pt)膜、厚さ400nmの金(Au)膜を
蒸着法またはスパッタ法にて順次積層成膜した膜(以下
TiN−Pt−Au膜と略す)8を形成する。
Then, as shown in FIG.
The oxide on the GaAs surface and the boride remaining at the time of dry etching are removed by immersion in a hydrochloric acid aqueous solution (the ratio of HCl to H 2 O is 1: 1), and a gate is formed on the surface of the silicon oxide film including the opening. After forming a WSi film 7 having a thickness of 100 nm to be a part of the electrode by vapor deposition or sputtering,
150 nm thick titanium nitride (TiN) film, 15 n thick
Then, a film (hereinafter abbreviated as TiN-Pt-Au film) 8 is formed by sequentially laminating a platinum (Pt) film having a thickness of m and a gold (Au) film having a thickness of 400 nm by vapor deposition or sputtering.

【0011】次に、TiN−Pt−Au膜8上にリソグ
ラフィー技術にてフォトレジストマスク(図示しない)
を形成し、イオンミリング法によりTiN−Pt−Au
膜8をエッチングした後、SF6 とCF4 の混合ガスを
用いた反応性イオンエッチング法(以下RIEと略す)
によりWSi膜7をドライエッチングして、図4(d)
に示すように、ゲート電極9−1を得る。
Next, a photoresist mask (not shown) is formed on the TiN-Pt-Au film 8 by lithography.
And TiN-Pt-Au is formed by ion milling.
After etching the film 8, a reactive ion etching method (hereinafter abbreviated as RIE) using a mixed gas of SF 6 and CF 4
The WSi film 7 is dry-etched as shown in FIG.
As shown in FIG. 7, a gate electrode 9-1 is obtained.

【0012】そして、図4(e)に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜2を選択的に除去し、蒸着法またはス
パッタ法にてソース電極10およびドレイン電極11を
選択的に形成し、半導体装置素子部を完成する。
Then, as shown in FIG. 4E, the silicon oxide film 2 located at the position where the source electrode and the drain electrode are to be formed is selectively removed, and the source electrode 10 is formed by vapor deposition or sputtering. And a drain electrode 11 are selectively formed to complete a semiconductor device element portion.

【0013】次に、従来の製造方法の第2例を図5
(a)〜(e)を用いて説明する。
Next, a second example of the conventional manufacturing method is shown in FIG.
This will be described with reference to (a) to (e).

【0014】まず、図5(a)に示すように、動作層2
が形成されたGaAs基板1上にゲート電極の一部とな
るWSi膜7を蒸着法またはスパッタ法にて成膜した
後、TiN−Pt−Au膜8を蒸着法またはスパッタ法
にて形成する。
First, as shown in FIG.
After a WSi film 7 to be a part of a gate electrode is formed on the GaAs substrate 1 on which is formed by a vapor deposition method or a sputtering method, a TiN-Pt-Au film 8 is formed by a vapor deposition method or a sputtering method.

【0015】次に、図5(b)に示すように、TiN−
Pt−Au膜8上にリソグラフィー技術にてフォトレジ
ストマスク4−2を形成し、イオンミリング法によりT
iN−Pt−Au膜7をエッチングした後、SF6 ガス
を用いたRIEによりWSi膜7をドライエッチングす
る。
Next, as shown in FIG.
A photoresist mask 4-2 is formed on the Pt-Au film 8 by a lithography technique, and the photoresist mask 4-2 is formed by ion milling.
After etching the iN-Pt-Au film 7, the WSi film 7 is dry-etched by RIE using SF 6 gas.

【0016】次に、図5(c)に示すように、O2 ガス
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジスト4を除去し、ゲート電極9−2を得
る。
Next, as shown in FIG. 5C, the photoresist 4 is removed by an ashing method using O 2 gas or a peeling method using a high-temperature organic agent to obtain a gate electrode 9-2.

【0017】次に、図5(d)に示すように、塩酸水溶
液(HClとH2 Oの比率が1:1)に浸水してGaA
s表面上の酸化物及びドライエッチング時に残留した沸
化物を除去した後、ゲート電極9上及びGaAs上を含
む全面に絶縁膜12を成膜する。
Next, as shown in FIG. 5D, the GaAs is immersed in an aqueous hydrochloric acid solution (the ratio of HCl to H 2 O is 1: 1).
After removing the oxide on the s surface and the boride remaining during the dry etching, the insulating film 12 is formed on the entire surface including the gate electrode 9 and the GaAs.

【0018】そして、図5(e)に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜12を選択的に除去し、蒸着法またはスパッタ
法にてソース電極10およびドレイン電極11を選択的
に形成し、半導体装置素子部を完成する。
Then, as shown in FIG. 5E, the insulating film 12 located at the position where the source electrode and the drain electrode are formed is selectively removed, and the source electrode 10 and the source electrode 10 are formed by a vapor deposition method or a sputtering method. The drain electrode 11 is selectively formed to complete a semiconductor device element portion.

【0019】従来の製造方法の第3例として、ドライエ
ッチング時に生じるGaAs上に残留したSを除去する
ことを目的とした特開平9−97913号公報には、図
6(a)〜(e)を示すような製造方法が開示されてい
る。
As a third example of the conventional manufacturing method, Japanese Patent Application Laid-Open No. 9-97913, which aims at removing S remaining on GaAs generated during dry etching, is disclosed in FIGS. 6 (a) to 6 (e). Is disclosed.

【0020】まず、図6(a)に示すように、半絶縁性
GaAs基板1の上にエピタキシャル成長またはイオン
注入によってチャネル(動作)層2を形成した後、LP
CVD法により厚さ400nmの酸化シリコン膜3を成
膜し、リソグラフィー技術を用いてフォトレジストマス
ク4−1を形成し、SF6 ガスを用いて酸化シリコン膜
3を選択的にドライエッチングし、ゲート電極用の開口
部5を形成する。
First, as shown in FIG. 6A, a channel (operation) layer 2 is formed on a semi-insulating GaAs substrate 1 by epitaxial growth or ion implantation.
A silicon oxide film 3 having a thickness of 400 nm is formed by a CVD method, a photoresist mask 4-1 is formed using a lithography technique, and the silicon oxide film 3 is selectively dry-etched using an SF 6 gas to form a gate. An opening 5 for an electrode is formed.

【0021】次に、図6(b)に示すように、O2 ガス
を用いたアッシング法または高温有機剤による剥離法に
より、フォトレジストを除去した後、塩酸水溶液(HC
lとH2 Oの比率が例えば1:1)に浸水してGaAs
表面上の酸化物及びドライエッチング時に残留した沸化
物を除去した後、H2 ガス雰囲気下にて、300以上6
00℃未満の高温ベーク処理を行う。
Next, as shown in FIG. 6B, after the photoresist is removed by an ashing method using O 2 gas or a stripping method using a high-temperature organic agent, a hydrochloric acid aqueous solution (HC) is used.
and the H 2 O ratio is, for example, 1: 1).
After removing the oxide on the surface and the boride remaining during the dry etching, 300 to 6 times in an H 2 gas atmosphere.
A high temperature bake treatment of less than 00 ° C. is performed.

【0022】そして、図6(c)に示すように、開口部
を含む酸化シリコン膜の表面にゲート電極の一部となる
厚さ100nmのWSi膜7を蒸着法、スパッタ法にて
成膜した後、厚さ150nmの窒化チタン(TiN)
膜、厚さ15nmの白金(Pt)膜、厚さ400nmの
金(Au)膜を蒸着法またはスパッタ法にて順次積層成
膜したTiN・Pt・Au膜8を形成する。
Then, as shown in FIG. 6C, a 100 nm-thick WSi film 7 serving as a part of the gate electrode was formed on the surface of the silicon oxide film including the opening by vapor deposition or sputtering. After that, titanium nitride (TiN) with a thickness of 150 nm
A TiN / Pt / Au film 8 is formed by sequentially laminating a film, a platinum (Pt) film having a thickness of 15 nm, and a gold (Au) film having a thickness of 400 nm by a vapor deposition method or a sputtering method.

【0023】次に、図6(d)に示すように、TiN・
Pt・Au膜8上にリソグラフィー技術を用いてフォト
レジストマスクを形成し、イオンミリング法によりTi
N・Pt・Au膜8をエッチングした後、SF6 とCF
4 の混合ガスを用いたRIEによりWSi膜7をドライ
エッチングして、ゲート電極9−1を得る。
Next, as shown in FIG.
A photoresist mask is formed on the Pt / Au film 8 by using a lithography technique, and Ti is formed by ion milling.
After etching the N.Pt.Au film 8, SF 6 and CF
The WSi film 7 is dry-etched by RIE using the mixed gas of 4 to obtain the gate electrode 9-1.

【0024】そして、図6(e)に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜3を選択的に除去し、蒸着法またはス
パッタ法にてソース電極10およびドレイン電極11を
選択的に形成し、半導体装置素子部を形成する。
Then, as shown in FIG. 6E, the silicon oxide film 3 located at the position where the source electrode and the drain electrode are to be formed is selectively removed, and the source electrode 10 is formed by vapor deposition or sputtering. And a drain electrode 11 are selectively formed to form a semiconductor device element portion.

【0025】[0025]

【発明が解決しようとする課題】上述した従来の化合物
半導体装置の製造方法の第1例では、ゲート電極用開口
部を形成するために酸化シリコン膜をドライエッチング
する際、SF6 ガスを用いているため、ゲート電極開口
部のGaAs表面に残留硫黄6(硫黄又はその化合物で
なる残留物)が存在する問題があった。同様に、従来の
製造方法の第2例では、SF6 ガスを用いてWSi膜を
ドライエッチングしているため、Sからなる残留物がG
aAs表面に残存する問題があった。GaAs表面に残
留硫黄が存在すると、硫黄がGaAsにドーピングさ
れ、このGaAs表面上にゲート金属を形成した場合、
ゲート金属−GaAs間のφB が低下するため、ショッ
トキー特性の劣化に伴い、FET特性が劣化するという
問題がある。この問題は既に公知であり、1996年、
信学技報Vol.96No.353、27ページ「Ga
AsHIGFETにおけるゲートリーク電流発生機構」
にて報告されている。
In the first example of the conventional method for manufacturing a compound semiconductor device described above, when dry etching a silicon oxide film to form an opening for a gate electrode, an SF 6 gas is used. Therefore, there is a problem that residual sulfur 6 (residue made of sulfur or its compound) exists on the GaAs surface at the gate electrode opening. Similarly, in the second example of the conventional manufacturing method, since the WSi film is dry-etched using SF 6 gas, the residue made of S is G
There was a problem that remained on the aAs surface. If residual sulfur is present on the GaAs surface, the sulfur is doped into the GaAs, forming a gate metal on the GaAs surface.
Since φ B between the gate metal and GaAs is reduced, there is a problem that the FET characteristics are deteriorated along with the Schottky characteristics. This problem is already known, and in 1996,
IEICE Technical Report Vol. 96 No. 353, 27 "Ga
Gate Leakage Current Generation Mechanism in AsHIGFET "
Has been reported.

【0026】また、第3例では、SF6 ガスによるドラ
イエッチング後に常温塩酸水溶液処理を行い、次いでH
2 ガス雰囲気中で、300〜600℃の高温ベーク処理
を行うことで残留硫黄を除去する方法を示している。し
かし、処理の低温化や工程の短縮が望まれていた。ま
た、水素が半導体層中に侵入し、デバイス特性を変化さ
せるおそれもあった。
In the third example, a normal temperature hydrochloric acid aqueous solution treatment is performed after dry etching with SF 6 gas,
This shows a method of removing residual sulfur by performing a high-temperature bake treatment at 300 to 600 ° C. in a two- gas atmosphere. However, it has been desired to lower the temperature of the treatment and shorten the process. Further, there is a possibility that hydrogen may enter the semiconductor layer and change device characteristics.

【0027】また、SF6 ガスを用いないでCHF3
たはCF4 ガスを用いてドライエッチングすることも可
能ではあるが、GaAs基板へのエッチングダメージが
SF6 を用いた場合よりも大きくなり、所望のFET特
性が安定して得られないという問題がある。
Although dry etching can be performed by using CHF 3 or CF 4 gas without using SF 6 gas, the etching damage to the GaAs substrate becomes larger than when SF 6 is used. However, there is a problem that the FET characteristics cannot be stably obtained.

【0028】以上のことから、本特許の目的は、ゲート
電極形成のためのドライエッチング時に生じるSの残留
物を除去し、かつドライエッチングダメージを低減でき
る化合物半導体の製造方法を提供することにある。
In view of the above, it is an object of the present invention to provide a method of manufacturing a compound semiconductor capable of removing S residues generated during dry etching for forming a gate electrode and reducing dry etching damage. .

【0029】[0029]

【課題を解決するための手段】本発明の化合物半導体装
置の製造方法は、一主面上に動作層とこの動作層上に第
1の膜とを形成した化合物半導体基板に少なくとも硫黄
を含むガスを用いたドライエッチングをほどこして前記
第1の膜を選択的に除去し、前記動作層の表面を露出さ
せる第1の工程と、前記第1の工程の後で50℃以上の
熱塩酸処理を行って前記動作層の露出面から残留硫黄を
除去する第2の工程とを有する。本発明はこの構成によ
り前記動作層とショットキー接合をなすゲート電極のシ
ョットキー障壁高さが残留硫黄によって低下するのを防
止するものである。化合物半導体基板がGaAs基板で
あれば、熱塩酸水溶液の温度は50〜98℃にて、ま
た、熱塩酸水溶液中のHCl濃度は9.3%が望まし
い。
According to a method of manufacturing a compound semiconductor device of the present invention, a gas containing at least sulfur is formed on a compound semiconductor substrate having an operation layer formed on one principal surface and a first film formed on the operation layer. A first step of selectively removing the first film by performing dry etching using a method and exposing a surface of the operation layer; and performing a hot hydrochloric acid treatment at 50 ° C. or higher after the first step. Performing a second step of removing residual sulfur from the exposed surface of the operation layer. The present invention prevents the Schottky barrier height of the gate electrode forming the Schottky junction with the operation layer from being reduced by the residual sulfur. If the compound semiconductor substrate is a GaAs substrate, the temperature of the hot hydrochloric acid aqueous solution is preferably 50 to 98 ° C., and the HCl concentration in the hot hydrochloric acid aqueous solution is preferably 9.3%.

【0030】本発明の化合物半導体の製造方法において
は、第1の膜として絶縁膜を形成し第2の工程後に動作
層とショットキー接合をなす第2の膜を堆積することが
できる。この場合、第2の膜として高融点金属又はその
化合物でなる膜を使用できる。
In the method of manufacturing a compound semiconductor according to the present invention, an insulating film can be formed as the first film, and a second film forming a Schottky junction with the operating layer can be deposited after the second step. In this case, a film made of a high melting point metal or a compound thereof can be used as the second film.

【0031】また、第1の膜として動作層とショットキ
ー接合をなす導電膜を形成することもできる。この場
合、導電膜として高融点金属又はその化合物でなる膜を
使用できる。以上の全ての場合においてSF6 ガスを用
いたドライエッチングを行うことができる。
Further, a conductive film forming a Schottky junction with the operation layer can be formed as the first film. In this case, a film made of a high melting point metal or a compound thereof can be used as the conductive film. In all of the above cases, dry etching using SF 6 gas can be performed.

【0032】[0032]

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図1(a)〜(e)は本発明
の実施の形態について説明するための工程順に示した半
導体素子の断面図である。
Embodiments of the present invention will now be described with reference to the drawings. FIGS. 1A to 1E are cross-sectional views of a semiconductor device shown in the order of steps for describing an embodiment of the present invention.

【0033】動作層2を有するGaAs基板1上の絶縁
膜3または高融点金属膜からなる第1の膜を、SF6
スを用いてドライエッチングする。このとき、GaAs
表面に残留硫黄6が残存する(図1(a)参照)。次
に、フォトレジスト4−1を除去し、50以上98℃未
満の熱塩酸水溶液に浸漬処理して、残留硫黄6を除去す
る(図1(b)参照)。そして、ゲート電極を形成し
(図1(c)、(d)参照)、ソース・ドレイン電極を
形成して、半導体装置を得る(図1(e))。
The insulating film 3 or the first film made of the refractory metal film on the GaAs substrate 1 having the operation layer 2 is dry-etched using SF 6 gas. At this time, GaAs
Residual sulfur 6 remains on the surface (see FIG. 1A). Next, the photoresist 4-1 is removed, and the remaining sulfur 6 is removed by immersion treatment in a hot hydrochloric acid aqueous solution of 50 to 98 ° C. (see FIG. 1B). Then, a gate electrode is formed (see FIGS. 1C and 1D), and a source / drain electrode is formed to obtain a semiconductor device (FIG. 1E).

【0034】[実施例1]上記した実施の形態について
より具体的に説明すべくその一実施例について、図1を
参照して以下に説明する。
Example 1 An example of the above embodiment will be described below in detail with reference to FIG.

【0035】まず、図1(a)に示すように、半絶縁性
のGaAs基板1の表面にエピタキシャル成長またはイ
オン注入によって動作層2を形成した後、LPCVD法
により厚さ400nmの酸化シリコン膜3を成膜する。
なお、酸化シリコン膜3の代わりに窒化シリコン(Si
x )膜または窒化酸化シリコン(SiOx y )膜で
も構わない。次に、リソグラフィー技術を用いてフォト
レジストマスク4−1を形成した後、SF6 ガスを用い
て酸化シリコン膜を選択的にドライエッチングし、ゲー
ト電極形成用の開口5を形成する。このときGaAs表
面に残留硫黄6(硫黄またはその化合物でなる残留物の
意)が残存する。
First, as shown in FIG. 1A, after an operation layer 2 is formed on the surface of a semi-insulating GaAs substrate 1 by epitaxial growth or ion implantation, a 400 nm-thick silicon oxide film 3 is formed by LPCVD. Form a film.
In addition, instead of the silicon oxide film 3, silicon nitride (Si
N x ) film or silicon oxynitride (SiO x N y ) film. Next, after a photoresist mask 4-1 is formed by using a lithography technique, the silicon oxide film is selectively dry-etched using SF 6 gas to form an opening 5 for forming a gate electrode. At this time, residual sulfur 6 (residue consisting of sulfur or its compound) remains on the GaAs surface.

【0036】次に図1(b)に示すように、バレル式ま
たは平行平板型等のプラズマ放電を発生する反応容器に
て、酸素を含むガスを用いるアッシング法、または、高
温(120℃)のジクロルベンゼンフェノールとアルキ
ルベンゼンスルフォン酸の混合溶液に浸漬後、メチルエ
チルケトン、アルコールに順次浸漬する方法によりフォ
トレジストマスク4を除去する。HCl37.2%含有
の市販濃塩酸(以下、conc.HCl略す)と水を
1:1で混合した熱塩酸水溶液に温度70℃にて浸漬し
て、GaAs表面上の酸化物及びドライエッチング時に
残留した弗化物や残留硫黄6を除去する。これにより洗
浄なGaAs表面が得られる。なお、このときの熱塩酸
水溶液の温度は50〜98℃が望ましい。これは、50
℃以下では残留硫黄の除去が不十分となり、98℃以上
ではGaAs表面に荒れが生じるためである。また、熱
塩酸水溶液のHCl濃度は9.3%以上であることが好
ましく、またconc.HClでも良い。ここで濃度が
9.3%未満では残留硫黄の除去が不十分となる。
Next, as shown in FIG. 1B, an ashing method using a gas containing oxygen or a high-temperature (120 ° C.) After dipping in a mixed solution of dichlorobenzene phenol and alkylbenzene sulfonic acid, the photoresist mask 4 is removed by a method of dipping in methyl ethyl ketone and alcohol sequentially. HCl is immersed in a hot hydrochloric acid aqueous solution containing 17.2% of concentrated hydrochloric acid (hereinafter abbreviated as conc. HCl) containing 17.2% HCl at a temperature of 70 ° C., and oxides on the GaAs surface and residues during dry etching. Fluoride and residual sulfur 6 are removed. Thereby, a clean GaAs surface is obtained. Note that the temperature of the hot hydrochloric acid aqueous solution at this time is desirably 50 to 98 ° C. This is 50
If the temperature is lower than 98 ° C., the removal of residual sulfur becomes insufficient, and if the temperature is higher than 98 ° C., the GaAs surface becomes rough. Further, the HCl concentration of the hot hydrochloric acid aqueous solution is preferably 9.3% or more, and conc. HCl may be used. Here, if the concentration is less than 9.3%, the removal of residual sulfur is insufficient.

【0037】次に図1(c)に示すように開口部を含む
酸化シリコン膜の表面にゲート電極の一部となるWSi
膜7を蒸着法またはスパッタ法にて厚さ100nmに成
膜する。このとき、熱塩酸浸漬直後30分以内に成膜す
るのが望ましい。次に、厚さ150nmの窒化チタン
膜、厚さ15nmの白金膜、厚さ400nmの金(A
u)膜を順次積層成膜化したTiN−Pt−Au膜8を
蒸着法またはスパッタ法にて形成する。次に、TiN−
Pt−Au膜上にリソグラフィー技術にて図示しないフ
ォトレジストマスクを形成し、イオンミリング法により
TiN−Pt−Au膜8をエッチングした後、SF6
CF4 の混合ガスを用いた反応性イオンエッチング法に
よりWSi膜7をドライエッチングすることで、図1
(d)に示すようなゲート電極9を得る。
Next, as shown in FIG. 1C, a WSi film serving as a part of the gate electrode is formed on the surface of the silicon oxide film including the opening.
The film 7 is formed to a thickness of 100 nm by an evaporation method or a sputtering method. At this time, it is desirable to form a film within 30 minutes immediately after immersion in hot hydrochloric acid. Next, a 150-nm-thick titanium nitride film, a 15-nm-thick platinum film, and a 400-nm-thick gold (A
u) A TiN-Pt-Au film 8 in which films are sequentially stacked is formed by a vapor deposition method or a sputtering method. Next, TiN-
A photoresist mask (not shown) is formed on the Pt-Au film by a lithography technique, the TiN-Pt-Au film 8 is etched by an ion milling method, and then reactive ion etching using a mixed gas of SF 6 and CF 4 is performed. The dry etching of the WSi film 7 by the method shown in FIG.
A gate electrode 9 as shown in FIG.

【0038】次に図1(e)に示すように、ソース電極
及びドレイン電極を形成する場所に位置するところの酸
化シリコン膜3を選択的に除去し、ソース電極10及び
ドレイン電極11を蒸着法またはスパッタ法にて選択的
に形成し、半導体装置素子部を形成する。
Next, as shown in FIG. 1E, the silicon oxide film 3 located at the position where the source electrode and the drain electrode are to be formed is selectively removed, and the source electrode 10 and the drain electrode 11 are formed by an evaporation method. Alternatively, a semiconductor device element portion is formed selectively by a sputtering method.

【0039】なお、熱塩酸処理を行うことによって、常
温の塩酸処理を行ったものよりもGaAsとWSiとの
接合面の残留硫化物が減少することがSIMS分析(2
次イオン質量分析)の結果から判明している。ドライエ
ッチング後に常温塩酸処理、または熱塩酸処理を行い、
WSiゲートメタルを形成したGaAs表面のSIMS
分析の結果を図2に示す。熱塩酸処理を行うことで、常
温塩酸処理のものよりも検出S数が約一桁減少してい
る。本実施例の熱塩酸処理を行って製造したGaAsM
ESFETにおいてゲート耐圧BVgdの向上やゲート
リーク電流Igdの低減が確認されている。常温の塩酸
処理を行ったゲート巾100μmのMESFETでのB
Vgdの平均は5.0V、Igdは0.5μAである
が、熱塩酸処理を行った素子においてはBVgdの平均
は5.7V、Igdは0.2μAである。
The SIMS analysis (2) shows that the treatment with hot hydrochloric acid reduces the residual sulfide at the bonding surface between GaAs and WSi as compared with the treatment with hydrochloric acid at room temperature.
Secondary ion mass spectrometry). After dry etching, perform normal temperature hydrochloric acid treatment or hot hydrochloric acid treatment,
SIMS on GaAs surface with WSi gate metal
The result of the analysis is shown in FIG. By performing the hot hydrochloric acid treatment, the number of detected S is reduced by about one digit compared with the case of the normal temperature hydrochloric acid treatment. GaAsM manufactured by performing the hot hydrochloric acid treatment of the present embodiment
It has been confirmed that the gate withstand voltage BVgd is improved and the gate leakage current Igd is reduced in the ESFET. B in a 100 μm gate width MESFET treated with hydrochloric acid at room temperature
The average of Vgd is 5.0 V and the average Igd is 0.5 μA, but the average of BVgd is 5.7 V and the average Igd is 0.2 μA in the device subjected to the hot hydrochloric acid treatment.

【0040】つまり、ゲート電極を形成する開口部をS
F6 によるRIEで形成するので能動層のダメージが
少なく、化合物半導体の動作層上に残存する残留硫黄を
熱塩酸処理で効率的に除去した後ショットキー接合をな
すWSi膜を堆積するので界面順位密度の低いゲート電
極を安定して形成できる。従って、MESFETのゲー
トリークや低耐圧を改善することができる。
That is, the opening for forming the gate electrode is
Since the active layer is formed by RIE using F6, damage to the active layer is small, and the residual sulfur remaining on the active layer of the compound semiconductor is efficiently removed by hot hydrochloric acid treatment. Gate electrode having a low level can be formed stably. Therefore, it is possible to improve the gate leak and the low breakdown voltage of the MESFET.

【0041】[実施例2]第二の実施例を工程順に説明
するための半導体素子の断面図を図2(a)〜(e)に
示す。
Embodiment 2 FIGS. 2A to 2E are cross-sectional views of a semiconductor device for explaining a second embodiment in the order of steps.

【0042】図2(a)に示すように、動作層2が形成
されたGaAs基板1上にゲート電極の一部となる厚さ
1000nmのWSi膜7を蒸着法またはスパッタ法に
て成膜した後、TiN−Pt−Au膜8を蒸着法または
スパッタ法にて形成する。次に図2(b)に示すよう
に、TiN−Pt−Au膜8上にリソグラフィー技術を
用いてフォトレジストマスク4を形成しイオンミリング
法によりTiN−Pt−Au膜8をエッチングした後、
SF6 とCF4 の混合ガスを用いた反応性イオンエッチ
ング法によりWSi膜7をドライエッチングする。この
とき、GaAs表面に残留硫黄6が残存する。次に、フ
ォトレジストマスク4をバレル式または平行平板型等の
プラズマ放電を発生する反応容器にて、酸素を含むガス
を用いるアッシング法、または、高温(120℃)のジ
クロルベンゼンフェノールとアルキルベンゼンスルフォ
ン酸の混合溶液に浸漬後、メチルエチルケトン、アルコ
ールに順次浸漬する方法により除去した後に、熱塩酸水
溶液(例えば、conc.HClとH2 Oの比率が1:
1で、温度70℃)に浸漬して、GaAs表面上の残留
硫黄6を除去することで、図2(c)に示すような洗浄
なGaAs表面とゲート電極を得る。
As shown in FIG. 2A, a 1000 nm-thick WSi film 7 serving as a part of a gate electrode was formed on a GaAs substrate 1 on which an operation layer 2 was formed by vapor deposition or sputtering. Thereafter, a TiN-Pt-Au film 8 is formed by an evaporation method or a sputtering method. Next, as shown in FIG. 2B, a photoresist mask 4 is formed on the TiN-Pt-Au film 8 using a lithography technique, and the TiN-Pt-Au film 8 is etched by an ion milling method.
The WSi film 7 is dry-etched by a reactive ion etching method using a mixed gas of SF 6 and CF 4 . At this time, residual sulfur 6 remains on the GaAs surface. Next, an ashing method using a gas containing oxygen or a high-temperature (120 ° C.) dichlorobenzene phenol and an alkylbenzene sulfone is applied to the photoresist mask 4 in a reaction vessel that generates plasma discharge such as a barrel type or a parallel plate type. after immersed in a mixed solution of the acid, methyl ethyl ketone, after removal by a method of sequentially immersing in alcohol, hot hydrochloric acid aqueous solution (e.g., a ratio of conc.HCl and H 2 O is 1:
1 and a temperature of 70 ° C.) to remove residual sulfur 6 on the GaAs surface, thereby obtaining a clean GaAs surface and a gate electrode as shown in FIG. 2C.

【0043】次に図2(d)に示すように、ゲート電極
及びGaAs層2上に絶縁膜12を成膜する。
Next, as shown in FIG. 2D, an insulating film 12 is formed on the gate electrode and the GaAs layer 2.

【0044】次に図2(e)に示すようにソース電極及
びドレイン電極を形成する場所に位置するところの絶縁
膜12を選択的に除去し、ソース電極10及びドレイン
電極11を蒸着法またはスパッタ法にて選択的に形成
し、半導体装置素子部を形成する。ゲート電極の接合部
周辺から残留硫黄を除去できるのでゲート電極周辺部に
おけるショットキー特性の異常を抑えることができる。
Next, as shown in FIG. 2E, the insulating film 12 located at the place where the source electrode and the drain electrode are to be formed is selectively removed, and the source electrode 10 and the drain electrode 11 are formed by vapor deposition or sputtering. A semiconductor device element portion is formed selectively by a method. Since residual sulfur can be removed from around the junction of the gate electrode, abnormalities in the Schottky characteristics around the gate electrode can be suppressed.

【0045】ゲート電極のWSi膜7とGaAs基板2
とのショットキー接合の周辺から残留硫黄を除去するの
でゲート電極の周辺部におけるショットキー障壁高さφ
B の低下を抑えることができる。従って従来の製造方法
によるものと比較してMESFETのゲートリークや低
耐圧を改善することができる。
The gate electrode WSi film 7 and the GaAs substrate 2
The residual sulfur is removed from the periphery of the Schottky junction with the Schottky barrier, so the Schottky barrier height φ around the gate electrode
B can be suppressed from decreasing. Therefore, the gate leakage and low breakdown voltage of the MESFET can be improved as compared with the conventional manufacturing method.

【0046】以上、実施例1、2はSF6 単体のガスを
用いたが、他のガスを混合しても構わない。またSF6
の代わりにS2 10などのSとFを有する化合物又は混
合物であればどの様なガスでも構わない。
As described above, in the first and second embodiments, the gas of SF 6 alone was used, but other gases may be mixed. Also SF 6
Any gas may be used as long as it is a compound or a mixture having S and F, such as S 2 F 10 , instead of S.

【0047】上記実施例1、2では動作層としてはGa
As層を用いたが、AlGaAs層でも構わない。
In the first and second embodiments, Ga is used as the operation layer.
Although an As layer was used, an AlGaAs layer may be used.

【0048】また、GaAs基板を用いた半導体素子以
外に、他のIII −V族からなる半導体基板、例えばIn
P基板などを用いても構わない。
In addition to a semiconductor device using a GaAs substrate, a semiconductor substrate of another group III-V, for example, In
A P substrate or the like may be used.

【発明の効果】以上説明した本発明では、SF6 ガスな
どの硫黄を含むガスを用いたドライエッチングによりゲ
ート開口部またはゲート電極を形成した後、化合物半導
体基板上の動作層に残存する残留硫黄を熱塩酸処理によ
り簡便に除去できるので、清浄な半導体表面が得られ
る。かつ、炭素を含むガスによるイオンエッチングを使
用しないのでドライエッチングダメージが低減できる。
従って、常に安定したφBを有するゲート電極、常に安
定したショットキー特性を有するゲート電極が形成で
き、MESFETのゲート漏れ電流や相互コンダクタン
スを改善できるという効果を有する。
According to the present invention described above, after a gate opening or a gate electrode is formed by dry etching using a sulfur-containing gas such as SF 6 gas, residual sulfur remaining in an operation layer on a compound semiconductor substrate is formed. Can be easily removed by hot hydrochloric acid treatment, so that a clean semiconductor surface can be obtained. Moreover, since ion etching using a gas containing carbon is not used, dry etching damage can be reduced.
Therefore, a gate electrode having a constantly stable φB and a gate electrode having a constantly stable Schottky characteristic can be formed, and the gate leakage current and the mutual conductance of the MESFET can be improved.

【0049】また、ゲート電極と半導体界面に残留物が
介在しないだけでなく界面のストイキオメトリーが良好
になるため半導体装置の信頼性が向上する効果もある。
Further, not only the residue does not exist at the interface between the gate electrode and the semiconductor, but also the stoichiometry at the interface is improved, so that the reliability of the semiconductor device is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態について説明するた
めの(a)〜(e)に分図して示す工程順断面図であ
る。
FIGS. 1A to 1E are cross-sectional views in the order of steps for explaining a first embodiment of the present invention.

【図2】第1の実施の形態の説明のための、本発明の形
態である熱塩酸処理を用いた場合と、常温塩酸処理を用
いた場合のGaAsとWSi界面をSIMSにて分析し
た結果を示すグラフである。
FIG. 2 is a graph illustrating the result of SIMS analysis of a GaAs / WSi interface using a hot hydrochloric acid treatment according to an embodiment of the present invention and a case using a room temperature hydrochloric acid treatment for explaining the first embodiment. FIG.

【図3】本発明の第2の実施の形態について説明するた
めの(a)〜(e)に分図して示す工程順断面図であ
る。
FIGS. 3A to 3E are cross-sectional views in the order of steps, for illustrating a second embodiment of the present invention.

【図4】従来の化合物半導体装置の製造方法の第1例に
ついて説明するための(a)〜(e)に分図して示す工
程順断面図である。
FIGS. 4A to 4E are cross-sectional views illustrating a first example of a conventional method for manufacturing a compound semiconductor device in the order of steps.

【図5】従来の化合物半導体装置の製造方法の第2例に
ついて説明するための(a)〜(e)に分図して示す工
程順断面図である。
5A to 5E are cross-sectional views in the order of steps for explaining a second example of the conventional method for manufacturing a compound semiconductor device.

【図6】従来の化合物半導体装置の製造方法の第3例に
ついて説明するための(a)〜(e)に分図して示す工
程順断面図である。
6A to 6E are cross-sectional views in the order of steps for explaining a third example of the conventional method for manufacturing a compound semiconductor device.

【符号の説明】[Explanation of symbols]

1 GaAs基板 2 動作層(チャネル層) 3 酸化シリコン膜 4−1,4−2 フォトレジストマスク 5 開口 6 残留硫黄 7,7a,7b WSi膜 8,8a,8b TiN−Pt−Au膜 9−1,9−2 ゲート電極 10 ソース電極 11 ドレイン電極 12 絶縁膜 DESCRIPTION OF SYMBOLS 1 GaAs substrate 2 Operating layer (channel layer) 3 Silicon oxide film 4-1 and 4-2 Photoresist mask 5 Opening 6 Residual sulfur 7, 7a, 7b WSi film 8, 8a, 8b TiN-Pt-Au film 9-1 , 9-2 Gate electrode 10 Source electrode 11 Drain electrode 12 Insulating film

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/812 H01L 29/872 H01L 21/338 H01L 21/28 H01L 21/3065 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/812 H01L 29/872 H01L 21/338 H01L 21/28 H01L 21/3065

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 一主面上に動作層とこの動作層上に第1
の膜とを形成した化合物半導体基板に少なくとも硫黄
(S)を含むガスを用いたドライエッチングをほどこし
て前記第1の膜を選択的に除去し、前記動作層の表面を
露出させる第1の工程と、前記第1の工程の後で、50
℃以上の熱塩酸で処理を行って前記動作層の露出面から
残留硫黄を除去する第2の工程を有することを特徴とす
る化合物半導体装置の製造方法。
1. An operation layer on one main surface and a first layer on the operation layer.
A first step of selectively removing the first film by performing dry etching using a gas containing at least sulfur (S) on the compound semiconductor substrate formed with the film and exposing the surface of the operation layer And after the first step, 50
A method of manufacturing a compound semiconductor device, comprising a second step of removing residual sulfur from an exposed surface of the operation layer by performing a treatment with hot hydrochloric acid at a temperature of not less than ° C.
【請求項2】 化合物半導体基板がGaAs基板であ
り、50℃以上98℃未満かつHCl濃度が9.3%以
上の塩酸水溶液にて処理を行う請求項1記載の化合物半
導体装置の製造方法。
2. The method for manufacturing a compound semiconductor device according to claim 1, wherein the compound semiconductor substrate is a GaAs substrate, and the treatment is performed with a hydrochloric acid aqueous solution having a temperature of 50 ° C. or more and less than 98 ° C. and an HCl concentration of 9.3% or more.
【請求項3】 前記動作層がGaAs又はAlGaAs
であることを特徴とする請求項1又は2記載の化合物半
導体装置の製造方法。
3. The method according to claim 1, wherein the operation layer is GaAs or AlGaAs.
3. The method for manufacturing a compound semiconductor device according to claim 1, wherein
【請求項4】 第1の膜として絶縁膜を形成し、第2の
工程後に前記動作層とショットキー接合をなす第2の膜
を堆積する工程を有することを特徴とする請求項1又は
2又は3記載の化合物半導体装置の製造方法。
4. The method according to claim 1, further comprising a step of forming an insulating film as the first film, and depositing a second film forming a Schottky junction with the operation layer after the second step. Or a method for manufacturing a compound semiconductor device according to item 3.
【請求項5】 前記第2の膜が高融点金属またはその化
合物でなる請求項4記載の化合物半導体装置の製造方
法。
5. The method according to claim 4, wherein the second film is made of a high melting point metal or a compound thereof.
【請求項6】 前記第1の膜として前記動作層とショッ
トキー接合をなす導電膜を形成する請求項1又は2又は
3記載の化合物半導体装置の製造方法。
6. The method according to claim 1, wherein a conductive film forming a Schottky junction with the operation layer is formed as the first film.
【請求項7】 前記導電膜が高融点金属又はその化合物
でなる請求項6記載の化合物半導体装置の製造方法。
7. The method of manufacturing a compound semiconductor device according to claim 6, wherein said conductive film is made of a high melting point metal or a compound thereof.
【請求項8】 前記硫黄を含むガスがSF6 ガスである
請求項1乃至7のいずれか記載の化合物半導体装置の製
造方法。
8. The method for manufacturing a compound semiconductor device according to claim 1, wherein said gas containing sulfur is SF 6 gas.
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