JP4606552B2

JP4606552B2 - Semiconductor device

Info

Publication number: JP4606552B2
Application number: JP2000192112A
Authority: JP
Inventors: 瑞久二瓶; 祐渡邊
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-27
Filing date: 2000-06-27
Publication date: 2011-01-05
Anticipated expiration: 2020-06-27
Also published as: JP2002016086A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）等の電界効果型化合物半導体装置の電極をプロセスダメージから保護するための電極被覆構造に特徴のある半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、シリコン半導体集積回路装置等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられているが、高周波増幅素子或いは超高速集積回路装置を構成するＧａＡｓ等の化合物半導体を用いた電子デバイスにおいては界面準位の問題があるため、ＭＥＳＦＥＴやＨＥＭＴ等が用いられている。
【０００３】
ここで、図７を参照して、従来のＩｎＰ系のＨＥＭＴの製造工程を説明する。
なお、各図は、チャネル長方向に沿った概略的断面図である。
図７（ａ）参照
まず、半絶縁性ＩｎＰ基板４１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いて、ｉ型ＩｎＡｌＡｓバッファ層４２、ｉ型ＩｎＧａＡｓチャネル層４３、ｎ型ＩｎＡｌＡｓキャリア供給層４４、及び、ｎ⁺型ＩｎＧａＡｓキャップ層４５を順次成長させる。
【０００４】
次いで、エッチングを施すことによって素子分離溝４６を形成してメサ状の素子能動領域を設けたのち、素子能動領域にリフトオフ法を用いてＴｉ膜４７／Ｐｔ膜４８／Ａｕ膜４９からなる一対のソース・ドレイン電極５０を選択的に形成する。
次いで、一対のソース・ドレイン電極５０の間のｎ⁺型ＩｎＧａＡｓキャップ層４５を選択的に除去してゲートリセス領域５１を形成したのち、再び、リフトオフ法を用いることによってＴｉ膜５２／Ｐｔ膜５３／Ａｕ膜５４からなるＴ字状のゲート電極５５を形成する。
【０００５】
図７（ｂ）参照
次いで、プラズマＣＶＤ法を用いて、層間絶縁膜となるＳｉＮ膜５６を、厚さ、１００ｎｍ程度堆積させる。
なお、このプラズマＣＶＤ法によって堆積させたＳｉＮ膜５６は、パッシベーション膜として理想的な緻密な膜となる。
【０００６】
図７（ｃ）参照
次いで、レジスト（図示せず）に電極引き出し部をパターニングによって開口したのち、Ｆ系ガス、例えば、ＳＦ₆を用いたドライエッチングを施すことによってＳｉＮ膜５６に引き出し開口を形成し、次いで、スパッタリング法によって、Ａｕ膜を順次堆積させたのち、Ａｒイオンを用いたイオンミリングを施してＡｕ配線５７とすることによってＨＥＭＴが完成する。
【０００７】
【発明が解決しようとする課題】
しかし、従来においては、ＳｉＮ膜５６の成膜工程においてはプラズマＣＶＤ法を用いており、特に、緻密な膜を得るためにある程度ＲＦパワーを大きくしてＳｉＮ膜５６の堆積を行っているので、堆積工程中で基板が受けるプラズマダメージは避けられないという問題がある。
【０００８】
即ち、堆積初期にソース・ドレイン電極５０及びゲート電極５５の最上層を構成するＡｕ膜４９，５４は大きなプラズマダメージを受けるため、Ａｕ膜４９，５４の表面に高抵抗な表面変質層が形成され、配線との間のコンタクト不良が発生するという問題がある。
【０００９】
これは、プラズマＣＶＤ工程において、ＳｉＮの原料となるシラン（ＳｉＨ₄）系のガスによるプラズマを発生させているが、プラズマ中のＳｉイオンがソース・ドレイン電極５０及びゲート電極５５の表面に照射され、最上層を構成するＡｕ膜４９，５４の表面に高抵抗なＳｉとＡｕの混成層が形成されるためと考えられる。
【００１０】
なお、ＳｉＮ膜等の膜をプロセスダメージが発生しない減圧化学気相成長法（ＬＰＣＶＤ法）等で成長させることは可能であるが、そうするとパッシベーション膜として必要な緻密性が得られなくなるという問題がある。
【００１１】
したがって、本発明は、耐プロセスダメージ性に優れた電極構造を提供することを目的とする。
【００１２】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上述の課題を解決するために、本発明においては、半導体装置の電極１，２、または、電極１，２と半導体表面の双方のいずれかを、電極１，２の最上層３，４を構成する金と異なった金属、即ち、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒのいずれか一つの金属を構成元素とする金属酸化膜５，６によって被覆したことを特徴とする。
【００１３】
このように、少なくとも電極１，２、特に、ショットキーバリアゲート電極やソース・ドレイン電極の表面を、電極１，２の最上層３，４を構成する金と異なった金属を構成元素とする金属酸化膜５，６、例えば、酸化Ｔｉ膜で被覆することによって、電極１，２の最上層３，４、特に、Ａｕ膜の表面に高抵抗な変質層が形成されるのが防止され、配線８との間のコンタクト不良を防止することが可能になる。
なお、電極１，２の最上層とは、電極１，２の形成を目的として堆積させた導電層の内の最上層３，４を意味するものであり、金属酸化物を形成するための金属が未反応のまま残存しても、本発明で言うところの「電極の最上層」ではない。
【００１４】
また、半導体表面もこのような金属酸化膜５，６で被覆することによって、半導体層、例えば、キャリア供給層にプロセスダメージが導入されることが防止され、素子特性が劣化することがない。
【００１５】
特に、金属酸化膜５，６を構成する金属としては、Ｔｉ，Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒの酸化物の生成エネルギーの大きな金属を用いており、中でも、酸化Ｔｉ膜を用いた場合には、パッシベーション膜を構成するＳｉＮ膜と同じＦ系ガスを用いたドライエッチング或いはウェットエッチングによって同時にエッチング除去が可能になり、配線工程のプロセスが簡素化される。
【００１６】
さらに、本発明は、電極１，２表面及び半導体表面が、プロセスダメージの発生を伴う保護膜７、即ち、プロセスダメージの発生を伴う成膜方法により形成されたＳｉＮ膜、ＳｉＯＮ膜、または、ＳｉＯ _２膜で被覆されていることを特徴とする。
【００１７】
このように、電極１，２表面及び半導体表面を金属酸化膜５，６で被覆しているので、緻密でパッシベーション膜として最適ではあるが、プロセスダメージの発生を伴う保護膜７、典型的にはプラズマＣＶＤ膜で被覆することが可能になる。
【００１８】
また、本発明は、さらに、一部の電極２と半導体層との間にトンネル電流が流れる程度の厚さの金属酸化膜を介在させたことを特徴とする。
【００１９】
金属酸化膜５，６の厚さがトンネル電流が流れる厚さであれば、一部の電極２と半導体層との間、典型的には、ゲート電極とキャリア供給層との間に、金属酸化膜を介在させても良く、それによって、熱的に安定なゲート電極を実現することができる。
【００２０】
【発明の実施の形態】
ここで、図２及び図３を参照して本発明の第１の実施の形態の製造工程を説明する。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、２５ｎｍで、ｎ型不純物濃度が、例えば、２×１０¹⁸ｃｍ^-3のｎ型ＩｎＡｌＡｓキャリア供給層１４、及び、厚さが、例えば、５０ｎｍで、ｎ型不純物濃度が、例えば、１×１０¹⁹ｃｍ^-3のｎ⁺型ＩｎＧａＡｓキャップ層１５を順次成長させる。
なお、この場合のｉ型ＩｎＧａＡｓチャネル層１３及びｎ⁺型ＩｎＧａＡｓキャップ層１５の混晶比はＩｎ_0.53Ｇａ_0.47Ａｓであり、また、ｉ型ＩｎＡｌＡｓバッファ層１２及びｎ型ＩｎＡｌＡｓキャリア供給層１４の混晶比はＩｎ_0.52Ａｌ_0.48Ａｓである。
【００２１】
次いで、レジストパターン１６をマスクとして、Ｈ₃ＰＯ₄＋Ｈ₂Ｏ₂＋Ｈ₂Ｏからなるリン酸系のエッチャントを用いて、ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００２２】
図２（ｂ）参照
次いで、レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン（図示せず）を形成し、次いで、全面に、例えば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、２００ｎｍのＡｕ膜２０、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させ、次いで、レジストパターンとともに不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜をリフトオフすることによってノンアロイオーミック接触によりオーミック電極を形成する。
【００２３】
次いで、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２１に変換して、Ｔｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０からなるとともに、表面が酸化Ｔｉ膜２１で被覆されたソース・ドレイン電極２２とする。
【００２４】
この酸化工程において、Ｔｉ膜は堆積工程においてはＴｉ膜１８／Ｐｔ膜１９／Ａｕ膜２０構造の側面にも若干堆積するので、ソース・ドレイン電極２２の側面も酸化Ｔｉ膜２１で覆われることになる。
なお、下層のＴｉ膜１８については、側面からの酸化はあまり進行しないので問題はない。
【００２５】
図２（ｃ）参照
次いで、レジストパターンを除去したのち、新たにゲートリセス領域に対応する開口を有するレジストパターン２３を設け、このレジストパターン２３をマスクとして、クエン酸＋Ｈ₂Ｏ₂＋Ｈ₂Ｏからなるクエン酸系エッチャントを用いてｎ⁺型ＩｎＧａＡｓキャップ層１５を選択的に除去することによってゲートリセス領域２４を形成する。
【００２６】
図３（ｄ）参照
次いで、レジストパターン２３を除去したのち、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、全面に、例えば、１０ｎｍのＴｉ膜２５、１０ｎｍのＰｔ膜２６、２００ｎｍのＡｕ膜２７、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００２７】
次いで、再び、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
なお、Ｔｉ膜は堆積工程においてＡｕ膜２７の側面にも堆積するので、この酸化工程において、Ａｕ膜の側面も酸化Ｔｉ膜２８で覆われることになる。
【００２８】
図３（ｅ）参照
次いで、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜とする。
【００２９】
図３（ｆ）参照
次いで、ソース・ドレイン電極２２及びゲート電極２９に対応する開口部を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＳＦ₆を用いたドライエッチングを施すことによって、ＳｉＮ膜３０及び酸化Ｔｉ膜２１，２８とを順次除去したのち、１μｍのＡｕ膜を順次堆積させたのち、Ａｒイオンを用いたイオンミリングを施してＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００３０】
以上、説明したように、本発明の第１の実施の形態においては、プラズマＣＶＤ法でＳｉＮ膜３０を堆積する工程の前に、ゲート電極２９及びソース・ドレイン電極２２の表面を予め酸化Ｔｉ膜２１，２８で被覆・保護しているので、ゲート電極２９及びソース・ドレイン電極２２の最上層のＡｕ膜２０，２７にプラズマ工程に伴うプラズマダメージが導入されることがなく、したがって、Ａｕ膜２０，２７の表面に高抵抗の変質層が形成されることがない。
【００３１】
次に、図４及び図５を参照して、本発明の第２の実施の形態の製造工程を説明するが、酸化Ｔｉ膜の製造工程が異なる以外は、上記の第１の実施の形態と基本的に同一であるので、同じ工程に関しては説明は簡単にする。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＩｎＰ基板１１上に、ｉ型ＩｎＡｌＡｓバッファ層１２、ｉ型ＩｎＧａＡｓチャネル層１３、ｎ型ＩｎＡｌＡｓキャリア供給層１４、及び、ｎ⁺型ＩｎＧａＡｓキャップ層１５を順次成長させ、次いで、レジストパターン１６をマスクとして、ｉ型ＩｎＡｌＡｓバッファ層１２が露出するまでエッチングして、素子分離溝１７を形成する。
【００３２】
図４（ｂ）参照
次いで、レジストパターン１６を除去したのち、新たにソース・ドレイン電極に対応する開口を有するレジストパターン（図示せず）を形成し、次いで、全面に、例えば、１０ｎｍのＴｉ膜１８、３０ｎｍのＰｔ膜１９、及び、２００ｎｍのＡｕ膜２０を蒸着法によって順次堆積させたのち、レジストパターンとともに不要なＴｉ／Ｐｔ／Ａｕ膜をリフトオフすることによってノンアロイオーミック接触によりソース・ドレイン電極２２を形成する。
【００３３】
次いで、レジストパターンを除去したのち、新たにゲートリセス領域に対応するレジストパターン２３を設け、このレジストパターン２３をマスクとして、クエン酸系エッチャントを用いてｎ⁺型ＩｎＧａＡｓキャップ層１５を選択的に除去することによってゲートリセス領域２４を形成する。
【００３４】
図４（ｃ）参照
次いで、レジストパターン２３を除去したのち、全面に、厚さが、２〜１０ｎｍ、例えば、４ｎｍのＴｉ膜を堆積させ、次いで、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜を酸化して酸化Ｔｉ膜３２に変換して、ソース・ドレイン電極２２及び半導体層の露出表面を酸化Ｔｉ膜３２で被覆する。
【００３５】
図５（ｄ）参照
次いで、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、まず、ＳＦ₆ガスを用いたドライエッチングを施すことによって、ゲート形成予定部の酸化Ｔｉ膜３２を選択的に除去する。
【００３６】
次いで、全面に、例えば、１０ｎｍのＴｉ膜２５、１０ｎｍのＰｔ膜２６、２００ｎｍのＡｕ膜２７、及び、２〜５０ｎｍ、例えば、４ｎｍのＴｉ膜を蒸着法によって順次堆積させたのち、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００３７】
次いで、再び、酸素プラズマ雰囲気に晒すことによって、最上層のＴｉ膜を酸化して酸化Ｔｉ膜２８に変換して、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
【００３８】
図５（ｅ）参照
以降は、上記の第１の実施の形態と同様に、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜とする。
【００３９】
図５（ｆ）参照
次いで、ソース・ドレイン電極２２及びゲート電極２９に接続するＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００４０】
この様に、本発明の第２の実施の形態においては、ソース・ドレイン電極２２及びゲート電極２９以外に、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導体層の露出表面を酸化Ｔｉ膜２８，３２で予め覆っているので、ｎ型ＩｎＡｌＡｓキャリア供給層１４等の半導体層にプラズマダメージが導入されることがなく、したがって、素子特性が劣化することがない。
【００４１】
次に、図６を参照して、本発明の第３の実施の形態のＨＥＭＴを説明するが、ゲート電極の形成の前にゲート形成予定領域の酸化Ｔｉ膜を除去しない以外は上記の第２の実施の形態と基本的に同一であるので、説明は簡単にする。
図６参照
まず、上記の第２の実施の形態と全く同様に、図４（ａ）乃至図４（ｃ）の工程を行うことによって、ソース・ドレイン電極２２及び半導体の露出表面を酸化Ｔｉ膜３２で被覆する。
【００４２】
次いで、ゲート電極を形成するための開口パターンを有するリフトオフ用のレジストパターン（図示せず）を設けたのち、ゲート形成予定部の酸化Ｔｉ膜３２を除去することなく、全面に、Ｔｉ膜２５、Ｐｔ膜２６、Ａｕ膜２７、及び、Ｔｉ膜を蒸着法によって順次堆積させ、次いで、レジストパターンとともにリフトオフすることによって、不要なＴｉ／Ｐｔ／Ａｕ／Ｔｉ膜を除去してショットキーバリア電極を形成する。
【００４３】
以降は、再び、上記の第２の実施の形態と全く同様に、酸素プラズマ雰囲気に晒すことによって、Ｔｉ膜２５／Ｐｔ膜２６／Ａｕ膜２７からなるとともに、表面が酸化Ｔｉ膜２８で被覆されたゲート電極２９とする。
【００４４】
次いで、プラズマＣＶＤ法によって、厚さが、例えば、１００ｎｍのＳｉＮ膜３０を全面に堆積させてパッシベーション膜としたのち、ソース・ドレイン電極２２及びゲート電極２９に接続するＡｕ配線３１を形成することによってＨＥＭＴが完成する。
【００４５】
この様に、本発明の第３の実施の形態においては、ゲート電極２９とｎ型ＩｎＡｌＡｓキャリア供給層１４との間に酸化Ｔｉ膜３２を介在させているので、熱的に特性の変動しない安定なゲート電極２９を実現することができ、また、酸化Ｔｉ膜を除去する必要がないので、工程数を減らすことができる。
【００４６】
なお、この場合の酸化Ｔｉ膜３２の厚さは、２〜１０ｎｍのＴｉ膜を酸化して形成したものであるので、トンネル電流が流れる程度の膜厚であり、したがって、ショットキーバリアゲート特性を保ったままとなる。
【００４７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、パッシベーション膜として、プラズマＣＶＤ法によって成膜したＳｉＮ膜を用いているが、ＳｉＮ膜に限られるものではなく、プラズマＣＶＤ法によって成膜したＳｉＯＮ膜或いはＳｉＯ₂膜を用いても良いものである。
【００４８】
また、上記の実施の形態においては、プラズマダメージの発生を伴うプラズマＣＶＤ法を例に説明しているが、プラズマＣＶＤ法に限られるものではなく、例えば、窒素雰囲気或いは酸素雰囲気中でＳｉターゲットをスパッタリングする成膜方法等の他のプロセスダメージの発生を伴う成膜方法によりパッシベーション膜を形成する場合にも適用されるものである。
【００４９】
また、上記の各実施の形態においては、Ｔｉ膜の酸化を酸素プラズマ中に晒すことによって行っているが、高温工程を伴わない酸化方法であれば良く、Ｔｉ膜自体は薄いので、極端な場合には、自然酸化を利用しても良いものである。
【００５０】
また、上記の各実施の形態においては、プラズマダメージからＡｕ層を保護する保護膜として、ＳｉＮ膜と同時にＦ系ガスによってドライエッチングが可能な酸化Ｔｉ膜を用いているが、酸化Ｔｉ膜に限られるものではなく、Ｃｏ，Ｔａ，Ｎｉ，Ｐｄ，Ｐｒ，Ｈｆ，Ｚｒ等の酸化物の生成エネルギーの大きな金属の酸化膜を用いても良いものである。
【００５１】
また、上記の各実施の形態の説明においては、ＩｎＰ系ＨＥＭＴとして説明しているが、ＩｎＰ系ＨＥＭＴに限られるものではなく、ＧａＡｓ系ＨＥＭＴやＭＥＳＦＥＴ等の他の電界効果型化合物半導体装置にも適用されるものである。
【００５２】
さらには、ダイオード、光半導体素子等の他の化合物半導体装置にも適用されるものであり、要するに、電極として最上層がＡｕ膜で構成される電極を設けるとともに、パッシベーション膜としてプロセスダメージの発生を伴う保護膜を設けている半導体装置に適用されるものである。
【００５３】
【発明の効果】
本発明によれば、プロセスダメージの発生を伴うが緻密性の高い優れたパッシベーション膜を設ける前に、少なくとも電極の最上層を最上層を構成する金属と異なった金属の金属酸化膜で被覆・保護しているので、電極の表面に高抵抗な変質層が形成されることなく、配線との間のコンタクト不良が発生することがなく、ひいては、電界効果型化合物半導体装置の高性能化、信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工程の説明図である。
【図６】本発明の第３の実施の形態のＨＥＭＴの説明図である。
【図７】従来のＨＥＭＴの製造工程の説明図である。
【符号の説明】
１電極
２電極
３最上層
４最上層
５金属酸化膜
６金属酸化膜
７プロセスダメージの発生を伴う保護膜
８配線
１１半絶縁性ＩｎＰ基板
１２ｉ型ＩｎＡｌＡｓバッファ層
１３ｉ型ＩｎＧａＡｓチャネル層
１４ｎ型ＩｎＡｌＡｓキャリア供給層
１５ｎ⁺型ＩｎＧａＡｓキャップ層
１６レジストパターン
１７素子分離溝
１８Ｔｉ膜
１９Ｐｔ膜
２０Ａｕ膜
２１酸化Ｔｉ膜
２２ソース・ドレイン電極
２３レジストパターン
２４ゲートリセス領域
２５Ｔｉ膜
２６Ｐｔ膜
２７Ａｕ膜
２８酸化Ｔｉ膜
２９ゲート電極
３０ＳｉＮ膜
３１Ａｕ配線
３２酸化Ｔｉ膜
４１半絶縁性ＩｎＰ基板
４２ｉ型ＩｎＡｌＡｓバッファ層
４３ｉ型ＩｎＧａＡｓチャネル層
４４ｎ型ＩｎＡｌＡｓキャリア供給層
４５ｎ⁺型ＩｎＧａＡｓキャップ層
４６素子分離溝
４７Ｔｉ膜
４８Ｐｔ膜
４９Ａｕ膜
５０ソース・ドレイン電極
５１ゲートリセス領域
５２Ｔｉ膜
５３Ｐｔ膜
５４Ａｕ膜
５５ゲート電極
５６ＳｉＮ膜
５７Ａｕ配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to an electrode covering structure for protecting an electrode of a field effect compound semiconductor device such as HEMT (High Electron Mobility Transistor) or MESFET (Metal-Semiconductor FET) from process damage. The present invention relates to a characteristic semiconductor device.
[0002]
[Prior art]
Conventionally, in Si devices such as silicon semiconductor integrated circuit devices, MISFETs (Metal-Insulator-Semiconductor FETs), that is, insulated gate FETs, have been used, but constitute high-frequency amplifier elements or ultra-high-speed integrated circuit devices. In an electronic device using a compound semiconductor such as GaAs, there is a problem of an interface state, and therefore MESFET, HEMT, and the like are used.
[0003]
Here, a manufacturing process of a conventional InP-based HEMT will be described with reference to FIG.
Each figure is a schematic cross-sectional view along the channel length direction.
7A. First, an i-type InAlAs buffer layer 42, an i-type InGaAs channel layer 43, and an n-type InAlAs carrier are supplied on a semi-insulating InP substrate 41 by using a MOVPE method (metal organic vapor phase epitaxy). A layer 44 and an n ⁺ -type InGaAs cap layer 45 are sequentially grown.
[0004]
Next, after forming an element isolation groove 46 by etching to provide a mesa-shaped element active region, a pair of Ti film 47 / Pt film 48 / Au film 49 is formed in the element active region using a lift-off method. A source / drain electrode 50 is selectively formed.
Next, after selectively removing the n ⁺ -type InGaAs cap layer 45 between the pair of source / drain electrodes 50 to form the gate recess region 51, the Ti film 52 / Pt film 53 / A T-shaped gate electrode 55 made of the Au film 54 is formed.
[0005]
Next, referring to FIG. 7B, a SiN film 56 to be an interlayer insulating film is deposited to a thickness of about 100 nm by plasma CVD.
Note that the SiN film 56 deposited by this plasma CVD method becomes an ideal dense film as a passivation film.
[0006]
Next, referring to FIG. 7C, an electrode lead-out portion is opened in a resist (not shown) by patterning, and then a lead-out opening is formed in the SiN film 56 by performing dry etching using F-based gas, for example, SF _6. Then, after sequentially depositing an Au film by sputtering, ion milling using Ar ions is performed to form Au wiring 57, thereby completing the HEMT.
[0007]
[Problems to be solved by the invention]
However, conventionally, a plasma CVD method is used in the process of forming the SiN film 56, and in particular, the RF power is increased to some extent to obtain a dense film, so that the SiN film 56 is deposited. There is a problem that plasma damage to the substrate during the deposition process is unavoidable.
[0008]
That is, since the Au films 49 and 54 constituting the uppermost layers of the source / drain electrode 50 and the gate electrode 55 receive a large plasma damage at the initial stage of deposition, a high-resistance surface alteration layer is formed on the surfaces of the Au films 49 and 54. There is a problem that a contact failure with the wiring occurs.
[0009]
In the plasma CVD process, plasma is generated by a silane (SiH ₄ ) -based gas that is a raw material of SiN. Si ions in the plasma are irradiated on the surfaces of the source / drain electrode 50 and the gate electrode 55. This is probably because a mixed layer of high resistance Si and Au is formed on the surfaces of the Au films 49 and 54 constituting the uppermost layer.
[0010]
Although it is possible to grow a film such as a SiN film by a low pressure chemical vapor deposition method (LPCVD method) which does not cause process damage, there is a problem that the denseness required for a passivation film cannot be obtained. .
[0011]
Accordingly, an object of the present invention is to provide an electrode structure having excellent process damage resistance.
[0012]
[Means for Solving the Problems]
Here, means for solving the problems in the present invention will be described with reference to FIG.
In order to solve the above-described problem, in the present invention, either of the electrodes 1 and 2 of the semiconductor device or both of the electrodes 1 and 2 and the semiconductor surface is attached to the uppermost layer 3 of the electrodes 1 and 2. metal a different gold constituting the 4, i.e., wherein Ti, Co, Ta, Ni, Pd, Pr, Hf, that coated with metal oxide films 5 and 6 which a constituent element of any one metal of Zr And
[0013]
As described above, at least the electrodes 1 and 2, especially the metal having a surface element of the Schottky barrier gate electrode and the source / drain electrode made of a metal different from gold constituting the uppermost layers 3 and 4 of the electrodes 1 and 2. By covering with oxide films 5 and 6, for example, a Ti oxide film, formation of a high-resistance degenerated layer on the uppermost layers 3 and 4 of the electrodes 1 and 2, particularly the surface of the Au film, is prevented. It becomes possible to prevent a contact failure with 8.
The uppermost layer of the electrodes 1 and 2 means the uppermost layers 3 and 4 among the conductive layers deposited for the purpose of forming the electrodes 1 and 2, and is a metal for forming a metal oxide. Even if unreacted remains, it is not the “uppermost layer of the electrode” in the present invention.
[0014]
In addition, by covering the semiconductor surface with such metal oxide films 5 and 6, it is possible to prevent process damage from being introduced into the semiconductor layer, for example, the carrier supply layer, and the device characteristics are not deteriorated.
[0015]
In particular, as the metal constituting the metal oxide films 5 and 6, a metal having a large energy of formation of oxides of Ti, Co, Ta, Ni, Pd, Pr, Hf, and Zr is used. When used, it becomes possible to simultaneously remove by dry etching or wet etching using the same F-based gas as that of the SiN film constituting the passivation film, thereby simplifying the wiring process.
[0016]
Further, the present invention provides a protective film 7 with process damage occurring on the surfaces of the electrodes 1, 2 and the semiconductor surface , that is, a SiN film, a SiON film, or a SiON film formed by a film forming method with process damage occurring. It is characterized by being covered with _two films .
[0017]
As described above, since the surfaces of the electrodes 1 and 2 and the semiconductor surface are covered with the metal oxide films 5 and 6, the protective film 7 which is dense and optimal as a passivation film but is accompanied by generation of process damage, typically It becomes possible to coat with a plasma CVD film.
[0018]
The present invention is further characterized in that a metal oxide film having a thickness sufficient to allow a tunnel current to flow is interposed between some of the electrodes 2 and the semiconductor layer.
[0019]
If the thickness of the metal oxide films 5 and 6 is such that a tunnel current flows, the metal oxide film is typically formed between a part of the electrodes 2 and the semiconductor layer, typically between the gate electrode and the carrier supply layer. A film may be interposed, whereby a thermally stable gate electrode can be realized.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Here, the manufacturing process of the first embodiment of the present invention will be described with reference to FIGS.
2A. First, an i-type InAlAs buffer layer 12 having a thickness of, for example, 200 nm and an i-type InGaAs channel having a thickness of, for example, 25 nm are formed on the semi-insulating InP substrate 11 by using the MOVPE method. The layer 13 has a thickness of, for example, 25 nm and an n-type impurity concentration of, for example, 2 × 10 ¹⁸ cm ^{−3, and} an n-type InAlAs carrier supply layer 14 has a thickness of, for example, 50 nm. The n ⁺ -type InGaAs cap layer 15 having a concentration of, for example, 1 × 10 ¹⁹ cm ⁻³ is sequentially grown.
In this case, the mixed crystal ratio of the i-type InGaAs channel layer 13 and the n ⁺ -type InGaAs cap layer 15 is In _0.53 Ga _0.47 As, and the mixed crystal of the i-type InAlAs buffer layer 12 and the n-type InAlAs carrier supply layer 14. The crystal ratio is In _0.52 Al _0.48 As.
[0021]
Next, using the resist pattern 16 as a mask, etching is performed using a phosphoric acid-based etchant composed of H ₃ PO ₄ + H ₂ O ₂ + H ₂ O until the i-type InAlAs buffer layer 12 is exposed. Form.
[0022]
2B, after removing the resist pattern 16, a resist pattern (not shown) having openings corresponding to the source / drain electrodes is newly formed. Next, for example, a 10 nm Ti film is formed on the entire surface. 18, 30 nm Pt film 19, 200 nm Au film 20, and 2-50 nm, for example, 4 nm Ti film are sequentially deposited by vapor deposition, and then unnecessary Ti / Pt / Au / Ti film is formed together with the resist pattern. By lifting off, an ohmic electrode is formed by non-alloy ohmic contact.
[0023]
Next, by exposing to an oxygen plasma atmosphere, the uppermost Ti film is oxidized and converted to the oxidized Ti film 21, and is composed of the Ti film 18 / Pt film 19 / Au film 20 and the surface is the oxidized Ti film 21. The source / drain electrodes 22 are covered.
[0024]
In this oxidation step, the Ti film is slightly deposited also on the side surfaces of the Ti film 18 / Pt film 19 / Au film 20 structure in the deposition step, so that the side surfaces of the source / drain electrodes 22 are also covered with the oxidized Ti film 21. Become.
The lower Ti film 18 has no problem because oxidation from the side surface does not proceed so much.
[0025]
Next, after removing the resist pattern, a resist pattern 23 having an opening corresponding to the gate recess region is newly provided. Using this resist pattern 23 as a mask, the resist pattern 23 is made of citric acid + H ₂ O ₂ + H ₂ O. A gate recess region 24 is formed by selectively removing the n ⁺ -type InGaAs cap layer 15 using a citric acid-based etchant.
[0026]
Next, after removing the resist pattern 23, a resist pattern for liftoff (not shown) having an opening pattern for forming a gate electrode is provided, and then, for example, 10 nm of Ti is formed on the entire surface. A film 25, a 10 nm Pt film 26, a 200 nm Au film 27, and a Ti film of 2 to 50 nm, for example, 4 nm are sequentially deposited by vapor deposition, and then lifted off together with the resist pattern, thereby removing unnecessary Ti / Pt. The / Au / Ti film is removed to form a Schottky barrier electrode.
[0027]
Next, by exposing again to an oxygen plasma atmosphere, the uppermost Ti film is oxidized and converted to the oxidized Ti film 28, and is composed of the Ti film 25 / Pt film 26 / Au film 27, and the surface is an oxidized Ti film. The gate electrode 29 is covered with 28.
Since the Ti film is also deposited on the side surface of the Au film 27 in the deposition step, the side surface of the Au film is also covered with the Ti oxide film 28 in this oxidation step.
[0028]
Next, referring to FIG. 3E, a SiN film 30 having a thickness of, for example, 100 nm is deposited on the entire surface by a plasma CVD method to form a passivation film.
[0029]
Next, referring to FIG. 3F, a resist pattern (not shown) having openings corresponding to the source / drain electrodes 22 and the gate electrode 29 is formed, and dry etching using SF ₆ is performed using the resist pattern as a mask. Thus, after removing the SiN film 30 and the Ti oxide films 21 and 28 in sequence, a 1 μm Au film is sequentially deposited, and then ion milling using Ar ions is performed to form the Au wiring 31. Is completed.
[0030]
As described above, in the first embodiment of the present invention, before the step of depositing the SiN film 30 by the plasma CVD method, the surfaces of the gate electrode 29 and the source / drain electrodes 22 are preliminarily formed on the Ti oxide film. 21 and 28, the plasma damage caused by the plasma process is not introduced into the uppermost Au films 20 and 27 of the gate electrode 29 and the source / drain electrode 22. , 27 is not formed with a deteriorated layer having a high resistance.
[0031]
Next, the manufacturing process of the second embodiment of the present invention will be described with reference to FIG. 4 and FIG. 5, except that the manufacturing process of the Ti oxide film is different from that of the first embodiment. Since they are basically the same, the description of the same process is simplified.
4A. First, in the same manner as in the first embodiment, an i-type InAlAs buffer layer 12, an i-type InGaAs channel layer 13, and an n-type InAlAs carrier supply layer are formed on a semi-insulating InP substrate 11. 14 and the n ⁺ -type InGaAs cap layer 15 are sequentially grown and then etched using the resist pattern 16 as a mask until the i-type InAlAs buffer layer 12 is exposed to form an element isolation trench 17.
[0032]
4B, after removing the resist pattern 16, a resist pattern (not shown) having openings corresponding to the source / drain electrodes is newly formed. Next, for example, a 10 nm Ti film is formed on the entire surface. After sequentially depositing an 18- and 30-nm Pt film 19 and a 200-nm Au film 20 by vapor deposition, an unnecessary Ti / Pt / Au film is lifted off together with the resist pattern, thereby causing source / drain electrodes to be contacted by non-alloy ohmic contact. 22 is formed.
[0033]
Next, after removing the resist pattern, a resist pattern 23 corresponding to the gate recess region is newly provided. Using this resist pattern 23 as a mask, the n ⁺ -type InGaAs cap layer 15 is selectively removed using a citric acid-based etchant. Thereby, the gate recess region 24 is formed.
[0034]
4C. Next, after removing the resist pattern 23, a Ti film having a thickness of 2 to 10 nm, for example, 4 nm is deposited on the entire surface, and then exposed to an oxygen plasma atmosphere to form the Ti film. Oxidized and converted into the Ti oxide film 32, and the exposed surfaces of the source / drain electrodes 22 and the semiconductor layer are covered with the oxidized Ti film 32.
[0035]
Next, referring to FIG. 5D, after providing a lift-off resist pattern (not shown) having an opening pattern for forming a gate electrode, first, dry etching using SF ₆ gas is performed. The Ti oxide film 32 to be formed is selectively removed.
[0036]
Next, for example, a 10 nm Ti film 25, a 10 nm Pt film 26, a 200 nm Au film 27, and a 2 to 50 nm, for example, 4 nm Ti film are sequentially deposited on the entire surface by vapor deposition, and together with the resist pattern By lifting off, unnecessary Ti / Pt / Au / Ti film is removed to form a Schottky barrier electrode.
[0037]
Next, by exposing again to an oxygen plasma atmosphere, the uppermost Ti film is oxidized and converted to the oxidized Ti film 28, and is composed of the Ti film 25 / Pt film 26 / Au film 27, and the surface is an oxidized Ti film. The gate electrode 29 is covered with 28.
[0038]
After FIG. 5E, the SiN film 30 having a thickness of, for example, 100 nm is deposited on the entire surface by the plasma CVD method as in the first embodiment to form a passivation film.
[0039]
Next, the HEMT is completed by forming Au wirings 31 connected to the source / drain electrodes 22 and the gate electrode 29, as shown in FIG.
[0040]
Thus, in the second embodiment of the present invention, the exposed surface of the semiconductor layer such as the n-type InAlAs carrier supply layer 14 other than the source / drain electrode 22 and the gate electrode 29 is formed by the Ti oxide films 28 and 32. Since it is covered in advance, plasma damage is not introduced into the semiconductor layer such as the n-type InAlAs carrier supply layer 14, and the device characteristics are not deteriorated.
[0041]
Next, a HEMT according to a third embodiment of the present invention will be described with reference to FIG. 6, except that the Ti oxide film in the gate formation scheduled region is not removed before the gate electrode is formed. Since this is basically the same as the embodiment, the description will be simplified.
6 First, in the same manner as in the second embodiment, by performing the steps of FIGS. 4A to 4C, the source / drain electrodes 22 and the exposed surface of the semiconductor are formed on the Ti oxide film. 32.
[0042]
Next, after providing a lift-off resist pattern (not shown) having an opening pattern for forming a gate electrode, the Ti film 25, A Pt film 26, an Au film 27, and a Ti film are sequentially deposited by vapor deposition, and then lifted off together with the resist pattern to remove unnecessary Ti / Pt / Au / Ti film and form a Schottky barrier electrode. To do.
[0043]
Thereafter, the film is again formed of the Ti film 25 / Pt film 26 / Au film 27 by being exposed to an oxygen plasma atmosphere in exactly the same manner as in the second embodiment, and the surface is covered with the Ti oxide film 28. The gate electrode 29 is used.
[0044]
Next, a SiN film 30 having a thickness of, for example, 100 nm is deposited on the entire surface by plasma CVD to form a passivation film, and then an Au wiring 31 connected to the source / drain electrode 22 and the gate electrode 29 is formed. The HEMT is completed.
[0045]
As described above, in the third embodiment of the present invention, since the Ti oxide film 32 is interposed between the gate electrode 29 and the n-type InAlAs carrier supply layer 14, it is possible to stably prevent the characteristics from fluctuating thermally. Therefore, the number of processes can be reduced because it is not necessary to remove the Ti oxide film.
[0046]
In this case, since the thickness of the Ti oxide film 32 is formed by oxidizing a Ti film having a thickness of 2 to 10 nm, the thickness is such that a tunnel current flows. Keep it.
[0047]
Although the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications can be made.
For example, in each of the above embodiments, a SiN film formed by plasma CVD is used as the passivation film. However, the present invention is not limited to the SiN film, and the SiON film or SiON film formed by plasma CVD is used. _Two films may be used.
[0048]
In the above embodiment, the plasma CVD method accompanied by the occurrence of plasma damage is described as an example. However, the present invention is not limited to the plasma CVD method. For example, the Si target is used in a nitrogen atmosphere or an oxygen atmosphere. The present invention is also applied to the case where a passivation film is formed by a film forming method that involves generation of other process damage such as a film forming method for sputtering.
[0049]
In each of the above embodiments, the oxidation of the Ti film is performed by exposing it to oxygen plasma. However, an oxidation method that does not involve a high-temperature process may be used, and the Ti film itself is thin. For this, natural oxidation may be used.
[0050]
In each of the above embodiments, as the protective film for protecting the Au layer from plasma damage, a TiN film that can be dry-etched by F-based gas simultaneously with the SiN film is used. Instead, a metal oxide film having a large generation energy of oxides such as Co, Ta, Ni, Pd, Pr, Hf, and Zr may be used.
[0051]
In the description of each of the above embodiments, the InP-based HEMT is described. However, the present invention is not limited to the InP-based HEMT, and other field effect type compound semiconductor devices such as a GaAs-based HEMT and MESFET are also used. Applicable.
[0052]
Furthermore, it is also applied to other compound semiconductor devices such as diodes, optical semiconductor elements, etc. In short, an electrode whose uppermost layer is made of an Au film is provided as an electrode, and process damage is generated as a passivation film. The present invention is applied to a semiconductor device provided with the accompanying protective film.
[0053]
【The invention's effect】
According to the present invention, at least the uppermost layer of the electrode is covered and protected with a metal oxide film of a metal different from the metal constituting the uppermost layer before providing an excellent passivation film that is accompanied by the occurrence of process damage but is highly dense. As a result, a high-resistance deteriorated layer is not formed on the surface of the electrode, no contact failure with the wiring occurs, and as a result, high performance and reliability of the field effect compound semiconductor device The place that contributes to the improvement of
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is an explanatory diagram of the manufacturing process up to the middle of the first embodiment of the present invention.
FIG. 3 is an explanatory diagram of the manufacturing process from FIG. 2 onward according to the first embodiment of the present invention.
FIG. 4 is an explanatory diagram of the manufacturing process up to the middle of the second embodiment of the present invention.
FIG. 5 is an explanatory diagram of the manufacturing process after FIG. 4 according to the second embodiment of the present invention.
FIG. 6 is an explanatory diagram of a HEMT according to a third embodiment of this invention.
FIG. 7 is an explanatory diagram of a manufacturing process of a conventional HEMT.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Electrode 2 Electrode 3 Top layer 4 Top layer 5 Metal oxide film 6 Metal oxide film 7 Protective film 8 accompanied by generation of process damage Wiring 11 Semi-insulating InP substrate 12 i-type InAlAs buffer layer 13 i-type InGaAs channel layer 14 n-type InAlAs carrier supply layer 15 n ⁺ -type InGaAs cap layer 16 Resist pattern 17 Element isolation trench 18 Ti film 19 Pt film 20 Au film 21 Ti oxide film 22 Source / drain electrode 23 Resist pattern 24 Gate recess region 25 Ti film 26 Pt film 27 Au Film 28 Ti oxide film 29 Gate electrode 30 SiN film 31 Au wiring 32 Ti oxide film 41 Semi-insulating InP substrate 42 i-type InAlAs buffer layer 43 i-type InGaAs channel layer 44 n-type InAlAs carrier supply layer 45 n ⁺ -type InGaAs cap layer 46 Element isolation groove 4 7 Ti film 48 Pt film 49 Au film 50 Source / drain electrode 51 Gate recess region 52 Ti film 53 Pt film 54 Au film 55 Gate electrode 56 SiN film 57 Au wiring

Claims

Either the electrode or both of the electrode and the semiconductor surface are covered with a metal oxide film having a metal different from gold constituting the uppermost layer of the electrode, and the metal oxide film surface and the semiconductor surface are The metal constituting the metal oxide covered with a SiN film, a SiON film, or a SiO ₂ film formed by a film forming method accompanied by generation of process damage is Ti, Co, Ta, Ni, Pd, Pr, A semiconductor device characterized by being one of Hf and Zr .

The semiconductor device according to claim 1, wherein the metal oxide film is absent in a connection portion between the electrode and the wiring.

3. The semiconductor device according to claim 1 , wherein the metal oxide film having a film thickness through which a tunnel current flows is interposed between the part of the electrodes and the semiconductor surface.