JP2699950B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
の製造方法に関し、特にＭＥＳＦＥＴのゲート電極の製
造方法に関する。
の製造方法に関し、特にＭＥＳＦＥＴのゲート電極の製
造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ（ガリウム砒素）をはじめとす
る▲ＩＩＩ▼−▲Ｖ▼族化合物半導体を用いたショット
キー障壁ゲート電界効果トランジスタ（ＭＥＳＦＥＴ）
は金属と半導体との接触により形成されるショットキー
接合をゲート電極に有する構造であり、優れた高周波特
性を生かしてマイクロ波及びミリ波帯用低雑音増幅素
子、高出力増幅素子としてよく用いられている。
る▲ＩＩＩ▼−▲Ｖ▼族化合物半導体を用いたショット
キー障壁ゲート電界効果トランジスタ（ＭＥＳＦＥＴ）
は金属と半導体との接触により形成されるショットキー
接合をゲート電極に有する構造であり、優れた高周波特
性を生かしてマイクロ波及びミリ波帯用低雑音増幅素
子、高出力増幅素子としてよく用いられている。
【０００３】ＭＥＳＦＥＴの特性や信頼性を支配するシ
ョットキー接合のゲート電極として重要なことはφ
B （金属側からみたショットキー障壁高さ）が安定し
て、大きくなることである。金属と半導体の理想的な接
触の場合、φB は金属の仕事関係φm と半導体の電子親
和力χとの差（φB ＝φm −χ）で与えられる。実際に
は化合物半導体表面に存在する多くの界面準位により表
面でのフェルミ準位が固定（ｐｉｎｎｉｎｇ）されて、
φB が決定する。
ョットキー接合のゲート電極として重要なことはφ
B （金属側からみたショットキー障壁高さ）が安定し
て、大きくなることである。金属と半導体の理想的な接
触の場合、φB は金属の仕事関係φm と半導体の電子親
和力χとの差（φB ＝φm −χ）で与えられる。実際に
は化合物半導体表面に存在する多くの界面準位により表
面でのフェルミ準位が固定（ｐｉｎｎｉｎｇ）されて、
φB が決定する。
【０００４】したがって、φB を安定して、大きくする
ためには、半導体の表面はできるだけ清浄で界面準位密
度が低いことが望ましい。
ためには、半導体の表面はできるだけ清浄で界面準位密
度が低いことが望ましい。
【０００５】一方、ゲート電極材料としては、比抵抗が
小さく、半導体基板との密着性が良く、低応力であり、
耐熱性がある金属が望ましい。従来からよく用いられて
いるゲート電極材料はアルミニウム（Ａｌ）である。Ａ
ｌは比抵抗が小さいうえに、電子ビーム蒸着を用いたリ
フトオフ法により容易にサブミクロン寸法のゲート電極
を形成できるからである。ただし、Ａｌはエレクトロマ
イグレーションを起こしやすいため、寸法が細くなるに
つれて信頼度が著しく低下する。そこで、近年、Ａｌに
かわる高信頼性ゲート金属材料として、タングステン
（Ｗ）、モリブデン（Ｍｏ）、タングステンシリサイド
（ＷＳｉx Ｎy ）などの高融点金属系導電膜が用いられ
てきている。この高融点金属系導電膜は次のような利点
がある。まず、耐熱性がよいため、ＭＥＳＦＥＴ製造プ
ロセスとして４００〜８００℃の高温が使用できること
である。次に、ハロゲンガスを用いたドライエッチング
により微細加工が可能であるため、サブミクロン寸法の
ゲート電極が形成できる。第３に、信頼性が高いことで
ある。
小さく、半導体基板との密着性が良く、低応力であり、
耐熱性がある金属が望ましい。従来からよく用いられて
いるゲート電極材料はアルミニウム（Ａｌ）である。Ａ
ｌは比抵抗が小さいうえに、電子ビーム蒸着を用いたリ
フトオフ法により容易にサブミクロン寸法のゲート電極
を形成できるからである。ただし、Ａｌはエレクトロマ
イグレーションを起こしやすいため、寸法が細くなるに
つれて信頼度が著しく低下する。そこで、近年、Ａｌに
かわる高信頼性ゲート金属材料として、タングステン
（Ｗ）、モリブデン（Ｍｏ）、タングステンシリサイド
（ＷＳｉx Ｎy ）などの高融点金属系導電膜が用いられ
てきている。この高融点金属系導電膜は次のような利点
がある。まず、耐熱性がよいため、ＭＥＳＦＥＴ製造プ
ロセスとして４００〜８００℃の高温が使用できること
である。次に、ハロゲンガスを用いたドライエッチング
により微細加工が可能であるため、サブミクロン寸法の
ゲート電極が形成できる。第３に、信頼性が高いことで
ある。
【０００６】高融点金属系導電膜を用いたＧａＡｓＭＥ
ＳＦＥＴの従来の製造方法として、２例がある。
ＳＦＥＴの従来の製造方法として、２例がある。
【０００７】その第１例について説明するための、工程
順に示す断面図が図４（ａ）〜（ｄ）である。
順に示す断面図が図４（ａ）〜（ｄ）である。
【０００８】まず、図４（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によって動作層２（チャネル層）を形成した後、
ＬＰＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３
を成膜し、リソグラフィー技術を用いてフォトレジスト
マスク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコ
ン膜３を選択的にドライエッチングし、ゲート電極形成
用の開口５を形成する。
のＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によって動作層２（チャネル層）を形成した後、
ＬＰＣＶＤ法により厚さ４００ｎｍの酸化シリコン膜３
を成膜し、リソグラフィー技術を用いてフォトレジスト
マスク４−１を形成し、ＳＦ6 ガスを用いて酸化シリコ
ン膜３を選択的にドライエッチングし、ゲート電極形成
用の開口５を形成する。
【０００９】次に、図４（ｂ）に示すように、バレル式
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いてフォトレジス
トマスク４−１を剥離する。また、溶液によるフォオト
レジスト剥離方法としては、高温（１２０℃）のジクロ
ルベンゼンフェノールとアルキルベンゼンスルフォン酸
の混合液に灌浸後、メチルエチルケトン、アルコールに
順次灌浸する方法（以下、これを高温有機剤によるフォ
トレジスト剥離方法と記す。）がある。
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いてフォトレジス
トマスク４−１を剥離する。また、溶液によるフォオト
レジスト剥離方法としては、高温（１２０℃）のジクロ
ルベンゼンフェノールとアルキルベンゼンスルフォン酸
の混合液に灌浸後、メチルエチルケトン、アルコールに
順次灌浸する方法（以下、これを高温有機剤によるフォ
トレジスト剥離方法と記す。）がある。
【００１０】そして図４（ｃ）に示すように、塩酸水溶
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、開口部を含む酸化シリコン膜の表面
にゲート電極の一部となる厚さ２００ｎｍのＷＳｉ
x （Ｘ＝２）膜７を蒸着法又は、スパッタ法にて成膜し
た後、厚さ１００ｎｍの窒化チタン（ＴｉＮ）膜、厚さ
２００ｎｍの白金（Ｐｔ）膜、厚さ７００ｎｍの金（Ａ
ｕ）膜を蒸着法またはスパッタ法にて順次積層成膜した
膜８（以下ＴｉＮ−Ｐｔ−Ａｕ膜と記す）を形成する。
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、開口部を含む酸化シリコン膜の表面
にゲート電極の一部となる厚さ２００ｎｍのＷＳｉ
x （Ｘ＝２）膜７を蒸着法又は、スパッタ法にて成膜し
た後、厚さ１００ｎｍの窒化チタン（ＴｉＮ）膜、厚さ
２００ｎｍの白金（Ｐｔ）膜、厚さ７００ｎｍの金（Ａ
ｕ）膜を蒸着法またはスパッタ法にて順次積層成膜した
膜８（以下ＴｉＮ−Ｐｔ−Ａｕ膜と記す）を形成する。
【００１１】次に、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソグ
ラフィー技術にてフォトレジストマスク（図示しない）
を形成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ
膜８をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを
用いた反応性イオンエッチング法（以下ＲＩＥと記す）
によりＷＳｉx 膜７をドライエッチングして、図４
（ｄ）に示すように、ゲート電極９−１を得る。
ラフィー技術にてフォトレジストマスク（図示しない）
を形成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ
膜８をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを
用いた反応性イオンエッチング法（以下ＲＩＥと記す）
によりＷＳｉx 膜７をドライエッチングして、図４
（ｄ）に示すように、ゲート電極９−１を得る。
【００１２】そして、図４（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜２を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜２を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
【００１３】次に、従来の製造方法の第２例について図
５（ａ）〜（ｅ）を参照して説明する。
５（ａ）〜（ｅ）を参照して説明する。
【００１４】まず、図５（ａ）に示すように、動作層２
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
るＷＳｉx 膜７を蒸着法またはスパッタ法にて成膜した
後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法またはスパッタ法
にて、形成する。
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
るＷＳｉx 膜７を蒸着法またはスパッタ法にて成膜した
後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法またはスパッタ法
にて、形成する。
【００１５】次に、図５（ｂ）に示すように、ＴｉＮ−
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７を
ドライエッチングする。
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７を
ドライエッチングする。
【００１６】次に、図５（ｃ）に示すように、Ｏ2 ガス
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジストマスク４−２を除去し、ゲート電極
９−２を得る。
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジストマスク４−２を除去し、ゲート電極
９−２を得る。
【００１７】次に、図４（ｄ）に示すように、塩酸水溶
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、ゲート電極９−２上及びＧａＡｓ上
を含む全面に絶縁膜１２を成膜する。
液（ＨＣｌとＨ2 Ｏの比率が１：１）に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、ゲート電極９−２上及びＧａＡｓ上
を含む全面に絶縁膜１２を成膜する。
【００１８】そして、図５（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またスパッタ法
にてソース電極１０およびドレイン電極１１を選択的に
形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またスパッタ法
にてソース電極１０およびドレイン電極１１を選択的に
形成し、半導体装置素子部を完成する。
【００１９】
【発明が解決しようとする課題】上述した２通りの従来
の化合物半導体装置の製造方法の第１例では、ゲート電
極用開口を形成するために酸化シリコン膜をドライエッ
チングする際、ＳＦ6 ガスを用いているため、ゲート電
極開口部のＧａＡｓ表面に残留硫黄６（硫黄又はその化
合物でなる残留物）が、存在する問題があった。同様
に、従来の製造方法の第２例では、ＳＦ6 ガスを用いて
ＷＳｉx 膜をドライエッチングしているため、残留硫黄
６がＧａＡｓ表面に残存する問題があった。ＧａＡｓ表
面にＳが残留している場合、ＳがＧａＡｓにドーピング
されて、ゲート金属・ＧａＡｓ間のφB が低下するた
め、ショットキー特性が劣化し、ＦＥＴ特性が悪化する
という問題が生じる。この問題は、すでに公知であり、
１９９４年秋季第５５回応用物理学会学術講演会２０ｐ
−Ｖ−９「プロセス汚染のＧａＡｓＭＥＳＦＥＴ特性へ
の影響（２）〜ゲート加工ガス〜」（同講演会予稿集１
１００ページ）にて報告されている。
の化合物半導体装置の製造方法の第１例では、ゲート電
極用開口を形成するために酸化シリコン膜をドライエッ
チングする際、ＳＦ6 ガスを用いているため、ゲート電
極開口部のＧａＡｓ表面に残留硫黄６（硫黄又はその化
合物でなる残留物）が、存在する問題があった。同様
に、従来の製造方法の第２例では、ＳＦ6 ガスを用いて
ＷＳｉx 膜をドライエッチングしているため、残留硫黄
６がＧａＡｓ表面に残存する問題があった。ＧａＡｓ表
面にＳが残留している場合、ＳがＧａＡｓにドーピング
されて、ゲート金属・ＧａＡｓ間のφB が低下するた
め、ショットキー特性が劣化し、ＦＥＴ特性が悪化する
という問題が生じる。この問題は、すでに公知であり、
１９９４年秋季第５５回応用物理学会学術講演会２０ｐ
−Ｖ−９「プロセス汚染のＧａＡｓＭＥＳＦＥＴ特性へ
の影響（２）〜ゲート加工ガス〜」（同講演会予稿集１
１００ページ）にて報告されている。
【００２０】ＳＦ6 ガスを用いて酸化シリコン膜をドラ
イエッチングした後のＧａＡｓ表面にて、Ｓが残留して
いることは、Ｘ線光電子分光（ＸＰＳ）分析にて判明し
ている。ドライエッチング後に高温有機剤によるフォト
レジスト剥離と塩酸水溶液にて浸漬処理を施したＧａＡ
ｓ表面のＸＰＳ分析によるエネルギー・スペクトルグラ
フを図６に示す。図６（ｂ）はＳの結合状態をあらわす
グラフで、実線は浸漬処理後の実測曲線を、１点鎖線は
ドライエッチング前の実測曲線を示す。Ｓの２ｐ結合を
示すピークがみられ、フォトレジスト剥離と塩酸水溶液
による処理にてＳが除去できないことがわかる。また、
図６（ａ）はＡｓの結合状態をあらわすグラフで、実線
はドライエッチング後の実測曲線で、破線は各結合状態
に対応する解析用に推定した曲線である。Ａｓ−Ｓの結
合がみられ、ドライエッチングにより残留しいたＳはＡ
ｓと結合している。なお、同様の分析により、ドライエ
ッチング後にＯ2 ガスを用いたアッシング法を施しても
Ｓは除去されないことがわかっている。
イエッチングした後のＧａＡｓ表面にて、Ｓが残留して
いることは、Ｘ線光電子分光（ＸＰＳ）分析にて判明し
ている。ドライエッチング後に高温有機剤によるフォト
レジスト剥離と塩酸水溶液にて浸漬処理を施したＧａＡ
ｓ表面のＸＰＳ分析によるエネルギー・スペクトルグラ
フを図６に示す。図６（ｂ）はＳの結合状態をあらわす
グラフで、実線は浸漬処理後の実測曲線を、１点鎖線は
ドライエッチング前の実測曲線を示す。Ｓの２ｐ結合を
示すピークがみられ、フォトレジスト剥離と塩酸水溶液
による処理にてＳが除去できないことがわかる。また、
図６（ａ）はＡｓの結合状態をあらわすグラフで、実線
はドライエッチング後の実測曲線で、破線は各結合状態
に対応する解析用に推定した曲線である。Ａｓ−Ｓの結
合がみられ、ドライエッチングにより残留しいたＳはＡ
ｓと結合している。なお、同様の分析により、ドライエ
ッチング後にＯ2 ガスを用いたアッシング法を施しても
Ｓは除去されないことがわかっている。
【００２１】また、ドライエッチングにてＳＦ6 ガスを
用いずに、ＣＨＦ3 またはＣＦ4 ガスのみを用いること
も可能であるが、この場合にはＧａＡｓ基板へのエッチ
ングダメージがＳＦ6 ガスの場合よりも大きくなり、所
望のＦＥＴ特性が安定して得られない問題が生じる。
用いずに、ＣＨＦ3 またはＣＦ4 ガスのみを用いること
も可能であるが、この場合にはＧａＡｓ基板へのエッチ
ングダメージがＳＦ6 ガスの場合よりも大きくなり、所
望のＦＥＴ特性が安定して得られない問題が生じる。
【００２２】従って、本発明の目的は、ゲート電極形成
のためのドライエッチング時に生じる残留硫黄を除去
し、かつドライエッチングダメージを低減できる化合物
半導体の製造方法を提供することにある。
のためのドライエッチング時に生じる残留硫黄を除去
し、かつドライエッチングダメージを低減できる化合物
半導体の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明第１の化合物半導
体装置の製造方法は、化合物半導体基板に動作層を形成
し第１の膜を形成し少なくとも硫黄を含むガスを用いた
ドライエッチングにより前記第１の膜を選択的に除去し
て前記動作層の表面を露出させる第１工程と、前記第１
工程の次に少なくとも水素を含むガス雰囲気中で熱処理
を行なって前記動作層の露出面から残留硫黄を除去する
第２工程とを有し、前記動作層とショットキー接合をな
すゲート電極のショットキー障壁高さが残留硫黄によっ
て低下するのを防止するというものである。化合物半導
体基板がＧａＡｓ基板であれば、３００℃以上６００℃
未満の熱処理を行なえばよい。
体装置の製造方法は、化合物半導体基板に動作層を形成
し第１の膜を形成し少なくとも硫黄を含むガスを用いた
ドライエッチングにより前記第１の膜を選択的に除去し
て前記動作層の表面を露出させる第１工程と、前記第１
工程の次に少なくとも水素を含むガス雰囲気中で熱処理
を行なって前記動作層の露出面から残留硫黄を除去する
第２工程とを有し、前記動作層とショットキー接合をな
すゲート電極のショットキー障壁高さが残留硫黄によっ
て低下するのを防止するというものである。化合物半導
体基板がＧａＡｓ基板であれば、３００℃以上６００℃
未満の熱処理を行なえばよい。
【００２４】本発明第２の化合物半導体装置の製造方法
は、化合物半導体基板に動作層を形成し第１の膜を形成
し少なくとも硫黄を含むガスを用いたドライエッチング
により前記第１の膜を選択的に除去して前記動作層の表
面を露出させる第１工程と、前記第１工程の次に少なく
とも水素を含むガスのプラズマ放電によるプラズマに曝
すことによって前記動作層の露出面から残留硫黄を除去
する第２工程とを有し、前記動作層とショットキー接合
をなすゲート電極のショットキー障壁高さが残留硫黄に
よって低下するのを防止するというものである。化合物
半導体基板としてはＧａＡｓ基板を用いることができ
る。
は、化合物半導体基板に動作層を形成し第１の膜を形成
し少なくとも硫黄を含むガスを用いたドライエッチング
により前記第１の膜を選択的に除去して前記動作層の表
面を露出させる第１工程と、前記第１工程の次に少なく
とも水素を含むガスのプラズマ放電によるプラズマに曝
すことによって前記動作層の露出面から残留硫黄を除去
する第２工程とを有し、前記動作層とショットキー接合
をなすゲート電極のショットキー障壁高さが残留硫黄に
よって低下するのを防止するというものである。化合物
半導体基板としてはＧａＡｓ基板を用いることができ
る。
【００２５】第１，第２の化合物半導体の製造方法にお
いて、第１の膜として絶縁膜を形成し、第２工程後に動
作層とショッキー接合をなす第２の膜を堆積することが
できる。この場合、第２の膜として高融点金属又はその
化合物でなる膜を使用することができる。
いて、第１の膜として絶縁膜を形成し、第２工程後に動
作層とショッキー接合をなす第２の膜を堆積することが
できる。この場合、第２の膜として高融点金属又はその
化合物でなる膜を使用することができる。
【００２６】又、第１の膜として動作層とショットキー
接合をなす導電膜を形成することもできる。この場合、
導電膜として高融点金属又はその化合物でなる膜を使用
できる。以上全ての場合において、ＳＦ6 ガスを用いた
ドライエッチングを行なうことができる。
接合をなす導電膜を形成することもできる。この場合、
導電膜として高融点金属又はその化合物でなる膜を使用
できる。以上全ての場合において、ＳＦ6 ガスを用いた
ドライエッチングを行なうことができる。
【００２７】水素を含む雰囲気中での熱処理又は水素を
含むガスのプラズマ放電によるプラズマに曝すことによ
って、動作層の残留硫黄を除去するのでゲート電極への
悪影響を回避できる。
含むガスのプラズマ放電によるプラズマに曝すことによ
って、動作層の残留硫黄を除去するのでゲート電極への
悪影響を回避できる。
【００２８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１（ａ）〜（ｅ）は本発明
の第１の実施の形態について説明するための工程順に示
した半導体チップの断面図である。
図面を参照して説明する。図１（ａ）〜（ｅ）は本発明
の第１の実施の形態について説明するための工程順に示
した半導体チップの断面図である。
【００２９】まず、図１（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の表面にエピタキシャル成長またはイ
オン注入によって動作層２を形成した後、ＬＰＣＶＤ法
により厚さ４００ｎｍの酸化シリコン膜３を成膜し、リ
ソグラフィー技術を用いてフォトレジストマスク４−１
を形成し、ＳＦ6 ガスを用いて酸化シリコン膜３を選択
的にドライエッチング（反応性イオンエッチング）し、
ゲート電極形成用の開口５を形成する。このとき、Ｇａ
Ａｓ表面に残留硫黄６（硫黄又はその化合物でなる残留
物の意）が残存する。なお、酸化シリコン膜３の代わり
に窒化シリコン（ＳｉＮx ）膜または窒化酸化シリコン
（ＳｉＯx Ｎy ）膜でも構わない。
のＧａＡｓ基板１の表面にエピタキシャル成長またはイ
オン注入によって動作層２を形成した後、ＬＰＣＶＤ法
により厚さ４００ｎｍの酸化シリコン膜３を成膜し、リ
ソグラフィー技術を用いてフォトレジストマスク４−１
を形成し、ＳＦ6 ガスを用いて酸化シリコン膜３を選択
的にドライエッチング（反応性イオンエッチング）し、
ゲート電極形成用の開口５を形成する。このとき、Ｇａ
Ａｓ表面に残留硫黄６（硫黄又はその化合物でなる残留
物の意）が残存する。なお、酸化シリコン膜３の代わり
に窒化シリコン（ＳｉＮx ）膜または窒化酸化シリコン
（ＳｉＯx Ｎy ）膜でも構わない。
【００３０】次に、図１（ｂ）に示すように、バレル式
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いるアッシング法
または、高温（１２０℃）のジクロルベンゼンフェノー
ルとアルキルベンゼンスルフォン酸の混合液に灌浸後、
メチルエチルケトン、アルコールに順次灌浸する方法に
より、フォトレジストマスク５を除去した後、塩酸水溶
液（ＨＣｌとＨ2 Ｏの比率が例えば１：１）に浸漬して
ＧａＡｓ表面上の酸化物及びドライエッチング時に残留
した弗化物を除去した後、Ｈ2 ガス雰囲気中にて、３０
０℃以上６００℃未満、例えば４００℃，３０分の高温
ベーク処理（熱処理）を行う。このＨ2ガス雰囲気中の
高温ベークにより、残留硫黄６はＨ2 Ｓとなって気化す
ることによって除去される。なお、Ｈ2 ガスを導入しな
かった場合、３００℃以上６００℃未満ではＳは除去さ
れず、６００℃以上の処理にてＳは除去されるが、Ａｓ
も同時に揮発してＧａＡｓ表面のストイキオメトリーが
変化してしまう。また、Ｈ2 ガス雰囲気中にて、３００
℃未満では残留硫黄が完全に除去されず、６００℃以上
ではＧａＡｓ表面のストキイキオメトリーの変化が生じ
るため、３００℃以上６００℃未満の高温範囲が望まし
い。つまり、３００℃以上６００℃の未満のＨ2 雰囲気
中の高温ベークでは、ＧａＡｓ表面のストイキオメトリ
ーの変化を生じずに、かつ、残留硫黄は除去できる。こ
うして、ピットが生じずに、洗浄なＧａＡｓ表面が得ら
れる。
または平行平板型などのプラズマ放電を発生する反応容
器にて、酸素（Ｏ2 ）を含むガスを用いるアッシング法
または、高温（１２０℃）のジクロルベンゼンフェノー
ルとアルキルベンゼンスルフォン酸の混合液に灌浸後、
メチルエチルケトン、アルコールに順次灌浸する方法に
より、フォトレジストマスク５を除去した後、塩酸水溶
液（ＨＣｌとＨ2 Ｏの比率が例えば１：１）に浸漬して
ＧａＡｓ表面上の酸化物及びドライエッチング時に残留
した弗化物を除去した後、Ｈ2 ガス雰囲気中にて、３０
０℃以上６００℃未満、例えば４００℃，３０分の高温
ベーク処理（熱処理）を行う。このＨ2ガス雰囲気中の
高温ベークにより、残留硫黄６はＨ2 Ｓとなって気化す
ることによって除去される。なお、Ｈ2 ガスを導入しな
かった場合、３００℃以上６００℃未満ではＳは除去さ
れず、６００℃以上の処理にてＳは除去されるが、Ａｓ
も同時に揮発してＧａＡｓ表面のストイキオメトリーが
変化してしまう。また、Ｈ2 ガス雰囲気中にて、３００
℃未満では残留硫黄が完全に除去されず、６００℃以上
ではＧａＡｓ表面のストキイキオメトリーの変化が生じ
るため、３００℃以上６００℃未満の高温範囲が望まし
い。つまり、３００℃以上６００℃の未満のＨ2 雰囲気
中の高温ベークでは、ＧａＡｓ表面のストイキオメトリ
ーの変化を生じずに、かつ、残留硫黄は除去できる。こ
うして、ピットが生じずに、洗浄なＧａＡｓ表面が得ら
れる。
【００３１】そして、図１（ｃ）に示すように、開口を
含む酸化シリコン膜の表面にゲート電極の一部となる厚
さ２００ｎｍのＷＳｉx （ｘ＝２）膜７を蒸着法、スパ
ッタ法にて成膜した後、厚さ１００ｎｍの窒化チタン
（ＴｉＮ）膜、厚さ２００ｎｍの白金（Ｐｔ）膜、厚さ
７００ｎｍの金（Ａｕ）膜を蒸着法またはスパッタ法に
て順次積層成膜した膜（以下ＴｉＮ−Ｐｔ−Ａｕ膜と記
す）８を形成する。
含む酸化シリコン膜の表面にゲート電極の一部となる厚
さ２００ｎｍのＷＳｉx （ｘ＝２）膜７を蒸着法、スパ
ッタ法にて成膜した後、厚さ１００ｎｍの窒化チタン
（ＴｉＮ）膜、厚さ２００ｎｍの白金（Ｐｔ）膜、厚さ
７００ｎｍの金（Ａｕ）膜を蒸着法またはスパッタ法に
て順次積層成膜した膜（以下ＴｉＮ−Ｐｔ−Ａｕ膜と記
す）８を形成する。
【００３２】次に、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソグ
ラフィー技術にて図示しないフォトレジストマスクを形
成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ膜８
をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを用い
た反応性イオンエッチング法い以下ＲＩＥと略す）によ
りＷＳｉx 膜７をドライエッチングして、図１（ｄ）に
示すように、ゲート電極９−１を得る。
ラフィー技術にて図示しないフォトレジストマスクを形
成し、イオンミリング法によりＴｉＮ−Ｐｔ−Ａｕ膜８
をエッチングした後、ＳＦ6 とＣＦ4 の混合ガスを用い
た反応性イオンエッチング法い以下ＲＩＥと略す）によ
りＷＳｉx 膜７をドライエッチングして、図１（ｄ）に
示すように、ゲート電極９−１を得る。
【００３３】そして、図１（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜３を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の酸化シリコン膜３を選択的に除去し、蒸着法またはス
パッタ法にてソース電極１０およびドレイン電極１１を
選択的に形成し、半導体装置素子部を完成する。
【００３４】なお、Ｈ2 雰囲気下の高温ベークによりＳ
が除去できることはＸＰＳ分析にて判明している。ドラ
イエッチング後に高温有機剤によるフォトレジスト剥離
を行った後、塩酸水溶液にて浸水処理を施し、さらにＨ
2 雰囲気中の高温ベークを行ったＧａＡｓ表面のＸＰＳ
分析によるエネルギー・スペクトルのグラフを図２に示
す。図２（ａ）はＡｓの結合状態を示すグラフで、実線
は実測曲線、破線は解析のために推定したＡｓ2 Ｏ3 ，
Ａｓ−Ａｓ，Ｇａ−Ａｓの結合状態の曲線である。図２
（ｂ）は、Ｇａの結合状態を示し、実線はドライエッチ
ング前の状態の実測曲線、１点鎖線は前述したＨ2 処理
後の実測曲線、破線は両者の差を表わしている。図６に
みられたような、Ｓの２ｐ結合を示すピーク及びＡｓ−
Ｓ結合を示すピークはみられず、Ｓが除去されているこ
とがわかる。
が除去できることはＸＰＳ分析にて判明している。ドラ
イエッチング後に高温有機剤によるフォトレジスト剥離
を行った後、塩酸水溶液にて浸水処理を施し、さらにＨ
2 雰囲気中の高温ベークを行ったＧａＡｓ表面のＸＰＳ
分析によるエネルギー・スペクトルのグラフを図２に示
す。図２（ａ）はＡｓの結合状態を示すグラフで、実線
は実測曲線、破線は解析のために推定したＡｓ2 Ｏ3 ，
Ａｓ−Ａｓ，Ｇａ−Ａｓの結合状態の曲線である。図２
（ｂ）は、Ｇａの結合状態を示し、実線はドライエッチ
ング前の状態の実測曲線、１点鎖線は前述したＨ2 処理
後の実測曲線、破線は両者の差を表わしている。図６に
みられたような、Ｓの２ｐ結合を示すピーク及びＡｓ−
Ｓ結合を示すピークはみられず、Ｓが除去されているこ
とがわかる。
【００３５】ゲート電極を形成する開口部をＳＦ6 によ
る反応性イオンエッチィングで形成するので能動層のダ
メージが少なく、Ｈ2 ガス中の熱処理により組成比を殆
んど変化させることなく残留硫黄を除去したのちショッ
トキー結合をなすＷＳｉx 膜を堆積するので、界面準位
密度の低いゲート電極を安定して形成できる。従って、
ゲート漏れ電流が小さく、相互コンダクタンスの良好な
ＭＥＳＦＥＴを形成できる。
る反応性イオンエッチィングで形成するので能動層のダ
メージが少なく、Ｈ2 ガス中の熱処理により組成比を殆
んど変化させることなく残留硫黄を除去したのちショッ
トキー結合をなすＷＳｉx 膜を堆積するので、界面準位
密度の低いゲート電極を安定して形成できる。従って、
ゲート漏れ電流が小さく、相互コンダクタンスの良好な
ＭＥＳＦＥＴを形成できる。
【００３６】次に本発明の第２の実施の形態について、
第１の実施の形態と同様に図１を参照して、説明する。
第１の実施の形態と同様に図１を参照して、説明する。
【００３７】まず、図１（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によって動作層２を形成した後、ＬＰＣＶＤ法に
より厚さ４００ｎｍの酸化シリコン膜３を成膜し、リソ
グラフィー技術を用いてフォトレジストマスク４−１を
形成し、ＳＦ6 ガスを用いて酸化シリコン膜３を選択的
にドライエッチング（反応性イオンエッチング）し、ゲ
ート開口５を形成する。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
のＧａＡｓ基板１の上にエピタキシャル成長またはイオ
ン注入によって動作層２を形成した後、ＬＰＣＶＤ法に
より厚さ４００ｎｍの酸化シリコン膜３を成膜し、リソ
グラフィー技術を用いてフォトレジストマスク４−１を
形成し、ＳＦ6 ガスを用いて酸化シリコン膜３を選択的
にドライエッチング（反応性イオンエッチング）し、ゲ
ート開口５を形成する。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
【００３８】次に、図１（ｂ）に示すように、アッシン
グ法または、高温有機剤による剥離法によりフォトレジ
ストマスクを除去した後、塩酸水溶液に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、バレル式または平行平板型または電
子サイクロトロン共鳴型（ＥＣＲ）などのプラズマ放電
を発生する反応容器にて、水素（Ｈ2 ）ガスを用いてプ
ラズマ照射を行う。例えば、ＥＣＲプラズマ装置にて、
ＥＣＲ発生源のμ波パワー５０Ｗ、圧力０．１３Ｐａ，
水素流量１０ｓｃｃｍの条件で行う。この時、プラズマ
中に発生した水素ラジカルがＧａＡｓ表面に吸着し、そ
の後、水素ラジカルと残留硫黄６が反応してＨ2 Ｓにな
って揮発し、残留硫黄６が除去される。こうして、ピッ
トが生じずに、洗浄なＧａＡｓ表面が得られる。
グ法または、高温有機剤による剥離法によりフォトレジ
ストマスクを除去した後、塩酸水溶液に浸漬してＧａＡ
ｓ表面上の酸化物及びドライエッチング時に残留した弗
化物を除去した後、バレル式または平行平板型または電
子サイクロトロン共鳴型（ＥＣＲ）などのプラズマ放電
を発生する反応容器にて、水素（Ｈ2 ）ガスを用いてプ
ラズマ照射を行う。例えば、ＥＣＲプラズマ装置にて、
ＥＣＲ発生源のμ波パワー５０Ｗ、圧力０．１３Ｐａ，
水素流量１０ｓｃｃｍの条件で行う。この時、プラズマ
中に発生した水素ラジカルがＧａＡｓ表面に吸着し、そ
の後、水素ラジカルと残留硫黄６が反応してＨ2 Ｓにな
って揮発し、残留硫黄６が除去される。こうして、ピッ
トが生じずに、洗浄なＧａＡｓ表面が得られる。
【００３９】その後は、第１の実施の形態と同様の方法
を用いて、半導体装置を得る。
を用いて、半導体装置を得る。
【００４０】なお、Ｈ2 ガスを用いたプラズマ照射をフ
ォトレジストマスク除去の後に行っているが、ＳＦ6 ガ
スを用いて酸化シリコン膜２を選択的にドライエッチン
グした後に、Ｈ2 ガスを用いたプラズマ照射を行い、そ
してフォトレジストマスクを除去するという方法でも構
わない。
ォトレジストマスク除去の後に行っているが、ＳＦ6 ガ
スを用いて酸化シリコン膜２を選択的にドライエッチン
グした後に、Ｈ2 ガスを用いたプラズマ照射を行い、そ
してフォトレジストマスクを除去するという方法でも構
わない。
【００４１】本実施の形態により第１の実施の形態とほ
ぼ同様の結果を得ることが出来た。
ぼ同様の結果を得ることが出来た。
【００４２】図３（ａ）〜（ｅ）は本発明の第３の実施
の形態について説明するための工程順に示した半導体チ
ップの断面図である。
の形態について説明するための工程順に示した半導体チ
ップの断面図である。
【００４３】まず、図３（ａ）に示すように、動作層２
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
る厚さ２００ｎｍのＷＳｉx 膜７を蒸着法または、スパ
ッタ法にて成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着
法またはスパッタ法にて形成する。
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
る厚さ２００ｎｍのＷＳｉx 膜７を蒸着法または、スパ
ッタ法にて成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着
法またはスパッタ法にて形成する。
【００４４】次に、図３（ｂ）に示すように、ＴｉＮ−
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７を
ドライエッチングする。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７を
ドライエッチングする。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
【００４５】次に、図３（ｃ）に示すように、Ｏ2 ガス
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジストマスク４−２を除去した後、塩酸水
溶液に浸漬してドライエッチング時に残留した弗化物を
除去した後、Ｈ2 ガスの雰囲気下にて３００以上６００
℃未満、例えば４００℃，３０分の高温ベーク処理を行
う。これにより、ピットが生じずに、残留硫黄６が除去
され、洗浄なＧａＡｓ表面とゲート電極９−２を得る。
を用いたアッシング法または高温有機剤による剥離法に
よりフォトレジストマスク４−２を除去した後、塩酸水
溶液に浸漬してドライエッチング時に残留した弗化物を
除去した後、Ｈ2 ガスの雰囲気下にて３００以上６００
℃未満、例えば４００℃，３０分の高温ベーク処理を行
う。これにより、ピットが生じずに、残留硫黄６が除去
され、洗浄なＧａＡｓ表面とゲート電極９−２を得る。
【００４６】次に図３（ｄ）に示すように、ゲート電極
上及びＧａＡｓ上に絶縁膜１２を成膜する。
上及びＧａＡｓ上に絶縁膜１２を成膜する。
【００４７】そして、図３（ｅ）に示すように、ソース
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またはスパッタ
法にてソース電極１０およびドレイン電極１１を選択的
に形成し、半導体装置素子部を完成する。
電極及びドレイン電極を形成する場所に位置するところ
の絶縁膜１２を選択的に除去し、蒸着法またはスパッタ
法にてソース電極１０およびドレイン電極１１を選択的
に形成し、半導体装置素子部を完成する。
【００４８】ゲート電極９−２のＷＳｉx 膜７ｂとＧａ
Ａｓ基板２とのショットキー接合の周辺から残留硫黄を
除去するので、ゲート電極の周辺部におけるショットキ
ー障壁高さφB の低下を回避することができる。従っ
て、従来の製造方法の第２例によるものと比較してＭＥ
ＳＦＥＴのゲート漏れ電流や相互コンダクタンスを改善
することができる。
Ａｓ基板２とのショットキー接合の周辺から残留硫黄を
除去するので、ゲート電極の周辺部におけるショットキ
ー障壁高さφB の低下を回避することができる。従っ
て、従来の製造方法の第２例によるものと比較してＭＥ
ＳＦＥＴのゲート漏れ電流や相互コンダクタンスを改善
することができる。
【００４９】本発明の第４の実施の形態について、第３
の実施の形態と同様に図３を参照して、説明する。
の実施の形態と同様に図３を参照して、説明する。
【００５０】まず、図３（ａ）に示すように、動作層２
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
る厚さ２００ｎｍのＷＳｉx 膜７を蒸着法、スパッタ法
にて成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法また
はスパッタ法にて形成する。
が形成されたＧａＡｓ基板１上にゲート電極の一部とな
る厚さ２００ｎｍのＷＳｉx 膜７を蒸着法、スパッタ法
にて成膜した後、ＴｉＮ−Ｐｔ−Ａｕ膜８を蒸着法また
はスパッタ法にて形成する。
【００５１】次に、図３（ｂ）に示すように、ＴｉＮ−
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７の
ドライエッチングする。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
Ｐｔ−Ａｕ膜８上にリソグラフィー技術にてフォトレジ
ストマスク４−２を形成し、イオンミリング法によりＴ
ｉＮ−Ｐｔ−Ａｕ膜８をエッチングした後、ＳＦ6 ガス
を用いた反応性イオンエッチングによりＷＳｉx 膜７の
ドライエッチングする。このとき、ＧａＡｓ表面に残留
硫黄６が残存する。
【００５２】次に、図３（ｃ）に示すように、Ｏ2 ガス
を用いたアッシング法または高温有機剤によりフォトレ
ジストマスク４−２を除去した後、第２の実施の形態と
同様に、バレル式または平行平板型または電子サイクロ
トロン共鳴型（ＥＣＲ）などのプラズマ放電を発生する
反応容器にて、水素（Ｈ2 ）ガスを用いてプラズマ照射
を行う。これにより、ピットが生じずに、残留硫黄６が
除去され、洗浄なＧａＡｓ表面とゲート電極９−２を得
る。
を用いたアッシング法または高温有機剤によりフォトレ
ジストマスク４−２を除去した後、第２の実施の形態と
同様に、バレル式または平行平板型または電子サイクロ
トロン共鳴型（ＥＣＲ）などのプラズマ放電を発生する
反応容器にて、水素（Ｈ2 ）ガスを用いてプラズマ照射
を行う。これにより、ピットが生じずに、残留硫黄６が
除去され、洗浄なＧａＡｓ表面とゲート電極９−２を得
る。
【００５３】その後は、第３の実施の形態と同様の方法
を用いて、半導体装置を得る。
を用いて、半導体装置を得る。
【００５４】本実施の形態により第３の実施の形態とほ
ぼ同様の結果を得ることができた。
ぼ同様の結果を得ることができた。
【００５５】なお、本実施の形態ではＨ2 ガスを用いた
プラズマ照射をフォトレジストマスク除去の後に行って
いるが、ＷＳｉx 膜７をドライエッチングした後に、Ｈ
2 ガスを用いたプラズマ照射を行い、そしてフォトレジ
ストマスクを除去するという方法でも構わない。
プラズマ照射をフォトレジストマスク除去の後に行って
いるが、ＷＳｉx 膜７をドライエッチングした後に、Ｈ
2 ガスを用いたプラズマ照射を行い、そしてフォトレジ
ストマスクを除去するという方法でも構わない。
【００５６】以上第１〜第４の実施の形態ではＳＦ6 単
体ガスを用いたが、他のガスを混合しても構わない。ま
たＳＦ6 の代わりにＳ2 Ｆ10などＳとＦを有する化合物
または混合物であればどのようなガスでも構わない。
体ガスを用いたが、他のガスを混合しても構わない。ま
たＳＦ6 の代わりにＳ2 Ｆ10などＳとＦを有する化合物
または混合物であればどのようなガスでも構わない。
【００５７】また、ＧａＡｓ基板を用いた半導体装置の
製造方法を例にあげて説明したが、他の▲ＩＩＩ▼−▲
Ｖ▼族からなる化合物半導体基板、例えばＩｎＰ基板な
どを用いても構わない。
製造方法を例にあげて説明したが、他の▲ＩＩＩ▼−▲
Ｖ▼族からなる化合物半導体基板、例えばＩｎＰ基板な
どを用いても構わない。
【００５８】
【発明の効果】以上説明した本発明では、ＳＦ6 ガスな
どの硫黄を含むガスを用いたドライエッチングによりゲ
ート開口部またはゲート電極を形成した後、化合物半導
体基板上の動作層に残存する残留硫黄をＨ2 ガス雰囲気
中の高温ベーク処理またはＨ2ガスを用いたプラズマ照
射を行うことにより、ゲート電極と半導体界面の硫黄に
よる悪影響を防止できるので界面準位密度が低くなる。
かつ、炭素を含むガスによるイオンエッチングを使用し
ないのでドライエッチングダメージが低減できる。従っ
て、常に安定したφB を有するゲート電極、常に安定し
たショットキー特性を有するゲート電極が形成でき、Ｍ
ＥＳＦＥＴのゲート漏れ電流や相互コンダクタンスを改
善できるという効果を有する。
どの硫黄を含むガスを用いたドライエッチングによりゲ
ート開口部またはゲート電極を形成した後、化合物半導
体基板上の動作層に残存する残留硫黄をＨ2 ガス雰囲気
中の高温ベーク処理またはＨ2ガスを用いたプラズマ照
射を行うことにより、ゲート電極と半導体界面の硫黄に
よる悪影響を防止できるので界面準位密度が低くなる。
かつ、炭素を含むガスによるイオンエッチングを使用し
ないのでドライエッチングダメージが低減できる。従っ
て、常に安定したφB を有するゲート電極、常に安定し
たショットキー特性を有するゲート電極が形成でき、Ｍ
ＥＳＦＥＴのゲート漏れ電流や相互コンダクタンスを改
善できるという効果を有する。
【００５９】また、ゲート電極と半導体界面に残留物が
介在しないだけでなく界面のストイキオメトリーの変化
もほとんどないため半導体装置の信頼性が向上する効果
もある。
介在しないだけでなく界面のストイキオメトリーの変化
もほとんどないため半導体装置の信頼性が向上する効果
もある。
【図１】本発明の第１の実施の形態及び第２の実施の形
態について説明するための（ａ）〜（ｅ）に分図して示
す工程順断面図である。
態について説明するための（ａ）〜（ｅ）に分図して示
す工程順断面図である。
【図２】第１の実施の形態の説明のためのＸＰＳ分析に
よるエネルギー・スペクトルを示すグラフである。
よるエネルギー・スペクトルを示すグラフである。
【図３】本発明の第３の実施の形態及び第４の実施の形
態について説明するための（ａ）〜（ｅ）に分図して示
す工程順断面図である。
態について説明するための（ａ）〜（ｅ）に分図して示
す工程順断面図である。
【図４】従来の化合物半導体装置の製造方法の第１例に
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図５】従来の化合物半導体装置の製造方法の第２例に
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
ついて説明するための（ａ）〜（ｅ）に分図して示す工
程順断面図である。
【図６】従来例の説明のためのＸＰＳ分析によるエネル
ギー・スペクトルを示すグラフである。
ギー・スペクトルを示すグラフである。
１ ＧａＡｓ基板 ２ 動作層（チャネル層） ３ 酸化シリコン膜 ４−１，４−２ フォトレジストマスク ５ 開口 ６ 残留硫黄 ７，７ａ，７ｂ ＷＳｉx 膜 ８，８ａ，８ｂ ＴｉＮ−Ｐｔ−Ａｕ膜 ９−１，９−２ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｆ
Claims (9)
- 【請求項１】 化合物半導体基板に動作層を形成し第１
の膜を形成し少なくとも硫黄を含むガスを用いたドライ
エッチングにより前記第１の膜を選択的に除去して前記
動作層の表面を露出させる第１工程と、前記第１工程の
次に少なくとも水素を含むガス雰囲気中で熱処理を行な
って前記動作層の露出面から残留硫黄を除去する第２工
程とを有し、前記動作層とショットキー接合をなすゲー
ト電極のショットキー障壁高さが残留硫黄によって低下
するのを防止することを特徴とする化合物半導体装置の
製造方法。 - 【請求項２】 化合物半導体基板がＧａＡｓ基板であ
り、３００℃以上６００℃未満の熱処理を行なう請求項
１記載の化合物半導体装置の製造方法。 - 【請求項３】 化合物半導体基板に動作層を形成し第１
の膜を形成し少なくとも硫黄を含むガスを用いたドライ
エッチングにより前記第１の膜を選択的に除去して前記
動作層の表面を露出させる第１工程と、前記第１工程の
次に少なくとも水素を含むガスのプラズマ放電によるプ
ラズマに曝すことによって前記動作層の露出面から残留
硫黄を除去する第２工程とを有し、前記動作層とショッ
トキー接合をなすゲート電極のショットキー障壁高さが
残留硫黄によって低下するのを防止することを特徴とす
る化合物半導体装置の製造方法。 - 【請求項４】 化合物半導体基板はＧａＡｓ基板である
請求項３記載の化合物半導体装置の製造方法。 - 【請求項５】 第１の膜として絶縁膜を形成し、第２工
程後に動作層とショッキー接合をなす第２の膜を堆積す
る請求項１乃至４記載の化合物半導体装置の製造方法。 - 【請求項６】 第２の膜が高融点金属又はその化合物で
なる請求項５記載の化合物半導体装置の製造方法。 - 【請求項７】 第１の膜として動作層とショットキー接
合をなす導電膜を形成する請求項１乃至４記載の化合物
半導体装置の製造方法。 - 【請求項８】 導電膜が高融点金属又はその化合物でな
る請求項７記載の化合物半導体装置の製造方法。 - 【請求項９】 ＳＦ6 ガスを用いたドライエッチングを
行なう請求項１乃至８記載の化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25155495A JP2699950B2 (ja) | 1995-09-28 | 1995-09-28 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25155495A JP2699950B2 (ja) | 1995-09-28 | 1995-09-28 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997913A JPH0997913A (ja) | 1997-04-08 |
| JP2699950B2 true JP2699950B2 (ja) | 1998-01-19 |
Family
ID=17224557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25155495A Expired - Fee Related JP2699950B2 (ja) | 1995-09-28 | 1995-09-28 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699950B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5635803B2 (ja) * | 2010-05-07 | 2014-12-03 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置の製造方法及び化合物半導体装置 |
-
1995
- 1995-09-28 JP JP25155495A patent/JP2699950B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997913A (ja) | 1997-04-08 |
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