KR100238564B1 - 반도체 소자 제조 방법 - Google Patents

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칠 핀림 셀돈
치엔-우 츄 스탠리
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 기판 위의 확산 장벽 물질층(a diffusion barrier material layer) 의 특성은 간단하면서 시간적인 면에서 효율적인 방식으로 상기 기판을 산화액에 침지시킴으로써 개선된다. 티타늄-텅스텐 장벽금속의 경우, 질산에 1분 내지 60분동안 참지시켜 상기 금속에 10Å 내지 20Å의 적절한 두께를 갖는 산화층을 제공한다.

Description

반도체 소자 제조 방법
제1도는 트랜지스터의 주 전극과 제어 전극을 형성할 때까지의 실리콘 반도체 기판의 단면도.
제2도는 티타늄-텅스텐 장벽층을 침착시킨 후의 기판을 도시한 도면.
제3도는 질산에 티타늄-텅스텐을 침지시켜 산화시킨 후의 기판을 도시한 도면.
제4도는 산화장벽 금속층 위에 알루미늄계 기저층을 형성한 후의 기판을 도시한 도면.
제5도는 층들을 패터닝한 후의 기판을 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체 기판 12, 14, 16 : 전계 산화물 영역
18 : N 채널 전계 효과 트랜지스터 20 : P 채널 전계 효과 트랜지스터
22 : N형 웰 24 : 드레인
26 : 소스 32, 34 : 게이트 전극
36, 38, 40, 44, 46 : 규화물 부분 48 : 장벽 금속층
50 : 산화물층 54, 56 : 접점 스트랩
본 발명은 장벽 물질층의 상부에 다른 물질층을 침착(deposit)하기 전에 산화물을 형성하는 단계를 포함하는 반도체 기판에 반도체 소자를 제조하는 방법에 관한 것이다.
VLSI 회로 제조 분야에서, 접점 및 접속부를 형성하는데 사용되는 금속 물질들은 이 금속물질과 기판간의 경계면 또는 연속적인 금속 물질들간의 경계면에서 전자이동이나 다른 상호 작용으로 인해 바람직하지 못한 결과를 초래하는 것으로 알려져 왔다. 따라서, 이러한 바람직하지 못한 현상의 발생을 감소시키기 위해, 금속 물질과 기판사이에 혹은 2개의 연속적인 금속 물질들 사이에 확산 장벽을 삽입하고 있다.
알루미늄계 박막과 실리콘 기판사이의 확산장벽으로서는 예를 들어, 티타늄-텅스텐이 널리 사용되어 왔다. 티타늄-텅스텐을 스퍼터링(sputtering) 동안 진공도를 상대적으로 낮게 유지시키면, 장벽의 안정성이 개선되는 것으로 알려졌다. 또한, 양호한 장벽특성을 얻기 위해 티타늄-텅스텐과 알루미늄계 박막사이에 산화층이 제공되어야 하는 것으로 밝혀졌다. 티타늄-텅스텐을 산화시켜 형성된 산화물은 티타늄 산화물과 텅스텐 산화물의 혼합물인 것으로 알려져 있다. 이에 관한 내용은 예를 들어, 에이치.지. 톰킨스(H. G. Tompkins)등에 의해 "An investigation of the oxidation of Ti: Wn"이란 명칭으로 기술된 J. Appl. phys.64(6), 15 September 1988, pp. 3269-3272의 문헌에 개시되어 있다.
종래의 시스템에서는 제 1 벨자 시스템(first bell jar system)에서 티타늄-텅스텐막을 웨이퍼상에 스퍼터링 기법으로 침착시킨 후, 상기 제 1 벨자를 개방시켜 상기 웨이퍼를 알루미늄의 침착을 위해 다른 벨자 시스템에 전송한다. 이러한 과정은 상기 웨이퍼를 공기에 노출시키며, 이로 인해 웨이퍼 표면이 산화되고 티타늄-텅스텐 막위에는 자연적인 산화물이 제공된다. 또한, 이러한 벨자의 개방은 상기 티타늄-텅스텐 타겟을 공기에 노출시키며, 이에 따라 티타늄-텅스텐 타겟의 표면이 산화된다. 그 결과, 후속 침착시 티타늄-텅스텐 박막의 순도가 떨어지게 된다.
로드록 시스템(load-lock systems)과 같은 최신 시스템은 티타늄-텅스텐 침착 동안 종래의 시스템보다 높은 진공상태로 웨이퍼를 유지시킨다. 그 결과, 침착된 티타늄-텅스텐 박막의 순도는 종래의 시스템에서 형성된 것보다 높아지지만, 이로인해 장벽의 성능은 상대적으로 떨어진다. 또한, 일반적으로 이와 같은 로드록 시스템들은 웨이퍼를 제거하지 않고, 결과적으로는, 진공 상태를 계속적으로 유지시키면서 일련의 다른 침착 단계를 수행하는데 사용되는데, 이는 티타늄-텅스텐막상에 산화물을 성장하지 못하도록 한다.
또한, 제조 공정의 개선으로 인해 티타늄-텅스텐 침착으로부터 알루미늄 침착까지의 시간은 상당히 단축되었다. 하지만, 티타늄-텅스텐 침착후의 대기 시간이 짧아지면서 장벽 성능이 저하되는데, 그 이유는 공기 노출에 의해 형성되는 티타늄-텅스텐상의 산화물층이, 설사 제공된다고 하더라도, 부적절하기 때문이다.
이러한 장벽 성능의 저하는 특히 실리콘 반도체 기판에 대한 접점 레벨에서 제조되는 쇼트키 다이오드(Schottky diodes)의 낮은 순방향 전압에 의해 명백해진다.
장벽 특성은 티타늄-텅스텐을 최근의 제조법에서와 같이 높은 온도로 가열 처리할 때 더욱 나빠진다. 예를 들어, 현재 사용되는 최저금속 레벨에서 이용되는 티타늄-텅스텐은 다음과 같은 열 처리 기법들, 즉, 접점 유전체(contact dielectric) 및 비어 유전체(the via dielectric)에 대해 480℃에 이르는 온도에서 수행하는 스핀-온-글래스(spin-on-glass) 경화 기법과, 접점, 비어(via) 및 표면안정 유전체(passivation dielectrics)에 대해 450℃에 이르는 온도에서 수행하는 산화물 및 질화물의 화학 기상 증착기법(chemical vapor deposition) 또는 플라즈마 강화 증착기법(plasma enhanced deposition)과, 산화물 결함들을 어닐링(anneal)하기 위해 전형적으로 450℃에서 열처리하는 기법에 내성을 가져야 한다.
요약해서 말하면, 최근 제조 장치의 사용 및 이에 따른 사이클 시간의 단축은 장벽층의 성능을 저하시킨다.
이와 같은 장벽 성능의 저하 문제를 해결하기 위한 한가지 해결 방안으로는 티타늄-텅스텐을 계획적으로 대기 온도의 공기에 노출시키는 것이 있다. 그렇지만, 알루미늄 침착전에 티타늄-알루미늄을 공기에 4시간 동안 노출시켜도 원하는 만큼의 장벽 성능을 얻을 수 없다. 더욱이, 이러한 시간의 부가적 공정 단계는 경비 절감면에서 받아들일 수 없다.
다른 해결 방안으로, 장벽 금속을 더 높은 온도, 예를 들어, 약 200℃ 이상의 온도의 산화 대기에 노출시키거나 혹은 플라즈마 산화를 이용하는 기법을 포함할 수 있다. 그러나, 충분한 산화와 과도한 산화간에는 미묘한 차이가 존재한다. 산화층에 필요한 두께의 범위는 10~20Å로 고려된다. 10Å보다 얇은 산화층은 원하는 장벽 성능을 얻을 수 없고, 20Å보다 두꺼운 산화층은 나중에 에칭하기 어렵고 접점저항이 증가되는 문제가 있다. 더 높은 온도에서 산화시킬 경우, 산화층을 급속히 성장시켜야 하며, 이로 인해 산화층의 두께 조절이 어려운 문제점이 있으며, 이에 관한 내용은 전술한 에이치. 지. 톰킨스(H. G. Tompkins)등에 의한 논문의 제 4 도를 참조바란다. 플라즈마 산소 환경에서의 산화는 5분동안 약 40Å 산화 두께를 제공하는 것으로 보고되었다. 이에 관한 내용은 제이.에스 마(J. -S. Maa)등에 의해 기술된 "Reflectivity reduction by oxygen plasma treatment of capped metallization layer"이란 명칭의 J. Vac Technol. B7(2), Mar./Apr. 1989, pp. 145-149 문헌에 개시되어 있다. 10~20Å 두께의 박막을 얻는데 필요한 시간은 가능하게는 플라즈마 산화전의 대기 시간에 따라 대략 1~2분 사이인 것으로 추정된다. 따라서, 산화가 진공의 단절 없이 티타늄-텅스템 침착 시스템내의 제위치에서 수행되지 않으면, 산화물의 두께 조절은 어렵다. 그러나, 티타늄-텅스텐 침착 및 플라즈마 산화에 대해 설계된 시스템은 현재 상업적으로 이용되지 않고 있다.
따라서, 본 발명의 목적은 전술한 바와 같이 장벽 금속층의 장벽 성능을 간단하면서 시간적으로 효율적인 방식으로 구현하는 방법을 제공하는데 있다. 특히, 본 발명의 목적은 현 제조 설비 및 사이클 시간 요건에 적합한 방식을 이용하여 장벽 금속층의 상부에 적절한 산화층을 제공하는데 있다.
이러한 목적을 달성하기 위해, 본 발명은 반도체 기판의 일부에 반도체 소자를 제조하는 방법인 장벽 물질층의 상부에 산화물을 형성하고 나서 다른 재질을 침착하는 단계를 포함하는 방법을 제공한다. 산화층은 장벽 물질층과 액체 산화제간의 상호 작용에 의해 장벽 물질층의 상부에 형성되며, 기판 부분은 산화제에 실질적으로 영향을 받지 않는다.
이와 같은 상호작용은 기판을 실온의 액체 산화제에 침지(immerse)시킴으로써 바람직하게 수행된다. 액체 산화제에 침지하는 것은 매우 간단하고 비용이 저렴하다. 전형적으로, 기판의 부분은 기판이 장벽 물질층으로 도포되어 있으므로 산화제에 아무런 영향을 받지 않는다. 전형적으로 산화제는 산을 포함한다.
장벽 물질로서 티타늄-텅스텐을 사용하는 경우, 산화제로는 질산이 바람직하다. 이때, 실온에서 농축 질산(70%)에 침지시키는 시간은 1~60 분이다.
본 발명은 첨부된 도면을 참조하여 실시예로 기술될 것이다.
제 1 도는 필드 산화물 영역(12, 14, 16)을 포함하는 P형 실리콘 반도체 기판(10)을 개략적으로 도시한 단면도이다. N 채널 전계 효과 트랜지스터(NFET)(18)는 필드 산화물 영역(12, 14) 사이에 위치되고, P 채널 전계 효과 트랜지스터(PFET)(20)는 필드 산화물 영역(14, 16) 사이의 N형 웰(well)(22)에 위치된다. NFET(18)는 드레인(24)과 소스(26)를 포함하며, 드레인(24)과 소스(26)는 제각기 "N"으로 명명된 약하게 도핑된 영역과 "N+"으로 명명된 강하게 도핑된 영역을 포함한다. PFET(20)는 드레인(28)과 소스(30)를 포함하며, 드레인(28)과 소스(30)는 제각기 "P"로 명명된 약하게 도핑된 영역과 "P+"으로 명명된 강하게 도핑된 영역을 포함한다. 또한, NFET(18)는 도핑된 다결정 게이트 전극(32)을 구비하고, PFET(20)는 도핑된 다결정 게이트 전극(34)을 구비한다. 주 전극(24, 26, 28, 30) 및 게이트 전극(32, 34)에 형성되는 접점들은 제각기 규화물 부분(36, 38, 40, 42) 및 (44, 46)들을 포함한다. 이들 규화물 부분은 본 기술 분야에 잘 알려진 바와 같이, 예를 들어, 플라티늄-실리사이드(platinum-silicide)를 포함한다.
제 2 도를 참조하면, 그후 기판(10)은 예를 들어, 티타늄-텅스텐(10~15 중량% 티타늄)과 같은 장벽 금속층(48)으로 도포된다. 전형적으로, 장벽 금속층(48)의 두께는 1000Å이다.
제 3 도를 참조하면, 그후 기판(10)은 실온에서 질산에 침지된다. 이와 같은 질산은 통상적으로 화학약품 판매업자에 의해 제공된 바와 같이, 예를 들어, 약 70%로 농축된 것이다. 이로 인해, 장벽 금속층(48)의 상부에 산화물층(50)이 성장된다. 산화물층(50)은 전술한 바와 같이 티타늄 산화물과 텅스텐 산화물의 혼합물을 포함한다. 종래의 벨자 시스템에서 처리된 기판은 실온에서 농축 질산에 5분정도 침지시키는 것이 효과적이지만, 현재의 로드-록 시스템에서 처리된 기판은 15분정도 침지시키는 것이 효과적인 것으로 실험적으로 밝혀졌다. 전형적으로, 산화물층(50)은 10~20Å의 두께를 갖는다. 티타늄-텅스텐 층(48)은 하측의 기판과 질산이 상호작용하지 못하도록 함에 유의하여야 한다.
제 4 도를 참조하면, 그후 알루미늄계 물질층(52)은 통상적으로 알려진 방식으로 산화층(50)의 상부에 형성된다. 전형적으로, 층(52)은 알루미늄-구리(1중량% 구리)를 포함한다. 전형적으로, 층(52)의 두께는 3,000Å이다.
제 5 도를 참조하면, 최저 금속 레벨에서 접점 스트랩(54, 56)과 접속부(58)를 형성하기 위해 층(48, 50, 52)은 예를 들어, 마스킹 및 에칭등의 기법에 의해 패터닝된다. 이와 같은 층(48, 50, 52)의 형성 단계에 이어서 패터닝 단계를 수행하면, 단일의 마스크로 패터닝을 수행할 수 있는 이점이 있다.
질산 침지 방안은 시간적인 면에서 효율적이고 단순하다. 각각 20분정도 소요되는 세척시간 및 건조시간을 포함하여 전체적으로 부가되는 처리시간은 1시간 이내로서, 이것은 4시간의 대기시간이 소요되는 종래 기술과는 크게 대조된다.
다른 산화제로는 농축된 황산(95%)과 요드산과 같은 할로겐산이 있다. 더 약한 산화제를 사용하는 경우에는 실온보다 높은 온도에서 침지시켜 산화 성장 속도를 높힐 수 있다. 이때, 적절한 온도는 전형적으로 실내온도와 100℃ 사이이다.
산에 침지하는 것은 실리콘과 알루미늄계 금속층들 사이의 장벽 특성을 강화하는 것으로 한정되지 않는다. 예를 들어, 범프 도금법(bump plating) 또는 테이프 자동 접착법(tape automatic bonding)에서 제공되는 알루미늄계 금속층과 금 사이의 티타늄-텅스텐의 적절한 장벽 특성은 본 발명에 따른 동일한 방법에 의해 얻을 수 있다.
일반적으로, 신뢰성 있는 장벽의 설치는 산화액의 침지를 통해 장벽 금속층의 상부에 화학 산화물을 성장시키는 본 발명에 의해 수행될 수 있다. 이것은 반도체 물질과 금속간의 경계면에서 반도체 소자에 대한 금속 구성의 최저 레벨에 적용될 뿐만 아니라, 더 높은 레벨의 금속 스트랩과 각종 금속들 사이의 접속부에도 적용된다.
본 발명에 따른 방법은 예를 들어, 바이폴라 소자의 제조 공정에 적용되고, 전계 효과 트랜지스터 소자의 제조 공정에 적용되고, 바이폴라 트랜지스터와 전계 효과 트랜지스터를 동일한 반도체 기판에 형성하는 공정에 적용될 수도 있다. 또한, 본 발명의 방법은 집적회로의 제조 및 개별 반도체 소자의 제조에도 적용된다.

Claims (9)

  1. 장벽 물질층(a barrier material layer)의 상부에 다른 물질층을 침착하기 전에 산화물층(an oxide)을 형성하는 단계를 포함하는 반도체 기판 부분에 반도체 소자를 제조하는 방법에 있어서, 상기 산화물층은 상기 장벽물질과 액체 산화제(a liquid oxidizing agent)간의 상호작용에 의해 형성되며, 상기 반도체 기판 부분은 상기 산화제에 의해 실질적으로 영향을 받지 않는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 상호작용은 상기 반도체 기판 부분을 상기 산화제에 침지(immerse)시킴으로써 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 침지는 실온(room temperature)에서 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제2항에 있어서, 상기 장벽 물질층은 실질적으로 실온과 100℃ 사이의 온도에서 상기 액체 산화제에 침지되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 반도체 기판 부분은 상기 반도체 기판 부분의 상부에 형성된 상기 장벽 물질층의 블랭킷 증착(blanket deposition)으로 인해 상기 산화제에 영향을 받지 않는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 장벽 물질층은 티타늄-텅스텐을 포함하며, 상기 산화제는 산(an acid)을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 산은 질산(nitric acid) 또는 황산(sulfuric acid)을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7항에 있어서, 상기 장벽 물질층은 실온에서 1분 내지 60분동안 상기 질산에 침지되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제7항에 있어서, 상기 장벽 물질층은 실온에서 5분 내지 15분동안 상기 질산에 침지되는 것을 특징으로 하는 반도체 소자 제조 방법.
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