KR960000360B1 - 저 접촉 저항값을 갖는 집적 회로의 제조 방법 - Google Patents

Abstract

내용 없음.

Description

저 접촉 저항값을 갖는 집적 회로의 제조 방법

제1도는 종래 기술의 합금 단계동안 온도 대 시값 관계를 나타낸 그래프.

제2a 및 2b도는 각각 금속/n＋반도체 및 금속/p＋반도체 접촉부의 단면도.

제3도는 본 발명에 따른 합금 및 합금후(post-alloy) 단계에 대한 온도 대 시값 관계를 나타낸 그래프.

제4도는 각각 350℃, 300℃, 250℃ 온도의 질소 분위기의 노관(furnacetube)에서 2시값씩 총 3회의 어니일링 기값 이후에 400℃에서 합금된 웨이퍼의 Ml/N＋ 및 Ml/P＋ 접촉부에 대한 접촉 저항값을 나타낸 그래프.

제5도는 250℃의 질소 분위기의 노관에서 2시값 동안의 어니일링 단계 이후에 400℃에서 합금된 웨이퍼의 Ml/N＋ 및 Ml/P＋접촉부에 대한 접촉 저항값을 나타낸 그래프.

제6도는 제 2도의 공정하에서 웨이퍼의 Ml/N＋ 및 Ml/p＋ 접촉부에 대한 접촉 저항값을 나타낸 그래프.

* 도면의 주요부분에 대한 부호의 설명

101 : n＋ 영역 102 : 폴리사이드층

103 : 금속충 104 : 기판

105 : 붕소 인 실리케이트 유리층 106 : 저온 산화층

107 : 인 실리케이트 유리층 108 : 게이트 산화물층

110 : 플라즈마 질화물층 401,501,601 : Ml/N＋ 접촉 사항

402,502,602 : Ml/P＋ 접촉 저항

본 발명은 집적 회로의 제조 방법에 관한 것으로, 특히 집적 회로의 저항성 금속반도체 경계면의 제조 밥법에 관한 것이다.

종래 기술에 있어서, 반도체 표면을 금속화(예컨대, 알루미늄화)하는데 사용되는 반응성 이온 에칭(reactive ion etch : RIE)은 반도체 금속 경계면에서 고 접촉 저항을 유발하여 상기 표면에 손상을 입힐 수 있다는 것은 이미 공지된 사실이다. 이러한 고접촉 저항은 회로 속도를 저하시키고 상기 제조 방법의 수율을 저하시키므로 바람직하지 못하다.

상기 실리콘 기판의 격자에 대해 알루미늄과 같은 금속원자를 확산시키는 것은 고접촉 저항값을 발생시킨다.

상기 실리콘 기판의 격자에 대한 금속 확산의 총량에 영향을 주는 것으로 알려진 2가지 요소는 온도와 상기 반도체 표면의 손상이다. 또한 상기 온도 요소는 반도체 표면의 손상 요소를 강화시키는데, 이는 고온에서 더 많은 금속원자가 실리콘의 높은 금속 용해도에 기인하여 상기 실리콘 기판의 격자로 확산되기 때문이다. 즉 상기 고 용해도에 따른 실리콘 기판의 격자에 대한 금속원자의 확산은 상기 실리콘 표면에 추가의 손상을 가져오게 되며, 이러한 실리콘 표면의 추가의 손상은 실리콘에 대한 금속원자의 추가의 확산을 차례로 촉진하게 된다.

고 접촉 저항의 발생 여부를 판별하는 요소중 하나는 합금 단계에서 사용되는 금속이다. 예를 들어 붕소나 알루미늄은 P-형 물질이다. 그러므로 알루미늄 원자가 P＋ 활성 영역으로 확산되면, P＋/알루미늄 경계면에서 접촉저항을 감소시키도록 상기 영역의 P-형 불순물 농도는 증가하게 된다. 그러나 n＋/알루미늄 경계에 있어서는 반대의 현상이 일어나게 된다. 즉 알루미늄 원자가 n＋ 활성 영역으로 확산되면, pn접합과 유사한 작용에 의해 알루미늄/n＋ 경계면에는 박막층이 형성된다. 이 결과 알루미늄/n＋ 접촉 저항값은 증가하게 된다.

종래 기술에 있어서, 비 반응성 플라즈마 에칭 단계(“접촉부 손상 제거 에칭” 또는 “실리콘 분진 에칭”이라 칭함)는 금속화 이전에 상기 실리콘 표면으로부터 손상된 300Å의 실리콘 표면을 제거하기 위해 상기 RIE 단계 이후에 실시하게 된다. 이러한 플라즈마 에칭 단계는 예를들어 California, Fremont 소재의 Lam Research 사에 의해 시판되는 플라즈마 에쳐(etcher) 모델 490을 이용하여 실시된다. 그러나 이러한 방법은 상기 손상된 실리콘의 깊이가 큰 범위에 걸쳐 변화되기 때문에 항상 유용하지는 못하다. 주어진 웨이퍼에 대하여, 제거해야할 실리콘의 적당한 깊이를 예측하는 것은 매우 어렵다. 상기 수정 에칭이 부적당할경우, 상기 손상된 실리콘 표면의 영향은 지속되는 것이다. 상기 수정 에칭이 과도하게 실시되는 경우, 금속 스파이킹(spiking)이 발생되어 상기 실리콘 표면 아래의 반도체 영역이 손상되며 그에 따라 상기 반도체 장치의 정상적인 동작에도 손상을 입게 된다.

제1도는 종래 기술의 합금 단계동안 시값과 온도의 관계를 그래프로 나타내었다. 통상적으로 상기 합금단계는 웨이퍼 제조의 마지막 단계이다. 상기 하부 실리콘 구조물에 대해 접속 지점을 제공하는 접촉 에칭단계 이후에 상기 금속은 스퍼터링(sputtering)에 의해 용착된다. 편의상, 이러한 종래 기술의 공정은 이하 ″ALLOY 2″ 공정에서 언급하기로 한다. 제1도에 도시한 바와같이, 노관(furnace tube)내에서 상기 실리콘 웨이퍼는 질소 분위기에서 10분(시구값 10)동안 400℃의 온도로 유지되고, 그 이후에 노관 내부에는 질소에 의해 운반되는 용적율 10%의 수소가스를 함유하는 ″성형가스″가 유입되어, 상기 웨이퍼는 30분(시구값 11) 동안 상기 흔합물과 반응하게 된다. 이후 상기 수고는 상기 노관으로부터 방출되고, 상기 웨이퍼는 5분(시구값 12)동안 질소 분위기로 유지된다. 그리고 이때 상기 웨이퍼는 400℃ 노관에서 방출된다.

본 발명에 따르면, 집적 회로의 Ml/N＋ 금속 반도체 접촉 저항은 합금 단계에서 사용되는 온도보다 낮은 온도에서 합금후(post-alloy)어니일링하는 단계(저온 어니일링)에 의해 감소된다.

일실시예에서, 본 발명은 알루미늄 금속화를 거치는 집적회로에 적용 가능하다. 알루미늄을 사용할 경우 상기 합금 온도는 약 400℃이며, 감소된 Ml/N＋ 접촉 저항은 250℃와 390℃ 사이의 온도에서의 어니일링 단계 이후에 달성된다.

본 발명의 또다른 실시예에서, 동일한 노관은 합금 단계와 저온 어니일링 단계내에서 사용된다. 제 1실시 예에서, 상기 노관의 온도는 먼저 제 1시구값에 걸쳐 높은 합금 온도에서 낮은 어니일링 온도로 낮아지고 그 이후에 상기 집적 회로는 제 2시구값 동안 저온에서 어니일링 된다.

본 발명의 또다른 실시예에서, 금속화 및 저온 어니일링 단계는 다른 장치에 의해 실시된다. 제 2실시예에서, 반도체 집적 회로는 금속-반도체 접촉부를 형성하는데 사용되는 분리된 장치에 의해 어니일링되고, 합금 단계보다 저온에서 실시된다.

본 발명은 첨부한 도면을 참조하여 이하의 상세한 설명으로브터 보다 명확히 이해될 수 있다.

제2a도는 금속/n＋ 반도체 접촉부를 나타낸다. 도시한 바와같이 다량 도핑된 n＋ 영역(101)은 기판(104)상에 형성된다. 기판(104)은 p 혹은 n형으로 소량 도핑된 반도체이다. 제2a도에서 이러한 n＋ 영역(101)은 게이트 산화층(108)상의 폴리사이드층(102)으로 한정된 2개의 활성 영역 사이에 형성된다. 상기 폴리사이드층 (102)은 도시한 바와같이 n＋ 영역(101)을 공유하는 2개의 전계 효과 트랜지스터의 게이트를 형성한다. 저온산화층(109)은 폴리사이드층(102)과 제 2폴리실리콘층(도시생략) 사이를 절연시킨다 붕소인 실리케이트 유리층(105)은 금속층(103)으로 도시된 제 1금속층의 용착을 위해 원형 형상을 갖는다. 또다른 저온산화충(106)은 금속층(103)의 상부에 나타내었으며, 또다른 인 실리케이트 유리층(107)은 저온 산화층(106)의 상부에 제공된다. 상기 표면은 플라즈마 질화물층(110)에 의해 비활성화 된다. 금속층(103)을 제공하는 단계는 반응성 이온에칭(RIE)과 같은 에칭 단계가 n＋ 영역(101)위에 반도체 구조물을 선택적인 에칭에 의해 제거함으로써 상기 n＋ 영역(101)을 노출시키기 위해 사용한 후, 제조공정의 후반부에서 통상적으로 실행된다.

본 발명은 NMOS 및 CMOS 제조에 상업적으로 이용 가능하다. 트윈 웰CMOS 공정 시퀀스에 따른 제조는 이하에 기술하기로 한다.

일실시예에서 상기 반도체 구조는 얇은 열응력 제거(thin thermal stress-relif) 산화막 및 두꺼운 실리콘 질화물막으로 세척 및 코팅된 N형 기판상에서 제조된다. 포토레지스트가 용착되고 상기 포토레지스트와 실리콘 질화물 및 산화필름은 에칭 및 패턴화 된다. 인의 주입은 집적 회로의 N-웰 영역을 얻기 위해 행해진다. 상기 포토레지스트가 제거되고, N-웰 영역은 P-웰 마스크를 제공하기 위해 산화된다. 상기 잔류질화물 및 산화층이 제거되며, 붕소의 주입은 상기 집적 회로의 P-웰 영역을 얻기 위해 실시된다. 응력 제거 산화층 및 질화물층은 재형성된다.

활성 영역은 다음과 같이 형성된다. 산화 및 질화물 층은 적당한 활성 영역 마스크로 패턴화되고, P-필드 주입이 행해지며, 열영역 산화물은 상기 활성 영역 사이에서 성장하게 된다. 약 250Å의 두께를 갖는(제2a도의 층(108)과 같은) 게이트 산화물은 상기 활성 영역상에 헝성된다.

게이트로서 기능하는 제2a도의 전도성 폴리사이드층(102)은 상호 연결되고, 활성 영역 접촉부는 다음과 같이 형성된다. 게이트 산화물은 매몰 접촉부의 매몰층 접촉부 호올을 형성하기 위해 패턴화된다. 약 300Å 두께의 제 1폴리실리콘막은 예컨대, 로스앤젤레스에 소재하는 Thermco Corp.사로부터 입수가능한 LPCVD관과 같은 증착 설비를 사용하여 615℃의 증착 온도에서 증착된다. 제 1폴리실리콘막은 예컨대 Thermco Corp.사로부터 입수가능한 POCl3과 같은 설비를 사용하여 면적당 약 17.5Ω의 시트 저항으로 인으로 도핑된다. 디글레이즈(deglaz) 및 황상 세척후에 약 2000Å 두께의 텅스텐 실리사이드막이 California, Mountain View에 소재하는 Genus Corp. 사로부터 입수가능한 CVD 리액터와 같은 유용한 증착 설비를 사용하여 증착된다. 상기 목적 시트 저항은 면적당 약 43Ω이다. 폴리 사이드로 공지된 상기 텅스텐 실리사드 및 폴리실리콘층은 전도층을 형성하도륵 폴리사이드 마스크에 따라 패턴화 된다.

적당한 산화물 두께(예를들어, 약 150Å)는 상기 폴리 사이드층으로 보호되지 않는 모든 활성 영역에 걸쳐서 존재한다. 이어서 실리사이드 어니일링 단계 및 재산화 단계는 상기 활성 영역에 걸쳐서 약 110Å 정도를 부가하는 Thermco사의 반응로의 사용하여 900℃에서 실행된다.

n＋ 영역(101)과 같은 소스 및 드레인 영역은 다음과 같이 형성된다. 저온의 200Å 두께를 갖는 산화물층은 California, San Jose에 소재하는 Anicon Inc.로부터 입수 가능한 CVD 리액터와 같은 적절한 설비를 사용하여 증착된다. 이러한 결과 LTO 막은 폴리사이드막의 측벽상의 막을 제외하고 모든 LTO 막을 제거하기 위해 California, Santa Clara에 소재하는 Applied Materials Inc.로부터 입수가능한 RIE 에쳐 모델8310과 같은 적절한 설비를 사용하여 비등방성으로 에칭된다. 측벽 스페이서가 발생한다. 약 100Å＋/-100Å으로 측정되는 산화물층은 상기 폴리사이드층으로 보호되지 않는 활성 영역에 남게 된다. 상기 N-웰영역은 포토레지스트에 의해 마스크되고, 인, 비소와 같은 유용한 N-형 도우펀트는 게이트 구조물, LTO측벽, 또는 필드 산화물에 의해 보호될 수 없는 P-웰 영역으로 주입된다. 예를들어, 인 및 비소가 모두 사용될 경우, 적당한 선량 및 전압이 인가되고, 인이 주입되는 경우 1.5 El4 내지 2.5 E14 범위에서 선량되고 65KeV 내지 75KeV 범위에서 전력이 인가되며, 비소가 주입되는 경우 6 E15 내지 8 El5 범위에서 선량되고 60 KeV 내지 80 KeV 범위에서 각각 전력이 인가된다. 상기 포토레지스트가 벗겨지고 새로운 포토레지스트가 P-웰 영역을 마스크하기 위해 증착된다. 붕소 및 이플루오르화물과 같은 유용한 P-형 도우펀트는 게이트 구조물, LTo 측벽 또는 필드 산화물에 의해 보호될 수 없는 N-웰 영역으로 주입된다.

상기 경우에 있어 3 El5 내지 6 El5 범위에서는 선량 및 60 KeV 내지 80 KeV 영역에서의 전력 인가가 적당하며 상기 포토레지스트는 벗겨지게 된다.

제2폴리(″Poly II″)구조는 다음과 같이 제조된다. 제2a도의 층(109)과 같은 LTO층은 상술한 anicon CVD 리액터와 같은 설비를 사용하여 360℃에서 약 2000Å의 두께로 증착된다. 상기 LTO 막은 상술한 Thermco사의 노관과 같은 설비를 통하여 고밀도화된다. 마스크 단계는 층(109)과 같은 LTO층을 통해 접촉호올의 에칭이 동시에 실행된다. 포토레지스트가 패턴화되고, 접촉 호올은 상술한 Applied Material RIE 에쳐를 사용하는 플라즈마 에칭과 같은 설비를 사용하여 고밀도화된 LTO층을 통해 에칭된다.

이어서 제2폴리실리콘막은 상기 언급된 Thermco LPCVD관과 같은 장치를 이용하여 약 2000Å의 두께로 증착된다. 포토레지스트층은 제2폴리실리콘층상에 증착되며, Poly ll 마스크를 따라 적절히 패턴화되며, 또한 소스, 드레인 및 박막 필름 트랜지스터 채널을 포함하는 제 2폴리실리콘 특성을 형성하기 위해 에칭된다. 이러한 에칭 기술은 California, Fremont에 소재하는 LAM Research Corp.로부터 입수가능한 플라즈마 에쳐 모델 490을 사용하는 플라즈마 폴리 에칭법이다. 상기 제 2폴리실리콘 층의 잔류 부분은 약 150Å 두께로 재산화되며, 적절히 패턴화된 포토레지스트층으로 도포되고, 제 2폴리실리콘층의 잔류 부분의 규정 소스 및 드레인 영역처럼 폴리 II주입 마스크 노출 전도부에 따라 에칭된다. Poly II주입은 예컨대, 8.OEl5의 선량 및 50KeV의 에너지의 인과 같은 유용한 도우펀트를 사용함으로써 행하여진다.

제 1금속 성형은 다음과 같이 제조된다. 제2a도의 층(105)와 같은 BPSG (borophosphosilicate glass)층은 400℃에서 증착되고, 5500Å 내지 7000Å 두께로 재 증착된다. 기저층 및 BPSG층을 통해 접촉 호울을 만드는 여러 에칭 단계에 의해 마스킹 단계가 실시된다. 알루미늄과 같은 유용한 제 1금속층은 예를들어 6500Å 두께로 증착되고 상호 접속 라인의 형성을 위해 적절히 패턴화 된다.

다른 금속 용착 방법도 사용 가능하지만, 상기 금속은 플라즈마 상태로서 금속 타게트에 충격을 가하는 스퍼터러(sputterer)에 의해 용착된다. 상기 금속 타게트는 98.5%의 알루미늄과 1%의 실리콘 및 0.5%의 구리로 구성되는 주괴이다. 상기 알루미늄은 플라즈마 상태로 증기화 되어 상기 반도체 표면에 증착된다.

상기 나머지 금속은 금속 라인을 형성하도륵 반도체 표면에서 에칭되어 제거된다. 패시베이션층(107)을 형성하는 단계 또는 추가의 금속층을 제공하는 단계와 같은 추가의 제조 공정은 각 단계에서 400℃를 넘지 않은 온도 범위를 제공하는 방법으로 실행된다.

금속 라인(100)과 n＋ 영역(101)값의 접촉부에 양호한 저항성 접촉이 되도록, 합금단계는 알루미늄의 경우 400℃인 충분히 고온 상태이어야 한다.

상기 금속의 용융점 이하인 이와 같은 고온에서, 상기 금속은 합금되어 최대로 균일한 접촉 영역을 형성하게 된다.

실리콘 표면상에 존재하는 모든 불포화 결합(dangling bond)을 제거하기 위한 합금단계 동안 형성 가스가 유입된다.

제2b도는 제2a도와 유사한 구조물을 나타내는데, 상기 구조물은 제2a도에 나타낸 n＋영역(101)보다 깊이 도핑된 p＋ 영역(201)을 갖는다. p＋/금속 접촉부를 형성하는 처리단계는 제2a도와 관련하여 위에서 이미 설명하였다.

본 발명에 따라서 저온 어니일링 단계는 합금단계 이후에 제공된다. 이러한 저온 어니일링 단계는 합금 단계가 행해질때의 온도보다 저온에서 일어난다. 왜냐하면 금속 용해도는 온도에 반비례하고, 저온 어니일링단계동안 금속 원자는 상기 격자로부터 침전되기 때문이다. 알루미늄의 경우, 원자의 침전은 n＋/알루미늄 접촉 저항을 개선시키고, p＋/알루미늄 접촉 저항을 다소 증가시킨다. 본 발명의 충분한 장점을 달성하기 위하여 상기 침전 금속 원자가 상기 반도체 격자로 재입사 되는 것을 방지하도륵 최종의 저온 어니일링단계 이후에 저온 어니일링 단계 이상의 온도가 집적 회로에 인가되어서는 안된다.

제3도는 본 발명에 따른 합금 및 합금후 단계에 대한 온도 대 시값 관계를 나타낸 그래프이다. 편의상 제 3도에 나타낸 단계를 포함하는 공정을 이하에서 공정 ″ALLOY3″라고 하자, ALLOY3에서, 웨이퍼가 400℃의 노관내부의 제 1위치에 놓이면, 상기 웨이퍼는 시구값 20에서 10분값 질소 분위기하에서 유지된다.

이후 수소(용적율 10%이며 질소에 의해 운반됨)가 시구값 21에서 30분값 노관으로 유입된다. 시구값 21의 말단에서 수소를 제거하기 위해 질소가 노관으로 유입된다. 그후 상기 웨이퍼는 본 발명에 따라서 시구값 22에서 3시값 동안 저온으로 노관내에서 어니일링 된다. 이 2시값 동안 노관의 온도는 2시값에 걸쳐 소정의 제어방식에 따라 400℃에서 250℃로 감온되고, 상기 노관의 온도는 1시값 동안 250℃로 유지된다.

저온 어니일링에 대한 온도와 시값 영역의 적정 프로필을 결정하기 위해 여러 실험이 실시된다. 제 4 도는 각각 350℃, 300℃, 250℃ 온도의 질소 분위기의 노관에서 2시간씩 총 3회의 어니일링을 실시한 이후의 웨이퍼의 접촉 저항의 변화를 나타낸 것이다. P＋/알루미늄 접촉부(″Ml/P＋″) 및 n＋ 알루미늄 접촉부 (″M1/N＋″)에서의 접촉 저항은 각각 2시값의 어니일링 기간 이후에 측정된다. 제 4도에서 도시한 바와같이, 그래프상에 선 401로 나타낸 Ml/N＋ 접촉 저항은 합금 단계가 400℃에서 완성되었을 경우 152±17.3Ω으로 측정되고, 350℃에서 2시값의 어니일링 후에는 109±8.7Ω으로 감소하게 되며, 또한 300℃에서 2시간의 어니일링 후에는 78.4±5.5Ω으로 추가로 감소된다. 아울러 250℃에서 2시간의 어니일링이 추가될 경우는 M1/N＋접촉 저항값은 변동이 없다. 2시간씩 3회에 걸친 구값동안 그래프상에 선 402로 나타낸 Ml/P＋ 접촉저항은 350℃에서 2시간 경과후 68.3±2.9Ω에서 69.0±3.5Ω으로 증가하고, 이어서 300℃에서 2시간의 어니일링 후에는 70.7±3.7Ω으로 증가하며, 최종으로 250℃에서 2시간의 어니일링 후에는 71.41±3.6Ω으로 증가하게 된다.

제5도는 250℃의 질소 분위기의 노관에서 2시값 동안의 어니일링 단계이후에 400℃에서 합금 단계를 거친 상기 웨이퍼의 접촉 저항 변화를 나타낸 그래프이다. 제 4도와 마찬가지로 그래프상에 선 501로 나온 Ml/N＋ 접촉 저항은 250℃에서 2시값 동안 질소 분위기하에서 어니일링을 거친후 101.5±7.4Ω에서 73.9±3.3Ω으로 감소하였다. 이에 대응하여 그래프상에 선 502로 나타낸 Ml/P＋ 접촉 저항은 63.0±0.4Ω에서 63.9±0.6Ω으로 증가하게 된다. 왜냐하면 제 5도에서 나타낸 웨이퍼의 최종 접촉 저항은 제4도에 나타낸 웨이퍼의 접촉 저항과 거의 같은 수준이고, 이러한 접촉 저항은 저온에서 성공적으로 어니일링되며, 어니일링 단계의 결과에 따른 영향이 최소화 된다.

제4 및 제5도의 결과에서 알 수 있듯이, 최종 접촉 저항은 최종 어니일링 온도에 의해 결정된다. 그러므로 웨이퍼는 합금 기값 이후 즉시 어니일링 단계가 실행될 필요는 없지만, 필요한 경우 실온에서 합금 단계이후 다소의 시값이 경과한 후 어니일링 단계를 수행한다.

제6도는 ALLOY2 및 ALLOY3 공정하에서 웨이퍼의 접촉 저항을 비교해서 나타낸 그래프이다. 제1도에 도시한 ALLOY2 공정에 따르면, 노관에서 수소를 제거한 후 웨이퍼는 5분 동안인 시구값 12의 말단에서 400℃의 노관에서 제거된다. 이러한 웨이퍼는 그래프 상의 선 601로 나타낸 Ml/N＋ 접촉 저항은 100±10.2Ω으로 측정되고, 그래프상의 선 602로 나타낸 Ml/P＋접촉 저항은 62.6±0.6Ω으로 측정된다. 그러나, 제3도에 도시된 ALLOY3 공정에 따르면, 또다른 웨이퍼는 2시값 동안에 걸쳐 250℃로 감온된 노관에 남아, 1시값 동안 250℃의 질소 분위기하에서 추가로 어니일링된다. 저온 어니일링 이후, 이러한 후자의 웨이퍼의 Ml/N＋ 접촉 저항은 81.2±4.2Ω으로 측정되고, Ml/P＋ 저항은 65.7±1.1Ω으로 측정된다.

그러므로, 상기 Ml/N＋ 접촉 저항은 최종 어니일링 온도에 의해 크게 영향을 받는다. 최적 어니일링 온도는 약 250℃ 내지 300℃ 범위이다. 이러한 저온 어니일링 단계는 Ml/P＋ 접촉 저항을 다소 증가시킨다.

M/N＋ 접촉 저항의 개선은 높은 양품율을 갖게 된다. 아래의 표 1은 어니일링 단계 이전에 다수의 결함다이(die)를 갖는 웨이퍼의 수에 있어서 개선된 양품율을 나타내었다. 표 1에서 Bin 1다이는 명세서에 제한된 전기적 파라미터 값을 갖는다. Bin 8 다이는 각각 결점을 지니고 있는데, 이는 논리 로우 출력이 요구되는 경우 상기 다이의 출력 패드에서의 전압이 소정의 값(0.3 Volt)을 초과하기 때문이다. 출력 트랜지스터의 n＋/금속 경계면에서 고 접촉 저항은 Bin 8 결함을 갖게 한다. 표 1에 도시한 바와 같이 저온 어니일링 단계 이후, Bin 1에서 수용가능한 다이의 총수는 증가한 반면, Bin 8에서 결함 다이의 총수는 현저히 감소하였다. 이러한 웨이퍼 그룹의 전체 양품율은 33.1%에서 53.5%로 개선되었다.

[표 1]

표 2는 저온 어니일링 단계가 그 어니일링 단계 이전에 양호한 Bin 1 양품율을 갖는 웨이퍼상에 역 효과를 주고 있지 않음을 나타내고 있다.

[표 2]

본 발명의 제2실시예에는 노관에서 저온 어니일링 단계를 행하지 않고 합금 단계가 행해진 노관에서 제거되어 오븐에서 실시된다. 즉 노관에서 실시되는 ALLOY3의 저온 어니일링 단계와 달리 제 2실시예는 저온 어니일링 단계를 오븐에서 실시하게 된다. 제2실시예에서 웨이퍼는 합금 단계 이후 다소의 시값 경과 이후 질소하에서 2시값 동안 250℃의 오븐에 있게 된다. 예를 들어 웨이퍼는 250℃의 오븐에서 어니일링 단계를 수행하기 전에 하루이상 실온에서 있게 되는 것이다. 또한, 이러한 공정하에서는 오븐이 400℃에서 250℃의 낮은 어니일링 온도로 선형적으로 감은 시킬 필요가 없기 때문에, ALLOY3 공정보다 처리 시값이 짧아진다. 더우기, 즉각적인 처리가 필요하지 않으므로 상기 오븐은 제조설비보다 실험실에 있어도 된다.

그러므로 이러한 제 2실시예의 저온 어니일링 단계는 웨이퍼 테스트 및 분류시에 많은 수의 결함 다이를 갖는 웨이퍼에만 선택적으로 실시될 수 있다.

[표 3]

상기 표 3은 2개의 웨이퍼의 접촉 저항이 각각 250℃ 및 150℃의 오븐에서 연속적으로 2시값씩 2번 연속해서 어니일링된 것을 나타낸다 상기 Ml/N＋ 및 Ml/P＋ 접촉 저항은 저온 어니일링 이전과, 250℃의 어니일링 이후 및, 150℃의 어니일링 이후로 나뉘어 측정된다. 표 3에 도시한 바와같이 상기 웨이퍼의 Ml/N＋ 접촉 저항은 250℃의 어니일링 후에는 감소하고, 150℃의 어니일링 후에는 다소 증가함을 알 수 있다.

상기 노관에서 저온 어니일링과 관련하여 그 결과에 따르면, 상기 웨이퍼의 Ml/P＋ 접촉 저항은 다소 증가함을 알 수 있다. 이 실험은 본 발명의 제 1실시예 따라 노관에서 달성되는 150℃와 200℃사이의 저온 어니일링의 효과가 본 발명의 제2실시예에 따라서 오븐에서의 어니일링 단계에 의해서도 달성될 수 있음을 알수 있다.

[표 4]

표 4는 오븐내의 질소 분위기하에서 250℃로 2시값의 어니일링 구값 전후에 4개의 웨이퍼에 대한 Ml/N＋ 및 Ml/P＋ 접촉 저항을 나타낸 것이다 표 4에 도시한 바와 같이, 이들 웨이퍼에 대한 Ml/N＋ 접촉 저항값은 저온 어니일링 단계에 의해 현격히 감소하였다. 또한 Ml/P＋ 접촉 저항값은 다소 증가하였다.

즉 이러한 실험은 제1 및 제2실시예로 달성되는 효과가 호환가능함을 나타내고 있다.

상기 상술한 실시예는 본 발명의 특정 실시예를 설명하기 위한 것이며 본 발명의 영역을 제한하는 것이 아니다. 여러 변형 및 변경이 본 발명의 영역내에서 가능하다. 예를들어, 400℃에서 250℃로의 냉각 능력이 ALLOY3의 2시값 보다 빨리 진행되는 노관의 사용은 본 발명의 영역내에서 변형된 것이다. 본 발명은 이하 서술된 청구범위에 의해 구성된다.

Claims (20)

1. 집적 회로의 접촉 저항값을 감소시키는 방법에 있어서, 반도체 물질상에 금속물질의 패턴을 형성하는 단계와; 제 1온도에서 금속물질의 상기 제 1패턴을 함금화 하는 단계와 ; 상기 합금 단계에 이어서, 150℃ 이상, 상기 금속물질층의 증착되는 온도 이하의 온도 범위에서 소정의 시값 주기동안 어니일링하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
2. 제1항에 있어서, 상기 어니일링 단계는 불활성 가스로 충진된 챔버내에서 실행되는 것을 특징으로하는 집적회로의 접촉 저항값 감소방법.
3. 제2항에 있어서, 상기 불활성 가스는 질소인 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
4. 제1항에 있어서, 상기 금속 물질은 알루미늄인 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
5. 제4항에 있어서, 상기 제 1온도는 약 400℃이고, 상기 온도 범위는 약 250℃ 내지 300℃인 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
6. 제1항에 있어서, 상기 소정의 시값 주기는 최소 1시값인 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
7. 제1항에 있어서, 상기 어니일링 단계는 상기 온도 범위내의 온도에서 상기 직접 회로를 유지하면서 실행되는 것을 특징으로 하는 집직 회로의 접촉 저항값 감소방법.
8. 제1항에 있어서, 상기 합금 단계 및 상기 어니일링 단계는 반응 챔버에서 상기 집적회로를 제거하지않고 연속적으로 실행되며, 상기 어니일링하는 단계는 제2시값주기 동안 상기 반응 챔버의 온도를 제1온도로부터 제2온도로 낮추는 감온 단계를 추가로 포함하는 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
9. 제1항에 있어서 상기 합금 단계는 반응 챔버에서 실행되고, 상기 어니일링 단계는 오븐에서 실행되는 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
10. 제1항에 있어서, 상기 집적 회로는 상기 합금 단계와 상기 어니일링 단계 사이에서 상기 온도 범위이하의 온도를 유지하는 것을 특징으로 하는 집적 회로의 접촉 저항값 감소방법.
11. 반도체 물질상에 저항성 금속 접촉부를 헝성하는 방법에 있어서, 적어도 한 지점에서 상기 반도체 물질을 중첩 및 접촉시키는 금속막을 갖는 접촉 구조물을 헝성하는 단계와 ; 상기 금속의 합금화를 위해 소정의 제1주기 동안 상기 접촉 구조물을 제1온도에 노출시키는 단계와 ; 상기 제1노출 단계에 이어서, 금속원자를 상기 반도체 물질 격자로부터 침천시키기 위해 소정의 제2주기 동안 상기 접촉 구조물을 제 2온도에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
12. 제11항에 있어서, 상기 금속막은 알루미늄이고, 상기 반도체 금속은 실리콘인 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
13. 반도체 물질상에 저항성 금속 접촉부를 형성하는 방법에 있어서, 각각 n형 도핑 반도체 물질 및 p형 도핑 반도체 물질을 갖는 적어도 두지점에서 상기 반도체 물질을 중첩 및 접촉시키는 금속막을 갖는 접촉구조물을 형성하는 단계와 ; 상기 금속의 합금화를 위해 소정의 제 1주기동안 상기 접촉 구조물을 제 1온도에 노출시키는 단계와 ; 상기 제 1노출 단계에 이어서, 상기 제 1지점에서 접촉 저항값을 감소시키고 상기 제 2지점에서 접촉 저항값을 증가시키기 위해 소정의 제 2주기동안 상기 접촉 구조물을 제 2온도에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
14. 제13항에 있어서, 상기 제 1지점에서 접촉 저항값의 감소량은 상기 제 2지점에서 접촉저항값의 증가량보다 큰 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
15. 반도체 물질상에 저항성 금속 접촉부를 형성하는 방법에 있어서, 적어도 한 지점에서 상기 반도체 물질을 중첩 및 접촉시키는 알루미늄막을 갖는 접촉 구조물을 형성하는 단계와 : 상기 알루미늄의 합금화를 위해 소정의 제 1주기동안 상기 접촉 구조물을 제 1온도에 노출시키는 단계와 ; 상기 제 1노출 단계에 이어서, 소정의 제 2주기동안 약 150℃ 내지 300℃까지의 범위내에서 상기 접촉 구조물을 제2온도에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
16. 제15항에 있어서, 상기 제 1온도는 약 400℃이고 ; 상기 제 2온도는 약 400℃에서 약 250℃로 2시값동안 선형적인 방법으로 감소하며, 이후 1시값동안 약 250℃로 유지하는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
17. 제15항에 있어서, 상기 제 1온도는 약 400℃이고 ; 상기 제2온도는 약 250℃로 최소 2시값 동안 지속되는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 헝성 방법.
18. 제17항에 있어서, 상기 온도는 약 400℃에서 약 250℃로 급속히 금소되는 것을 특징으로 하는 반도체 물질상에 저항성 금속 접촉부의 형성 방법.
19. 제17항에 있어서, 상기 제 1노출 단계 이후와 상기 제 2노출 단계 이전에, 소정의 주기동안 실온에서 상기 접촉 구조물을 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 물질상에 저항성 접촉부의 형성 방법.
20. 제15항에 있어서, 상기 제 1노출 단계 이후와 상기 제2노출 단게 이전에, 소정의 주기동안 실온에서 상기 접촉 구조물을 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 물질상에 저항성 접촉부의 형성 방법.