JPS5818965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5818965A JPS5818965A JP11705281A JP11705281A JPS5818965A JP S5818965 A JPS5818965 A JP S5818965A JP 11705281 A JP11705281 A JP 11705281A JP 11705281 A JP11705281 A JP 11705281A JP S5818965 A JPS5818965 A JP S5818965A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に高速度、高集積そ度を持つＭＴＳ型ＪＪ！
＆積回路に用いる半導体装置の製造方法に関する。
＆積回路に用いる半導体装置の製造方法に関する。
近年集積回路の集積密度は年々増加し、いわゆる超ＬＳ
Ｉが盛んに研究開発されている。集積密度を増加させる
には回路を構成する素子の寸法を益々小さくして行く必
要がある。然るに厭トランジスタの寸法が小さくなり、
特にチャネル長が短くなるにつれて、いわゆるショート
チャネル効果が生じトランジスタのスレシホールド電圧
が着るしく低下することが知られている。これは主とし
てドレーン電圧による空乏層がチャネル領域に侵入する
ことにより、チャネル領域の電荷がゲート電圧のみなら
ず、ドレーン電圧によっても大きく影響されているから
である。このショートチャネル効果を防ぐ手段としては
、チャネル領域へイオン注入することＫより、この部分
の基板Ｓ度を上げ空乏層の侵入をおさえる方法、ゲート
酸化膜厚を薄くしてゲート電極の電界の影響をより大き
くするなどの方法がある。又一方ソース、ドレインの拡
散深さくＸｊ ）を浅くすると、やはりチャネル領域へ
の空乏層の浸入がおさえられショートチャネル効果を防
ぐことが出来るが、Ｘｊを浅くすると、拡散ノーの層抵
抗が高くなりソース・ドレンの抵抗が上る。又、通常の
工程では拡散層によって配線がソース・ドレインと同時
に形成される為この配線の抵抗も高くなる。更に微細化
によって配線領域の巾が狭まるため拡散層による配線の
抵抗は更に高くなり回路の動作速度が着るしく減少する
という問題がある。又、このような浅いＰＮ接合をつく
って空乏層のチャネル方向への伸びを抑えた場合、いわ
ゆるサーフェス・ブレークダウンによりＰＮ接合の逆方
向耐圧が低下し、電源電圧を高く出来ないなどの問題が
ある。
Ｉが盛んに研究開発されている。集積密度を増加させる
には回路を構成する素子の寸法を益々小さくして行く必
要がある。然るに厭トランジスタの寸法が小さくなり、
特にチャネル長が短くなるにつれて、いわゆるショート
チャネル効果が生じトランジスタのスレシホールド電圧
が着るしく低下することが知られている。これは主とし
てドレーン電圧による空乏層がチャネル領域に侵入する
ことにより、チャネル領域の電荷がゲート電圧のみなら
ず、ドレーン電圧によっても大きく影響されているから
である。このショートチャネル効果を防ぐ手段としては
、チャネル領域へイオン注入することＫより、この部分
の基板Ｓ度を上げ空乏層の侵入をおさえる方法、ゲート
酸化膜厚を薄くしてゲート電極の電界の影響をより大き
くするなどの方法がある。又一方ソース、ドレインの拡
散深さくＸｊ ）を浅くすると、やはりチャネル領域へ
の空乏層の浸入がおさえられショートチャネル効果を防
ぐことが出来るが、Ｘｊを浅くすると、拡散ノーの層抵
抗が高くなりソース・ドレンの抵抗が上る。又、通常の
工程では拡散層によって配線がソース・ドレインと同時
に形成される為この配線の抵抗も高くなる。更に微細化
によって配線領域の巾が狭まるため拡散層による配線の
抵抗は更に高くなり回路の動作速度が着るしく減少する
という問題がある。又、このような浅いＰＮ接合をつく
って空乏層のチャネル方向への伸びを抑えた場合、いわ
ゆるサーフェス・ブレークダウンによりＰＮ接合の逆方
向耐圧が低下し、電源電圧を高く出来ないなどの問題が
ある。
本発明は以上の点Ｋｆｉみなされたものであり、ゲート
電極の側壁を絶縁物で覆い、ソース・ドレインと共にこ
のソース又はドレインＩＩＩＩＫ接続する配線領域のシ
リコン表面及びゲート多結晶シリコン表面を露出しこの
露出した表面にのみ金属膜を選択的に設置すｂことによ
り集積密度を損うことなく比例縮小時のショートチャネ
ル効果を押え同時に高速度動作、高逆方向耐圧化を可能
にする半導体装置の製造方法を提供するものである。
電極の側壁を絶縁物で覆い、ソース・ドレインと共にこ
のソース又はドレインＩＩＩＩＫ接続する配線領域のシ
リコン表面及びゲート多結晶シリコン表面を露出しこの
露出した表面にのみ金属膜を選択的に設置すｂことによ
り集積密度を損うことなく比例縮小時のショートチャネ
ル効果を押え同時に高速度動作、高逆方向耐圧化を可能
にする半導体装置の製造方法を提供するものである。
以下、本発明の実施例を図面を参照しながら詳ＭＫＩ！
明する。
明する。
纂１図＾は通常の工１１によって例えば５０Ω・１のＰ
ｍシリコン基ＩＫ （１０１）上に、フィールド酸化膜
（１０２） 、ゲート酸化膜（１０３’）、リンドープ
多結晶シリコン（１０４）を順次形成した構造を示す。
ｍシリコン基ＩＫ （１０１）上に、フィールド酸化膜
（１０２） 、ゲート酸化膜（１０３’）、リンドープ
多結晶シリコン（１０４）を順次形成した構造を示す。
次にたとえばＡｓを４０ ＫｅＶでＩ Ｘ １Ｇ”イオ
ン注入することによりソース・ドレイン領域（ｘｏｓ）
、（ｘｏｓ）及び配線領域（１０５’）を形成する。次
いで例えばウェハーを１０００″’０ｄｒｙＯ，で２０
分酸化シ、熱酸化膜（１０６）を形成すると同時にイオ
ン注入されたＡ３を電気的に活性化させる。（第１図＠
）。次に気相成長法によりＳ ｉ（％ （１０７）を全
面に約ａｏｏＯＡ形成する（第１図（Ｑ ）。次にエツ
チングに方向性をもったりアクティブ・イオンエツチン
グ又はスパッタエツチング法等によりシリコン酸化膜を
約３００ＯＡエツチング除去するとゲート多結晶シリコ
ン（１０４）の両［Ｋのみ、その側壁を覆うようにＳ
ｉ Ｏｔ （１０８）を残し、ソース・ドレイン領域（
ｔｏｓ）（１０５′）、配線領域（１０５つ及びゲート
・ポリシリコン（１Ｇ４）の表面を露出した構造をつく
ることが出来る（第ｘａｌ（Ｉ））。次に、ウェハーを
加熱しながら金属のハロゲン化合物ガスを減圧下で還元
させる。
ン注入することによりソース・ドレイン領域（ｘｏｓ）
、（ｘｏｓ）及び配線領域（１０５’）を形成する。次
いで例えばウェハーを１０００″’０ｄｒｙＯ，で２０
分酸化シ、熱酸化膜（１０６）を形成すると同時にイオ
ン注入されたＡ３を電気的に活性化させる。（第１図＠
）。次に気相成長法によりＳ ｉ（％ （１０７）を全
面に約ａｏｏＯＡ形成する（第１図（Ｑ ）。次にエツ
チングに方向性をもったりアクティブ・イオンエツチン
グ又はスパッタエツチング法等によりシリコン酸化膜を
約３００ＯＡエツチング除去するとゲート多結晶シリコ
ン（１０４）の両［Ｋのみ、その側壁を覆うようにＳ
ｉ Ｏｔ （１０８）を残し、ソース・ドレイン領域（
ｔｏｓ）（１０５′）、配線領域（１０５つ及びゲート
・ポリシリコン（１Ｇ４）の表面を露出した構造をつく
ることが出来る（第ｘａｌ（Ｉ））。次に、ウェハーを
加熱しながら金属のハロゲン化合物ガスを減圧下で還元
させる。
例えばウェハーをシリコンと金属の合金化温度より低い
温度、−例として約４００〜６００℃に加熱して、酊・
とＨ３のガスを反応させるととくよりＷ（タングステン
）を気相成長（ＯＶＤ）させると露出したシリコン表面
及び多結晶シリコン表面にのみＷを選択的に堆積させる
ことが出来る。圧力はＱ、１〜１０ Ｔｏｒｒ で良い
。ここではウェハーを直接加熱したが、反応炉を加熱す
ることによりウェハーを加熱しても良い。この様にして
ソース・ドレイン領域（１０５）、（１０５’）表面は
ぼ全面と配線領域（１０５つ表面及びゲートポリシリコ
ン表面（１０４）に約１１００人のタングステン（１０
９）が−挙に形成される（第１図＠）。以下は通常のＭ
ＤＳ ）ランジスタの製造１８に従ってＰ２Ｏ層（１１
１） 、コンタクトホール（１１２） 、’ｌメタライ
ゼーション（１１３）等が形成される。又最後に保１膜
としてＰ２Ｏ層（１１４）が設置されボンディング用の
穴開けなどが行なわれ、助トランジスタが完成する（第
１図（ト））。
温度、−例として約４００〜６００℃に加熱して、酊・
とＨ３のガスを反応させるととくよりＷ（タングステン
）を気相成長（ＯＶＤ）させると露出したシリコン表面
及び多結晶シリコン表面にのみＷを選択的に堆積させる
ことが出来る。圧力はＱ、１〜１０ Ｔｏｒｒ で良い
。ここではウェハーを直接加熱したが、反応炉を加熱す
ることによりウェハーを加熱しても良い。この様にして
ソース・ドレイン領域（１０５）、（１０５’）表面は
ぼ全面と配線領域（１０５つ表面及びゲートポリシリコ
ン表面（１０４）に約１１００人のタングステン（１０
９）が−挙に形成される（第１図＠）。以下は通常のＭ
ＤＳ ）ランジスタの製造１８に従ってＰ２Ｏ層（１１
１） 、コンタクトホール（１１２） 、’ｌメタライ
ゼーション（１１３）等が形成される。又最後に保１膜
としてＰ２Ｏ層（１１４）が設置されボンディング用の
穴開けなどが行なわれ、助トランジスタが完成する（第
１図（ト））。
第２１１にこの平面図を示す。図中Ａ−Ａ断面が８１図
で示したものである。このトランジスタは例えばスイッ
チングＴｒとして用いられ、ゲートＫ例えば！Ｓｖを印
加しておいてインバータ（図示せず）から例えば５ｖの
電圧がソースに入力されると、ドレインには５Ｖ−Ｖｔ
ｉ（１，きい値）が出力され、拡散配線層を通して他の
トランジスタのゲ一）Ｋ入力される。館１図（ト）Ｋ示
したソース及びドレイン電極配線（１１３）は他の入力
及び出力端子である。
で示したものである。このトランジスタは例えばスイッ
チングＴｒとして用いられ、ゲートＫ例えば！Ｓｖを印
加しておいてインバータ（図示せず）から例えば５ｖの
電圧がソースに入力されると、ドレインには５Ｖ−Ｖｔ
ｉ（１，きい値）が出力され、拡散配線層を通して他の
トランジスタのゲ一）Ｋ入力される。館１図（ト）Ｋ示
したソース及びドレイン電極配線（１１３）は他の入力
及び出力端子である。
以上の方法によって作られた助トランジスタは、ソース
・ドレイン部及びゲート部の表面に約１１０ ＯＡのタ
ングステンが形成されている為ソース・ドレイン部及び
ゲート部は約１０／口、という極めて低い抵抗が得られ
、従来の方法で作った拡散層（Ｉｓ＝５０Ω／口）に比
べ、ドレイン（又はソース）から延在する拡散層配線に
於ける、信号の遅延時間は約殆ｏに減少することが出来
た。
・ドレイン部及びゲート部の表面に約１１０ ＯＡのタ
ングステンが形成されている為ソース・ドレイン部及び
ゲート部は約１０／口、という極めて低い抵抗が得られ
、従来の方法で作った拡散層（Ｉｓ＝５０Ω／口）に比
べ、ドレイン（又はソース）から延在する拡散層配線に
於ける、信号の遅延時間は約殆ｏに減少することが出来
た。
ドレイン（又はソース）と拡散層配線の層抵抗は共に遅
延に利くが一般に配線領域の長さがこれに接続するソー
スやドレインの寸法より長く、従ってソースやドレイン
より抵抗が高いので配線領域表面にメタルを形成する効
果は大きい。配線領域はドレイン・ソース両方に設けて
も構わない。又との方法では、拡散層の抵抗値とは関係
なく、ソース・ドレイン形成用イオン注入のドーズ量を
決めることが出来、この場合Ｉ Ｘ １０”ｚ ’と従
来法の１×１０〜ｌＸ１０３ に比らべ１０倍以上の
小さなドーズ量を用いている為ゲート端部に於るＭの濃
度は低くすることが出来る。その為ドレインの空乏層は
基板側（Ｐ領域）ばかりでな（、Ａｓイオン注入層側（
Ｎ領域）即ちＰＮ接合の内側にも伸びる。この結果、ド
レイン近傍の空乏層幅が拡がりサーフェスブレークタウ
ン電圧を従来の方法にくらべて約４〜５ｖ上昇させるこ
とが出来た。
延に利くが一般に配線領域の長さがこれに接続するソー
スやドレインの寸法より長く、従ってソースやドレイン
より抵抗が高いので配線領域表面にメタルを形成する効
果は大きい。配線領域はドレイン・ソース両方に設けて
も構わない。又との方法では、拡散層の抵抗値とは関係
なく、ソース・ドレイン形成用イオン注入のドーズ量を
決めることが出来、この場合Ｉ Ｘ １０”ｚ ’と従
来法の１×１０〜ｌＸ１０３ に比らべ１０倍以上の
小さなドーズ量を用いている為ゲート端部に於るＭの濃
度は低くすることが出来る。その為ドレインの空乏層は
基板側（Ｐ領域）ばかりでな（、Ａｓイオン注入層側（
Ｎ領域）即ちＰＮ接合の内側にも伸びる。この結果、ド
レイン近傍の空乏層幅が拡がりサーフェスブレークタウ
ン電圧を従来の方法にくらべて約４〜５ｖ上昇させるこ
とが出来た。
又、ソース・ドレインの空乏層容量も約４０１減少させ
ることが出来、その結果素子の動作速度を約１０慢〜３
０−改善することが出来た。又この場合、ＰＮ接合面は
シリ゛コンの基板の主面より約２０００人（従来は約０
．４声）の深さＫあリショートチャネル効果を極めて有
効に防止することが出来た。
ることが出来、その結果素子の動作速度を約１０慢〜３
０−改善することが出来た。又この場合、ＰＮ接合面は
シリ゛コンの基板の主面より約２０００人（従来は約０
．４声）の深さＫあリショートチャネル効果を極めて有
効に防止することが出来た。
以上に述べた如く本発明によれば、集積密度を損うこと
なく浅い接合深さＸＩＫよってショートチャネル効果を
防止しつつ、しかも低い層抵抗のソース・ドレイン及び
配線領域を形成することが出来、又ゲートポリシリコン
の抵抗も下げることが出来るので入力や出力信号の遅延
を防ぐことができ、又、サーフェスブレークタウン電圧
も上昇させることが出来るようになる。
なく浅い接合深さＸＩＫよってショートチャネル効果を
防止しつつ、しかも低い層抵抗のソース・ドレイン及び
配線領域を形成することが出来、又ゲートポリシリコン
の抵抗も下げることが出来るので入力や出力信号の遅延
を防ぐことができ、又、サーフェスブレークタウン電圧
も上昇させることが出来るようになる。
しかも、メタルをはり付けるためにマスク工程を一回増
やすとマスク合わせ余裕を取るためにその分集積度が低
下するが本発明によれば、ゲート電極に対してメタルを
自己整合して形成しているので高集積密度化に好適であ
る（０．７〜１戸有利見又、折角低□抵抗層化にしたに
もかかわらずマスク合わせずれにより抵抗値が変わりト
ランジスタ特性の制御が困離になることもない。
やすとマスク合わせ余裕を取るためにその分集積度が低
下するが本発明によれば、ゲート電極に対してメタルを
自己整合して形成しているので高集積密度化に好適であ
る（０．７〜１戸有利見又、折角低□抵抗層化にしたに
もかかわらずマスク合わせずれにより抵抗値が変わりト
ランジスタ特性の制御が困離になることもない。
岡、上記実施例では第１図β）に示した様に、ソース・
ドレイン部へのんイオン注入後に熱酸化を行っているが
、これによってソース・ドレインとゲート間の絶縁耐圧
を向上させることが出来た。
ドレイン部へのんイオン注入後に熱酸化を行っているが
、これによってソース・ドレインとゲート間の絶縁耐圧
を向上させることが出来た。
又、１１１１ 図（０）Ｋ示Ｌ ？ｌｌＫ全面Ｋ ０Ｖ
Ｄ８ｔＯ，（１０７）を堆積した後、ウェハ全面Ｋｌｌ
えば１００Ｇ℃でｐｏｏｌ、拡散を行ってもよい。こう
すればいわゆるリンゲッタ一工程が行われて、ゲート酸
化膜や、その他の絶縁膜中に存在するＮａなどの可動イ
オンが不活性化されて素子の信頼性を向上させることが
出来る。又、シリコンウェハー中の重金属なども取り除
かれＰＮ接合の特性が改善されるなどの効果がある。さ
らには第１図（ハ）で行った熱酸化工程を省略してこの
ＰＯＯｊ、拡散工程でイオン注入されたＡ３を活性化さ
せてもよい。こうすればより浅い接合を形成するのに有
利である。
Ｄ８ｔＯ，（１０７）を堆積した後、ウェハ全面Ｋｌｌ
えば１００Ｇ℃でｐｏｏｌ、拡散を行ってもよい。こう
すればいわゆるリンゲッタ一工程が行われて、ゲート酸
化膜や、その他の絶縁膜中に存在するＮａなどの可動イ
オンが不活性化されて素子の信頼性を向上させることが
出来る。又、シリコンウェハー中の重金属なども取り除
かれＰＮ接合の特性が改善されるなどの効果がある。さ
らには第１図（ハ）で行った熱酸化工程を省略してこの
ＰＯＯｊ、拡散工程でイオン注入されたＡ３を活性化さ
せてもよい。こうすればより浅い接合を形成するのに有
利である。
又、第１図０及び（至）に示した如（０ＶＤ８ｉ０１を
堆積して全面をリアクティブ・イオン・エツチングする
ことによりシリコン表面（１０５，１０５’、１０５″
）を露出させた後、多結晶シリコン、シリコン基体表面
をエツチングすると、均一性向上に効果がある。
堆積して全面をリアクティブ・イオン・エツチングする
ことによりシリコン表面（１０５，１０５’、１０５″
）を露出させた後、多結晶シリコン、シリコン基体表面
をエツチングすると、均一性向上に効果がある。
即ち、イオンエツチング時にシリコン表面に１有機系の
重合膜が形成され又、シリコンも表面の約１００人位の
領域に多くの結晶欠陥が導入され、これらを残量した状
態で次の工程に進むとしばしば金属膜堆積が不均一にな
ることがあるが、リアクティブイオン・エツチング後に
１シリコン表面をＯ，プラスマ処理、希ＨＦ処理、ＯＦ
４プラスマによりＳｉのエツチング、コリンなどを用い
たシリコン表面のエツチングなどの適当な組合せで、除
去処理するととＫより、金属膜の均一性が向上する。
重合膜が形成され又、シリコンも表面の約１００人位の
領域に多くの結晶欠陥が導入され、これらを残量した状
態で次の工程に進むとしばしば金属膜堆積が不均一にな
ることがあるが、リアクティブイオン・エツチング後に
１シリコン表面をＯ，プラスマ処理、希ＨＦ処理、ＯＦ
４プラスマによりＳｉのエツチング、コリンなどを用い
たシリコン表面のエツチングなどの適当な組合せで、除
去処理するととＫより、金属膜の均一性が向上する。
上記実施例では、イオン注入後、ゲート側壁に絶縁性被
膜を形成したが、この順を逆にすることもできる。
膜を形成したが、この順を逆にすることもできる。
第３回内は通常の工程によって例えば５０Ω・備のＰ型
シリコン基板（３０１）上に、フィールド酸化膜（３０
２） 、ゲート酸化膜（３０３）、リンドープ多結晶シ
リコン（３０４）を順次形成した構造を示す。
シリコン基板（３０１）上に、フィールド酸化膜（３０
２） 、ゲート酸化膜（３０３）、リンドープ多結晶シ
リコン（３０４）を順次形成した構造を示す。
次にたとえば全面に（至）・５ｉｆｔ （３０５）を例
えば約３０００人堆積とする（第３図（ａ）。次にエツ
チングに方向性をもったりアクティブイオン・エツチン
グ又はスパッタエツチング法等によりＧ■・Ｓｉ嶋を約
ａｏｏｏ人エツチング除去すると１１１３図０に示した
様にゲートポリシリコンの側壁部にのみＣの８ｉ０＊（
３０ｇ）を残置するととが出来る。このとき露出された
シリコン表面は、例えばエツチングとしてリアクティブ
・イオン・エツチングを用いた場合は、有機系の被膜の
形成、結晶欠陥の発生などで広い意味での欠陥層が形成
される。かかる層を取り除くべく、表面層をエツチング
除去する工程をここで行ってもよい。これには例えば偽
プラスマ処理、σ４系のガスを用いたシリコンのエツチ
ング、アルカ’ｊｅｔ（コリンなど）を用いたシリコン
のエツチングなどの処理及びこれらを２つ以上組合せた
処理などが用いられる。
えば約３０００人堆積とする（第３図（ａ）。次にエツ
チングに方向性をもったりアクティブイオン・エツチン
グ又はスパッタエツチング法等によりＧ■・Ｓｉ嶋を約
ａｏｏｏ人エツチング除去すると１１１３図０に示した
様にゲートポリシリコンの側壁部にのみＣの８ｉ０＊（
３０ｇ）を残置するととが出来る。このとき露出された
シリコン表面は、例えばエツチングとしてリアクティブ
・イオン・エツチングを用いた場合は、有機系の被膜の
形成、結晶欠陥の発生などで広い意味での欠陥層が形成
される。かかる層を取り除くべく、表面層をエツチング
除去する工程をここで行ってもよい。これには例えば偽
プラスマ処理、σ４系のガスを用いたシリコンのエツチ
ング、アルカ’ｊｅｔ（コリンなど）を用いたシリコン
のエツチングなどの処理及びこれらを２つ以上組合せた
処理などが用いられる。
次Ｋ例えばウェハーを１０００℃ｄｒｙ０１中で約１時
間酸化してシリコン表面に約５００人の熱酸化膜（ａｏ
７）を成長させる。
間酸化してシリコン表面に約５００人の熱酸化膜（ａｏ
７）を成長させる。
次にこの熱酸化膜をとおして例えば１００ＫＶでＡｓを
ｌＸ１０３ イオン注入する（１１３図０）。
ｌＸ１０３ イオン注入する（１１３図０）。
その後例えば１０００℃のＮ、雰囲気で約２０サウエハ
ーを加熱するとイオン注入されたんが活性化されるとと
もに横方向にも拡散し、拡散層のエッチ部がゲートポリ
シリコンのエッチ部と概−接する様に出来る（第３図（
６）参ｊｌ）。
ーを加熱するとイオン注入されたんが活性化されるとと
もに横方向にも拡散し、拡散層のエッチ部がゲートポリ
シリコンのエッチ部と概−接する様に出来る（第３図（
６）参ｊｌ）。
次に熱酸化膜Ｃ５ｏｒ＞をエツチング除去し、ウェハー
を例えば約４００〜６００℃に加熱して、喝と鴇のガス
を反応させることにより、Ｗ（タングステン）を気相成
長させると露出したシリコン表面及び多結晶シリコン表
面にのみＷ （３０８）を選択的に堆積させることが出
来る。
を例えば約４００〜６００℃に加熱して、喝と鴇のガス
を反応させることにより、Ｗ（タングステン）を気相成
長させると露出したシリコン表面及び多結晶シリコン表
面にのみＷ （３０８）を選択的に堆積させることが出
来る。
この様にしてソース・ドレイン領域（３０９）、（３０
９）表面、配線領域（３０９’）表面及びゲート・ポリ
シリコン（３０４）表面全面に約１１００人のタングス
テン（ａｏｇ）がはりつけられる。
９）表面、配線領域（３０９’）表面及びゲート・ポリ
シリコン（３０４）表面全面に約１１００人のタングス
テン（ａｏｇ）がはりつけられる。
以下は通常の肛トランジスタの製造工１１に従ってＰ２
Ｏ層（３１１） 、コンタクトホール（３１２） 、Ａ
ｊメタライゼーション（３１３）等が形成される。又最
後に保護膜としてＰ２Ｏ層（３１４）が設置されボンデ
ィング用の穴開けなどが行なわれ、助トランジスタが完
成する（菖３図（ト））。
Ｏ層（３１１） 、コンタクトホール（３１２） 、Ａ
ｊメタライゼーション（３１３）等が形成される。又最
後に保護膜としてＰ２Ｏ層（３１４）が設置されボンデ
ィング用の穴開けなどが行なわれ、助トランジスタが完
成する（菖３図（ト））。
同、この実施例ではｆｓ３図＠に於て、全面にＣＶＤ−
８ｉＯ１（３０５）を堆積しているが、この工程を行う
前に第１図（６）と同様例えば１０００℃のｄｒｙ０１
中での酸化によりシリコン表面を酸化し、これによりゲ
ート電極熾部でのゲート酸化膜の膜厚を、ゲート中央部
でのそれに砿べて大きくしてゲートとソース・ドレイン
間の絶縁耐圧を上げることが出来る。又、ｅｘｇ図０で
１！明した如く、熱酸化震（３０７）を通してＡｓのイ
オン注入を行いその後凡雰囲気で活性化を行ったが、第
１の実施例で説明したようＫこれを例えばＰＯＯｊ、の
拡散雰囲気で行うことも出来る。ソース・ドレイン及び
配線部（３０９゜３０９’、３０９’）へのＡ＄イオン
注入は以上述べた方法に限らず、例えば酸化膜（１０７
）を成長させることなく直接シリコン基板へイオン注入
し、その後アニールを行ってもよい。このアニールはＮ
、中のアニール、酸化雰囲気でのアニールの他レーザア
ニール、電子ビームアニールなどのいずれの方法を用い
てもよい。
８ｉＯ１（３０５）を堆積しているが、この工程を行う
前に第１図（６）と同様例えば１０００℃のｄｒｙ０１
中での酸化によりシリコン表面を酸化し、これによりゲ
ート電極熾部でのゲート酸化膜の膜厚を、ゲート中央部
でのそれに砿べて大きくしてゲートとソース・ドレイン
間の絶縁耐圧を上げることが出来る。又、ｅｘｇ図０で
１！明した如く、熱酸化震（３０７）を通してＡｓのイ
オン注入を行いその後凡雰囲気で活性化を行ったが、第
１の実施例で説明したようＫこれを例えばＰＯＯｊ、の
拡散雰囲気で行うことも出来る。ソース・ドレイン及び
配線部（３０９゜３０９’、３０９’）へのＡ＄イオン
注入は以上述べた方法に限らず、例えば酸化膜（１０７
）を成長させることなく直接シリコン基板へイオン注入
し、その後アニールを行ってもよい。このアニールはＮ
、中のアニール、酸化雰囲気でのアニールの他レーザア
ニール、電子ビームアニールなどのいずれの方法を用い
てもよい。
ゲート儒壁部に絶縁物を残置する以前にのみＡｓをイオ
ン注入する方法では、Ｇ■・８ ｉ０１膜（３０５）を
リアクティブイオンエツチングするに際し、フィールド
絶縁膜（３０２）の先端部（３１５） （第３図（ト）
）がオーバ・エッチされて、イオン注入されていないシ
リコン基＠真面が露出してしばしばその上に設置された
Ｗと基板の間に、ショートの生じる不要が発生した。し
かし本実施例ではりアクティブイオン・スイッチング終
了後にイオン注入を行つているのでこの様な問題は一切
生じないという特徴がある。
ン注入する方法では、Ｇ■・８ ｉ０１膜（３０５）を
リアクティブイオンエツチングするに際し、フィールド
絶縁膜（３０２）の先端部（３１５） （第３図（ト）
）がオーバ・エッチされて、イオン注入されていないシ
リコン基＠真面が露出してしばしばその上に設置された
Ｗと基板の間に、ショートの生じる不要が発生した。し
かし本実施例ではりアクティブイオン・スイッチング終
了後にイオン注入を行つているのでこの様な問題は一切
生じないという特徴がある。
又、本実施例ではゲート側壁部圧装置されたＯＶＤ−８
ｉ０ｍ （３０６） 下（７） 部分へ（７）Ａｓのド
ーピングは、ソース・ドレイン領域（３０９，３０９’
）にイオン注入されたＡｓの横方向への拡散により行っ
ていたが、これを例えばＧ巾・８ｉ０． （３０５）を
全面に設置する以前に所望の加速電圧、ドーズ量で行っ
てもかまわない。この場合は都合、ソース・ドレイン・
配線領域にはＡｓが２回イオン注入されることＫなる。
ｉ０ｍ （３０６） 下（７） 部分へ（７）Ａｓのド
ーピングは、ソース・ドレイン領域（３０９，３０９’
）にイオン注入されたＡｓの横方向への拡散により行っ
ていたが、これを例えばＧ巾・８ｉ０． （３０５）を
全面に設置する以前に所望の加速電圧、ドーズ量で行っ
てもかまわない。この場合は都合、ソース・ドレイン・
配線領域にはＡｓが２回イオン注入されることＫなる。
又この部分へのドーピングを、ＡｓドープしたＣＶＤ−
８１０ｍ又はポリＳｉを、Ｇつ・８ｔＯ，（１０６）
ノかわりに用い、これを拡散源として行ってもよい。
８１０ｍ又はポリＳｉを、Ｇつ・８ｔＯ，（１０６）
ノかわりに用い、これを拡散源として行ってもよい。
以上の実施例では、半導体基体としてｐＨシリコンの場
合のみをのべたが、これはＰ型に限らずＮ型又は０ＭＯ
８の様なＮ、Ｐ両方を１つの基板上に持った場合でもよ
く、又、１モルフォス物質上で再結晶化されたポリシリ
コン又はシングルシリコンや鑓でもよい。又金属層とし
ては、Ｗの場合をのべたがその他Ｐｄ、Ｐｔ、Ｎｉ 、
Ｍｏ、Ｎｂ、Ｔａ他いかなる金属であっても、又いかな
る方法であってもシリコン表面にのみ選択的に形成でき
る材料、方法であれば何を用いてもよいことは言うまで
もない。
合のみをのべたが、これはＰ型に限らずＮ型又は０ＭＯ
８の様なＮ、Ｐ両方を１つの基板上に持った場合でもよ
く、又、１モルフォス物質上で再結晶化されたポリシリ
コン又はシングルシリコンや鑓でもよい。又金属層とし
ては、Ｗの場合をのべたがその他Ｐｄ、Ｐｔ、Ｎｉ 、
Ｍｏ、Ｎｂ、Ｔａ他いかなる金属であっても、又いかな
る方法であってもシリコン表面にのみ選択的に形成でき
る材料、方法であれば何を用いてもよいことは言うまで
もない。
又ソース・ドレインを形成する為の不純物もｈ以外でも
Ｂ、ＡＩ、Ｐなど基板と反対導伝整の不純物であれば何
を用いてもよい。
Ｂ、ＡＩ、Ｐなど基板と反対導伝整の不純物であれば何
を用いてもよい。
又、ドーズ量も１ ｘ １０”ａｔ−”と比較的低い場
合を説明したがこれは必要に応じｌＸｌ０Ｃ１１以上の
高いドーズ量を用いても又ｌＸ１０ｃＲ以下の少いドー
ズ量を用いてもよい。
合を説明したがこれは必要に応じｌＸｌ０Ｃ１１以上の
高いドーズ量を用いても又ｌＸ１０ｃＲ以下の少いドー
ズ量を用いてもよい。
又、ゲート電極の少くとも側壁を覆う物質としてＳｉへ
の場合のみを述べたが、これも８ｉ１Ｎ４、アルミナな
ど絶縁物てあれば何を用いてもよい。
の場合のみを述べたが、これも８ｉ１Ｎ４、アルミナな
ど絶縁物てあれば何を用いてもよい。
又、これらの組合せでもよい。又一部にポリシリコン等
の導伝性物質が含まれていても、表面が絶縁物になって
おり、ゲート上のメタルとソース又はドレイン上のメタ
ルとが実質上絶縁分離される如くＫなっておればいかな
る物質の組み合せを用いてもよい。
の導伝性物質が含まれていても、表面が絶縁物になって
おり、ゲート上のメタルとソース又はドレイン上のメタ
ルとが実質上絶縁分離される如くＫなっておればいかな
る物質の組み合せを用いてもよい。
又ゲート電極として燐ドープポリシリコンの場合のみを
述べたが、これは不純物をドープしないポリシリコンで
もよい。又ドーピングをソース・ドレイン部へのイオン
注入と同じ工程で行なっても良い。又、不純物もＡｓ、
Ｐに限らない。
述べたが、これは不純物をドープしないポリシリコンで
もよい。又ドーピングをソース・ドレイン部へのイオン
注入と同じ工程で行なっても良い。又、不純物もＡｓ、
Ｐに限らない。
第１図囚〜（０は本発明の一実施例を示す工程の断面図
、第２図はその平面図、第３図（５）〜（Ｆ′）は本発
明の他の実施例を示す工程の断面図である。 図に於いて
、第２図はその平面図、第３図（５）〜（Ｆ′）は本発
明の他の実施例を示す工程の断面図である。 図に於いて
Claims (1)
- 【特許請求の範囲】 （１） シリコン基体上にゲート絶縁膜及び多結晶シ
リコンからなるゲート電極を形成する工程と、このゲー
ト電極をマスクとしてソース、ドレイン及び配線領域に
基体と反対導電型の不純物をイオン注入する工程と、全
面に絶縁性被膜を被着する工程と、全面を方向性エツチ
ングすることによりゲート電極側壁に前記絶縁性被膜を
残置する工程と、シリコン基体及び多結晶シリコンから
なるゲート電極表面に金属被膜を選択的に成長させる工
程とを備えた事を特徴とする半導体装置の製造方法。 （２） 方向性エツチングとしてリアクティブ・イオ
ン・エツチングあるいはスパッタリング・エツチングを
用いることを特徴とする特許 の範Ｓ第１項記載の半導体装置の製造方法。 ｛３｝ 金属被膜を選択的に成長する方法としてＷＦ
。 とルのガスを用いたＣＩ法でタングステン（Ｗ）膜の堆
積を行うことを特徴とする前記特許請求の範囲第１項記
載の半導体装置の製造方法。 （４） 基体と反対導伝型不純物をイオン注入する工
程と、絶縁性被膜を被着する工程の闇に少くとも一回の
熱は化工程を行うことをＩ￥ｆ髄とする前記特許請求の
範囲第１項記載の半導体装置の製造方法。 （５）絶縁性被膜を被着した後、りん拡散雰囲気で処理
し、その後前記絶縁膜のりアクティブ・イオン・エツチ
ングあるいはスパッタリングエツチングを行うことを４
１徴とする前Ｍｉ２％許縛求の範囲第１項記載の半導体
装置の製造方法。 （６） ゲート電極側壁κ絶縁性被膜を残置した後、
シリコン基体及び多結晶シリコンの表面を少くとも製部
エッチング除去することを特徴とすみ前記特許請求の範
囲第１項□記載の半導体装置の製造方法＠ （７） シリコン基体上にゲート絶縁膜及び多結晶シ
リコンからなるゲート電極を形成する工程と、全面に絶
縁性被膜を被着する工程と、全面を方向性エツチングす
ることによりゲート電極側壁に前記絶縁性被膜を残置す
る工程と、このゲート電極側壁の絶縁性被膜及びゲート
電極をマスクとしてソース、ドレイン及び配線領域に基
体と反対導電屋の不純物をイオン注入する工程と、シリ
コン基体及び多結晶シリコンからなるゲート電極表面に
金属被膜を選択的に成長させる工程とを備えた事を特徴
とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11705281A JPS5818965A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置の製造方法 |
| EP19810110288 EP0054259B1 (en) | 1980-12-12 | 1981-12-09 | Method of manufacturing a semiconductor device of the mis type |
| DE8181110288T DE3175081D1 (en) | 1980-12-12 | 1981-12-09 | Method of manufacturing a semiconductor device of the mis type |
| US06/645,536 US4622735A (en) | 1980-12-12 | 1984-08-29 | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
| US06/832,647 US4830971A (en) | 1980-12-12 | 1986-02-25 | Method for manufacturing a semiconductor device utilizing self-aligned contact regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11705281A JPS5818965A (ja) | 1981-07-28 | 1981-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5818965A true JPS5818965A (ja) | 1983-02-03 |
Family
ID=14702228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11705281A Pending JPS5818965A (ja) | 1980-12-12 | 1981-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818965A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605514A (ja) * | 1983-06-24 | 1985-01-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS607180A (ja) * | 1983-06-25 | 1985-01-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6088476A (ja) * | 1983-10-21 | 1985-05-18 | Seiko Epson Corp | 半導体装置の製造方法 |
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