JPS6164163A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JPS6164163A JPS6164163A JP14937385A JP14937385A JPS6164163A JP S6164163 A JPS6164163 A JP S6164163A JP 14937385 A JP14937385 A JP 14937385A JP 14937385 A JP14937385 A JP 14937385A JP S6164163 A JPS6164163 A JP S6164163A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- forming
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims description 46
- 229910021332 silicide Inorganic materials 0.000 title claims description 45
- 238000000034 method Methods 0.000 claims description 64
- 229910052751 metal Inorganic materials 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 150000001875 compounds Chemical class 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000011651 chromium Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 239000010955 niobium Substances 0.000 claims description 4
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052720 vanadium Inorganic materials 0.000 claims description 4
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 10
- 239000007943 implant Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 14
- 239000004020 conductor Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大略、集積回路及びその中に形成されるバイ
ポーラトランジスタに関するものであって、更に詳細に
は、バイポーラトランジスタ用の自己整合型金属シリサ
イドベースコンタクトを形成する構成体及びその製造方
法に関するものである。
ポーラトランジスタに関するものであって、更に詳細に
は、バイポーラトランジスタ用の自己整合型金属シリサ
イドベースコンタクトを形成する構成体及びその製造方
法に関するものである。
寄生容量及び抵抗はバイポーラトランジスタのスイッチ
ング速度を制限する。トランジスタのスイッチング速度
を制限する２つの関連したファクタは、（１）トランジ
スタのベースコンタクトと活性区域との間の寄生ベース
抵抗、及び（２）ベース領域とコレクタ領域との間の寄
生容量である。トランジスタがスイッチする毎に、ベー
ス電流がこの寄生容量を充電したり放電したりする。こ
のベース電流は寄生ベース抵抗によって抑制される。
ング速度を制限する。トランジスタのスイッチング速度
を制限する２つの関連したファクタは、（１）トランジ
スタのベースコンタクトと活性区域との間の寄生ベース
抵抗、及び（２）ベース領域とコレクタ領域との間の寄
生容量である。トランジスタがスイッチする毎に、ベー
ス電流がこの寄生容量を充電したり放電したりする。こ
のベース電流は寄生ベース抵抗によって抑制される。
スイッチング速度を増加する為には、寄生ベース抵抗と
寄生容量との積を減少させねばならない。
寄生容量との積を減少させねばならない。
成る設計パラメータもバイポーラトランジスタのスイッ
チング速度に影響を与える。トランジスタのｐ及びｎ導
電型領域のドーパント濃度は、寄生ベース抵抗及び容量
の大きさに影響を与える。
チング速度に影響を与える。トランジスタのｐ及びｎ導
電型領域のドーパント濃度は、寄生ベース抵抗及び容量
の大きさに影響を与える。
ベース領域のドーパントレベルを増加すると寄生ベース
抵抗が減少されるが、それは又寄生容量を適宜の量だけ
増加させる。その正味の結果としては、スイッチング速
度に何等利得が無い。
抵抗が減少されるが、それは又寄生容量を適宜の量だけ
増加させる。その正味の結果としては、スイッチング速
度に何等利得が無い。
別の設計パラメータであるトランジスタの物理的寸法は
、寄生ベース抵抗の大きさに影響を与える。寄生ベース
抵抗の大きさは、トランジスタの活性領域とベースコン
タクトとの間の距離に比例し、ここでベースコンタクト
はベース領域へベース電流を供給する導体である６寄生
ベース抵抗を最小とする為シミこの距離を最小とするこ
とが好ましい。垂直装置においては、トランジスタの活
性区域はエミッタの直下であり、最小とされるべき距離
はエミッタとベースコンタクトとの間の距離である。エ
ミッタとベースコンタクトとはトランジスタが機能する
為には電気的に分離されていなければならない。エミッ
タとベースコンタク１〜との間の距離に関する下限界は
これら２つを電気的に龍隔させる絶縁層の厚さである。
、寄生ベース抵抗の大きさに影響を与える。寄生ベース
抵抗の大きさは、トランジスタの活性領域とベースコン
タクトとの間の距離に比例し、ここでベースコンタクト
はベース領域へベース電流を供給する導体である６寄生
ベース抵抗を最小とする為シミこの距離を最小とするこ
とが好ましい。垂直装置においては、トランジスタの活
性区域はエミッタの直下であり、最小とされるべき距離
はエミッタとベースコンタクトとの間の距離である。エ
ミッタとベースコンタクトとはトランジスタが機能する
為には電気的に分離されていなければならない。エミッ
タとベースコンタク１〜との間の距離に関する下限界は
これら２つを電気的に龍隔させる絶縁層の厚さである。
従来のバイポーラトランジスタにおいては、エミッタと
ベースコンタクトとの間の絶縁は二酸化シリコンの領域
によって与えられている。この酸化領域は、エミッタと
、ベース領域の上部にコンタクトしており且つベースコ
ンタクトを形成する金属接続体との間に配設されている
。この様な従来のバイポーラトランジスタを製造する上
で、エミッタ及びベース領域の上に、先ず、酸化領域を
形成し、次いでホトリソグラフィによってパターン形成
してエミッタ及びベース領域への開口を形成する。次い
で、これらの開口内に金属を付着させて、ベースへの開
口内に金属によってベースコンタクトを形成する。ベー
スコンタクトとエミッタとの間の最小距離は、ホトリソ
グラフィプロセスの能力によって制限される。従来のバ
イポーラトランジスタにおいて、２乃至３ミクロンの範
囲のエミッタとベースコンタクトとの間の分離距離が得
られている。
ベースコンタクトとの間の絶縁は二酸化シリコンの領域
によって与えられている。この酸化領域は、エミッタと
、ベース領域の上部にコンタクトしており且つベースコ
ンタクトを形成する金属接続体との間に配設されている
。この様な従来のバイポーラトランジスタを製造する上
で、エミッタ及びベース領域の上に、先ず、酸化領域を
形成し、次いでホトリソグラフィによってパターン形成
してエミッタ及びベース領域への開口を形成する。次い
で、これらの開口内に金属を付着させて、ベースへの開
口内に金属によってベースコンタクトを形成する。ベー
スコンタクトとエミッタとの間の最小距離は、ホトリソ
グラフィプロセスの能力によって制限される。従来のバ
イポーラトランジスタにおいて、２乃至３ミクロンの範
囲のエミッタとベースコンタクトとの間の分離距離が得
られている。
バイポーラトランジスタのスイッチング性能を増加させ
るのに有用なその他の設計技術も公知である。１技術は
、バイポーラトランジスタのベースとコレクタとを横断
して接続させたショットキルダイオードを使用してショ
ットキークランプしたトランジスタを形成する。ショッ
トキーダイオードはベースに蓄積させる電荷を制限して
スイッチング速度を増加させる。別の技術ではトンネル
エミッタを使用してトランジスタを高速化させている。
るのに有用なその他の設計技術も公知である。１技術は
、バイポーラトランジスタのベースとコレクタとを横断
して接続させたショットキルダイオードを使用してショ
ットキークランプしたトランジスタを形成する。ショッ
トキーダイオードはベースに蓄積させる電荷を制限して
スイッチング速度を増加させる。別の技術ではトンネル
エミッタを使用してトランジスタを高速化させている。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、バイポーラトランジ
スタ用の自己整合型構成体及びその構成体の製造方法を
提供することを目的とする。
した如き従来技術の欠点を解消し、バイポーラトランジ
スタ用の自己整合型構成体及びその構成体の製造方法を
提供することを目的とする。
本発明の１側面に拠れば、半導体構成体が提供され、そ
れが、上表面に隣接して第１導電型の上側に存在する領
域を具備する半導体本体と、前記上表面上に配設されて
おり且つ側壁表面を具備する導電性領域と、前記側壁表
面全体の上に形成された絶縁物質層と、前記半導体本体
の上表面上に配設されており前記側壁表面上の絶縁物質
によって前記導電性領域から分離されている金属シリサ
イド層と、前記上表面に隣接し且つ前記導電性領域の下
であるが前記金属シリサイドとはどこもコンタクトして
いない反対導電型の第２領域とを有している。
れが、上表面に隣接して第１導電型の上側に存在する領
域を具備する半導体本体と、前記上表面上に配設されて
おり且つ側壁表面を具備する導電性領域と、前記側壁表
面全体の上に形成された絶縁物質層と、前記半導体本体
の上表面上に配設されており前記側壁表面上の絶縁物質
によって前記導電性領域から分離されている金属シリサ
イド層と、前記上表面に隣接し且つ前記導電性領域の下
であるが前記金属シリサイドとはどこもコンタクトして
いない反対導電型の第２領域とを有している。
本発明の別の側面に拠れば、半導体構成体の製造方法が
提供され、その方法は、第１上表面を具備する第１導電
型領域を持った半導体基板を用意し、前記第１導電型領
域にコンタクトしその上方に配設して第２導電型領域を
形成し、前記第２導電型領域は前記第１上表面から前記
第２導電型領域の第２上表面へ上方向へ延在する側壁を
持っており、前記上表面及び前記側壁上に酸化化合物層
を形成し、前記側壁上に酸化化合物の残留量のみが残存
する迄前記上表面から前記酸化化合物の部分を除去し、
前記第１上表面上に導電層を形成し、前記導電層が前記
酸化化合物の前記残留量の厚さだけ前記第２導電型領域
から分離されることを特徴とするものである。
提供され、その方法は、第１上表面を具備する第１導電
型領域を持った半導体基板を用意し、前記第１導電型領
域にコンタクトしその上方に配設して第２導電型領域を
形成し、前記第２導電型領域は前記第１上表面から前記
第２導電型領域の第２上表面へ上方向へ延在する側壁を
持っており、前記上表面及び前記側壁上に酸化化合物層
を形成し、前記側壁上に酸化化合物の残留量のみが残存
する迄前記上表面から前記酸化化合物の部分を除去し、
前記第１上表面上に導電層を形成し、前記導電層が前記
酸化化合物の前記残留量の厚さだけ前記第２導電型領域
から分離されることを特徴とするものである。
以下、添付の図面を参考に、本発明の具体的な実施の態
様に付いて詳細に説明する。
様に付いて詳細に説明する。
本発明の好適実施例は、バイポーラトランジスタ用の自
己整合型金属シリサイドベースコンタクトを形成する構
成体、及びその製造方法である。
己整合型金属シリサイドベースコンタクトを形成する構
成体、及びその製造方法である。
この構成体は４つの重要な要素を持っており、それらは
、ベース領域と、ポリシリコンエミッタコンタクト領域
と、二酸化シリコンのスペーサと。
、ベース領域と、ポリシリコンエミッタコンタクト領域
と、二酸化シリコンのスペーサと。
金属シリサイドから形成されるベースコンタクトである
。スペーサ酸化膜は非常に薄い二酸化シリコン層であっ
・て、それはエミッタコンタクト領域とベースコンタク
トとの間を絶縁する。ベースコンタクトは、ベース領域
の上表面を被覆する導体を与える。これらの要素は１本
発明の方法に関する以下の説明に関連して更に詳細に説
明する。本発明の構成及び方法はＰ−シリコン基板上に
形成したｎ −ｐ −ｎバイポーラトランジスタに関し
て説明するが、゛本発明の範囲はこの様なデバイスや材
料にのみ限定されるべきものでは無い。
。スペーサ酸化膜は非常に薄い二酸化シリコン層であっ
・て、それはエミッタコンタクト領域とベースコンタク
トとの間を絶縁する。ベースコンタクトは、ベース領域
の上表面を被覆する導体を与える。これらの要素は１本
発明の方法に関する以下の説明に関連して更に詳細に説
明する。本発明の構成及び方法はＰ−シリコン基板上に
形成したｎ −ｐ −ｎバイポーラトランジスタに関し
て説明するが、゛本発明の範囲はこの様なデバイスや材
料にのみ限定されるべきものでは無い。
本発明の自己整合型シリサイドベースコンタクトは、第
１図乃至第１１図に図示した如く、ウェハ上にポリシリ
コンエミッタバイポーラトランジスタを製造する過程中
に構成される。１個のトランジスタ、１個のダイオード
、１個の抵抗を形成する場合に付いて説明するが、これ
らのデバイスは同時的に多数ウェハ上に形成することが
可能である。
１図乃至第１１図に図示した如く、ウェハ上にポリシリ
コンエミッタバイポーラトランジスタを製造する過程中
に構成される。１個のトランジスタ、１個のダイオード
、１個の抵抗を形成する場合に付いて説明するが、これ
らのデバイスは同時的に多数ウェハ上に形成することが
可能である。
第１図に示した如く、（１００）面配向の軽度にドープ
したＰ−シリコン基板１ｏがウェハの下側に存在する半
導体物質を与える。基板１０の上表面内に高度にドープ
したｎ十領域を拡散乃至はイオン注入させてｎ十埋設層
１２を形成する。埋設層１２の上に、単結晶シリコンの
軽度にドープしたｎ−領域１４をエピタキシャル成長さ
せる。次いで、以下の如きアイソプレーナプロセスによ
ってフィールド酸化領域１６，１８，２０，２２を形成
する。（１）エピタキシャル層１４の上表面を酸化し、
次いで窒化シリコン層で被覆する。（２）窒化シリコン
の一部をホトリソグラフィによってパターン形成し且つ
酸化バリアを所望する区域から除去する。（３）エピタ
キシャル層を非等方的にエッチして傾斜側壁を具備する
ポケットを形成する。
したＰ−シリコン基板１ｏがウェハの下側に存在する半
導体物質を与える。基板１０の上表面内に高度にドープ
したｎ十領域を拡散乃至はイオン注入させてｎ十埋設層
１２を形成する。埋設層１２の上に、単結晶シリコンの
軽度にドープしたｎ−領域１４をエピタキシャル成長さ
せる。次いで、以下の如きアイソプレーナプロセスによ
ってフィールド酸化領域１６，１８，２０，２２を形成
する。（１）エピタキシャル層１４の上表面を酸化し、
次いで窒化シリコン層で被覆する。（２）窒化シリコン
の一部をホトリソグラフィによってパターン形成し且つ
酸化バリアを所望する区域から除去する。（３）エピタ
キシャル層を非等方的にエッチして傾斜側壁を具備する
ポケットを形成する。
（４）これらのポケットを、側壁上及びポケットの底部
表面上の二酸化シリコンを熱成長させることによって充
填する。（５）残留する窒化シリコンを全て除去する。
表面上の二酸化シリコンを熱成長させることによって充
填する。（５）残留する窒化シリコンを全て除去する。
前述したプロセスステップは従来公知であり、シリコン
局所酸化、即ちＬＯＧＯ３として知られている。勿論、
トレンチエツチングやフィリング等のその他の公知の技
術を使用することも可能である。フィールド酸化領域は
、エピタキシャル層を３つの別々の島状部２４，２６．
２８へ分離する。以後、酸化物及び酸化物質に関して言
及する場合には全て二酸化シリコンに関してのものと解
釈すべきである。
局所酸化、即ちＬＯＧＯ３として知られている。勿論、
トレンチエツチングやフィリング等のその他の公知の技
術を使用することも可能である。フィールド酸化領域は
、エピタキシャル層を３つの別々の島状部２４，２６．
２８へ分離する。以後、酸化物及び酸化物質に関して言
及する場合には全て二酸化シリコンに関してのものと解
釈すべきである。
上述した如き態様でフィールド酸化領域を形成すると、
凹凸のある上表面が形成される。これは。
凹凸のある上表面が形成される。これは。
酸化膜が全ての露出シリコン表面から等しく成長するか
らであり、その表面はポケットの側壁と底部表面の両方
を包含している。バードビークとして一般的に知られて
いる盛り上がり３０はポケットの角部に形成される。バ
ードビークを除去してウェハの上表面を平坦に形成した
場合には、爾後の処理ステップは一層正確に且つ一層高
精度で実施することが可能である。除去することが絶対
に必要ではないが、そうすることが推奨される。平担な
上表面を形成する１技術は１９８４年２月１５日に出願
した発明者Ｇｒｅｇ Ｂｕｒｔｏｎのフェアチャイルド
カメラ アンド インストルメント コーポレーショ
ンに譲渡されている「半導体平坦化プロセス及びそれに
よって形成された構成体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｐｌａｎａｒｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ ａｎ
ｄ ５ｔｒｕｃｔｕｒｅｓ Ｍａｄｅ Ｔｈｅｒｅｂｙ
）Ｊという名称の米国特許出願筒５７６．６６５号に開
示されている。
らであり、その表面はポケットの側壁と底部表面の両方
を包含している。バードビークとして一般的に知られて
いる盛り上がり３０はポケットの角部に形成される。バ
ードビークを除去してウェハの上表面を平坦に形成した
場合には、爾後の処理ステップは一層正確に且つ一層高
精度で実施することが可能である。除去することが絶対
に必要ではないが、そうすることが推奨される。平担な
上表面を形成する１技術は１９８４年２月１５日に出願
した発明者Ｇｒｅｇ Ｂｕｒｔｏｎのフェアチャイルド
カメラ アンド インストルメント コーポレーショ
ンに譲渡されている「半導体平坦化プロセス及びそれに
よって形成された構成体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｐｌａｎａｒｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ ａｎ
ｄ ５ｔｒｕｃｔｕｒｅｓ Ｍａｄｅ Ｔｈｅｒｅｂｙ
）Ｊという名称の米国特許出願筒５７６．６６５号に開
示されている。
次に、第２図を参照して、ベース領域の形成に付いて説
明する。第１に、島状部２４，２６．２８上に熱酸化層
３２を成長させる。酸化層３２は爾後のイオン注入過程
におけるシールドとしてのみ使用するものであるから、
この層の厚さは重要ではない。次に、ウェハの上表面に
ホトマスク層３４を付与する。このホトマスク層３４を
ホトリソグラフィによってパターン形成し、島状部２８
上方の部分を除去する。次に、島状部２８の上方に位置
している熱酸化層３２の部分をエツチング除去する。酸
化層３２は、島状部２４及び２６の上方ではそのまま残
存する。次いで、島状部２８を、例えば、ボロン等のｐ
型（アクセプタ）不純物原子でイオン注入する。これら
の不純物原子は島状部２８の残存するｎ−エピタキシャ
ル領域３８の上に軽度にドープしたＰ−ベース領域３６
を形成する。
明する。第１に、島状部２４，２６．２８上に熱酸化層
３２を成長させる。酸化層３２は爾後のイオン注入過程
におけるシールドとしてのみ使用するものであるから、
この層の厚さは重要ではない。次に、ウェハの上表面に
ホトマスク層３４を付与する。このホトマスク層３４を
ホトリソグラフィによってパターン形成し、島状部２８
上方の部分を除去する。次に、島状部２８の上方に位置
している熱酸化層３２の部分をエツチング除去する。酸
化層３２は、島状部２４及び２６の上方ではそのまま残
存する。次いで、島状部２８を、例えば、ボロン等のｐ
型（アクセプタ）不純物原子でイオン注入する。これら
の不純物原子は島状部２８の残存するｎ−エピタキシャ
ル領域３８の上に軽度にドープしたＰ−ベース領域３６
を形成する。
次に、第３図及び第４図を参照して、エミッタ領域の形
成に付いて説明する。先ず、ホトマスク層３４と熱酸化
層３２とを除去する。次いで、ポリシリコン層４０を１
例えば、ＣＶＤによって、ウェハ上に約２，５００乃至
ｓ 、 ｏｏｏ人の厚さに付着形成する。層４０の形成
の間Ｎ型（ドナー）不純物原子が存在し、その層を軽度
にドープしたｎ−物質とさせる。次いで、ポリシリコン
層上に酸化層４２を成長させる。次いで、酸化層４２を
ホトリソグラフィによってパターン形成し且つエッチン
グしてポリシリコン層を部分的に露出させる。酸化層４
２は部分的に残存して、後に抵抗体の抵抗要素を形成す
るポリシリコン層の他の部分を被覆する。次に、ポリシ
リコンの露出部分をｎ型（ドナー）不純物原子でイオン
注入して高度にドープしたｎ中層を形成する。ｎ型不純
物原子は、例えば。
成に付いて説明する。先ず、ホトマスク層３４と熱酸化
層３２とを除去する。次いで、ポリシリコン層４０を１
例えば、ＣＶＤによって、ウェハ上に約２，５００乃至
ｓ 、 ｏｏｏ人の厚さに付着形成する。層４０の形成
の間Ｎ型（ドナー）不純物原子が存在し、その層を軽度
にドープしたｎ−物質とさせる。次いで、ポリシリコン
層上に酸化層４２を成長させる。次いで、酸化層４２を
ホトリソグラフィによってパターン形成し且つエッチン
グしてポリシリコン層を部分的に露出させる。酸化層４
２は部分的に残存して、後に抵抗体の抵抗要素を形成す
るポリシリコン層の他の部分を被覆する。次に、ポリシ
リコンの露出部分をｎ型（ドナー）不純物原子でイオン
注入して高度にドープしたｎ中層を形成する。ｎ型不純
物原子は、例えば。
砒素原子とすると良い。第３図は本プロセスにこの段階
におけるウェハの状態を示している。
におけるウェハの状態を示している。
次に別のホトリソグラフィ工程を実施して、第４図に示
した如く、エミッタコンタクト領域とコレクタ及び抵抗
タップを画定する。別のホトマスク層４４をウェハ上に
付与する。ホトマスク４４をパターン形成し、それを部
分的に除去してポリシリコン層４０を部分的に露出させ
る。次いで、ポリシリコン層の露出部分をエツチング除
去して、４つのｎ十領域４６，４８，５０．５２を残存
させる。Ｎ十領域４６及び５２は抵抗タップを形成し、
ｎ中領域４８はコレクタタップを形成し、ｎ＋領域５ｏ
はエミッタコンタクト領域を形成する。
した如く、エミッタコンタクト領域とコレクタ及び抵抗
タップを画定する。別のホトマスク層４４をウェハ上に
付与する。ホトマスク４４をパターン形成し、それを部
分的に除去してポリシリコン層４０を部分的に露出させ
る。次いで、ポリシリコン層の露出部分をエツチング除
去して、４つのｎ十領域４６，４８，５０．５２を残存
させる。Ｎ十領域４６及び５２は抵抗タップを形成し、
ｎ中領域４８はコレクタタップを形成し、ｎ＋領域５ｏ
はエミッタコンタクト領域を形成する。
ｎ十領域の全ては実質的に垂直な側壁を持っている。
この時点で、エミッタコンタクト領域５０はベース領域
３６の上表面から上方向へ延在している。
３６の上表面から上方向へ延在している。
トランジスタを形成する為には、次いで単結晶基板内に
ｎ十エミッタ領域を形成する。これを実施する為に、ウ
ェハを加熱してエミッタコンタクト領域５０のｎ十不純
物の幾らかをベース領域３６内に下方向へ拡散させる。
ｎ十エミッタ領域を形成する。これを実施する為に、ウ
ェハを加熱してエミッタコンタクト領域５０のｎ十不純
物の幾らかをベース領域３６内に下方向へ拡散させる。
この下方向拡散は単結晶基板内にｎ十エミッタ領域５４
を形成する。
を形成する。
二重酸化層を形成することが本発明プロセスにおける次
のステップであり、これを第５図に示しである。ウェハ
の露出シリコン表面から約５００乃至１ 、０００人の
厚さの酸化層５６を熱的に成長させる。次いで、約２，
５００人の厚さの別の酸化層５８を酸化層５６の上に付
着形成させる。第６図は。
のステップであり、これを第５図に示しである。ウェハ
の露出シリコン表面から約５００乃至１ 、０００人の
厚さの酸化層５６を熱的に成長させる。次いで、約２，
５００人の厚さの別の酸化層５８を酸化層５６の上に付
着形成させる。第６図は。
ベース及びエミッタ領域３６及び５０と酸化層５６及び
５８を更に詳細に示している。酸化層５６は、平坦表面
に沿ってよりも、内側角部５７及び５９で一層厚く且つ
外側角部６１及び６３で一層薄くなっている。この様に
なるのは、全てのシリコン表面からの酸化膜の成長速度
は一様であり、その為に内側角部には酸化膜が蓄積され
、且つ外側角部では引き延ばされるからである。
５８を更に詳細に示している。酸化層５６は、平坦表面
に沿ってよりも、内側角部５７及び５９で一層厚く且つ
外側角部６１及び６３で一層薄くなっている。この様に
なるのは、全てのシリコン表面からの酸化膜の成長速度
は一様であり、その為に内側角部には酸化膜が蓄積され
、且つ外側角部では引き延ばされるからである。
２層の複合酸化膜を使用することが好適であることが判
明した。これらの酸化層は２つの別々の機能を達成する
。最初に、内側酸化層５６からスペーサ酸化膜６ｏ及び
。２０（後述する）が形成され、従って絶縁性一体性が
重要である。酸化層５６は熱的に成長されるので、それ
は高度の一体性を持っており事実上ピンホールは持って
いない。
明した。これらの酸化層は２つの別々の機能を達成する
。最初に、内側酸化層５６からスペーサ酸化膜６ｏ及び
。２０（後述する）が形成され、従って絶縁性一体性が
重要である。酸化層５６は熱的に成長されるので、それ
は高度の一体性を持っており事実上ピンホールは持って
いない。
第２に、後述する如く、非等方性エツチングプロセスを
使用してスペーサ酸化膜を形成する。このエツチングス
テップが適切に働く為には、一層厚い酸化層が熱的に容
易に形成されることが要求される。内側酸化層５６を充
分な厚さに成長させることが可能であるが、所要の厚さ
とする為に外側酸化層５８を付着させる方が一層迅速で
ある。付着形成した酸化層５８の一体性が低くとも非等
方性エツチングプロセスに悪影響を与えたり又スペーサ
酸化膜の特性に悪影響を与えることは無い。
使用してスペーサ酸化膜を形成する。このエツチングス
テップが適切に働く為には、一層厚い酸化層が熱的に容
易に形成されることが要求される。内側酸化層５６を充
分な厚さに成長させることが可能であるが、所要の厚さ
とする為に外側酸化層５８を付着させる方が一層迅速で
ある。付着形成した酸化層５８の一体性が低くとも非等
方性エツチングプロセスに悪影響を与えたり又スペーサ
酸化膜の特性に悪影響を与えることは無い。
本プロセスの他の実施例においては、層５８は窒化シリ
コン等の耐火性絶縁性物質を有することが可能である。
コン等の耐火性絶縁性物質を有することが可能である。
本プロセスの次のステップは、第７図及び第８図に示し
た如く、非等方性エツチングによってスペーサ酸化膜を
形成することである。非等方性エツチングは優先的に垂
直方向にエッチするエツチングプロセスである。換言す
ると、その垂直エツチング速度はその水平エツチング速
度よりも一層大きい。本発明の好適実施例においては、
一般的に使用されている非等方性エツチングプロセスで
ある反応性イオンエツチングによって非等方性エツチン
グを行なう。反応性イオンエツチングは、シリコン対二
酸化シリコンエッチ比が高いという付加的な利点を持っ
ており、従って不所望のシリコンの除去よりも著しく早
い速度で所望の二酸化シリコンの除去が行なわれる。シ
リコン上の二酸化シリコンの反応性イオンエツチングは
公知であり、且つ市販されている装置を使用して実施す
ることが可能である。
た如く、非等方性エツチングによってスペーサ酸化膜を
形成することである。非等方性エツチングは優先的に垂
直方向にエッチするエツチングプロセスである。換言す
ると、その垂直エツチング速度はその水平エツチング速
度よりも一層大きい。本発明の好適実施例においては、
一般的に使用されている非等方性エツチングプロセスで
ある反応性イオンエツチングによって非等方性エツチン
グを行なう。反応性イオンエツチングは、シリコン対二
酸化シリコンエッチ比が高いという付加的な利点を持っ
ており、従って不所望のシリコンの除去よりも著しく早
い速度で所望の二酸化シリコンの除去が行なわれる。シ
リコン上の二酸化シリコンの反応性イオンエツチングは
公知であり、且つ市販されている装置を使用して実施す
ることが可能である。
ウェハの水平上表面から酸化膜を全て除去する迄、非等
方性エツチングを継続する。この酸化膜の垂直厚さは内
側角部上方におけるよりも水平表面上方で一層薄く且つ
エツチング作用は垂直方向に優先的であるから、このエ
ツチングプロセスが垂直側壁に到達する前に水平上表面
を露出させる。
方性エツチングを継続する。この酸化膜の垂直厚さは内
側角部上方におけるよりも水平表面上方で一層薄く且つ
エツチング作用は垂直方向に優先的であるから、このエ
ツチングプロセスが垂直側壁に到達する前に水平上表面
を露出させる。
酸化層５６及び５８からの酸化物をウェハの水平上表面
から除去すると、残留酸化物がｎ十領域４６．４８，５
０．５２の垂直側壁上に残存する。
から除去すると、残留酸化物がｎ十領域４６．４８，５
０．５２の垂直側壁上に残存する。
エミッタコンタクト領域５０の側壁上の残存酸化物はス
ペーサ酸化物６０及び。２０であって、これらはエミッ
タとベースコンタクトとの間を絶縁する。このスペーサ
酸化物はエミッタコンタクト領域の上表面近傍で薄く、
且つベース領域の上表面へ向かって厚さが増加する。
ペーサ酸化物６０及び。２０であって、これらはエミッ
タとベースコンタクトとの間を絶縁する。このスペーサ
酸化物はエミッタコンタクト領域の上表面近傍で薄く、
且つベース領域の上表面へ向かって厚さが増加する。
スペーサ酸化物の厚さは、ホトリソグラフィではなく、
非等方性エツチングプロセスによって制御される。従っ
て、スペーサ酸化物の厚さばホトリソグラフィの整合精
度によって制限されることはない。このスペーサ酸化物
層の厚さは３つのパラメータによって制御され、即ち、
垂直−水平エツチング比、エツチングプロセスの期間、
酸化層５６及び５８の厚さ、である。垂直−水平エツチ
ング比が低い非等方性エツチングプロセスは、その比が
高いプロセスの場合よりも一層薄いスペーサ酸化層を形
成する。又、エツチングプロセスの期間を増加すると、
一層薄い酸化層が形成される。
非等方性エツチングプロセスによって制御される。従っ
て、スペーサ酸化物の厚さばホトリソグラフィの整合精
度によって制限されることはない。このスペーサ酸化物
層の厚さは３つのパラメータによって制御され、即ち、
垂直−水平エツチング比、エツチングプロセスの期間、
酸化層５６及び５８の厚さ、である。垂直−水平エツチ
ング比が低い非等方性エツチングプロセスは、その比が
高いプロセスの場合よりも一層薄いスペーサ酸化層を形
成する。又、エツチングプロセスの期間を増加すると、
一層薄い酸化層が形成される。
ベース領域の上表面に２，０００乃至３ 、５００人の
厚さのスペーサ酸化膜を容易に形成することが可能であ
ることが判明した６ 第９図及び第１０図はシリサイドベースコンタクトを形
成する次のステップを示している。第１に、以下に更に
詳細に説明するが、金属の薄い層をウェハ上に付着形成
する。好適実施例においてこの金属層の厚さは５００乃
至１ 、０００人である。次いで、導電性金属シリサイ
ドを形成するのに充分な時間の間高温に加熱してウェハ
の熱処理を行なう。
厚さのスペーサ酸化膜を容易に形成することが可能であ
ることが判明した６ 第９図及び第１０図はシリサイドベースコンタクトを形
成する次のステップを示している。第１に、以下に更に
詳細に説明するが、金属の薄い層をウェハ上に付着形成
する。好適実施例においてこの金属層の厚さは５００乃
至１ 、０００人である。次いで、導電性金属シリサイ
ドを形成するのに充分な時間の間高温に加熱してウェハ
の熱処理を行なう。
金属シリサイドは、シリコンと金属の二元化合物であり
、全屈原子がシリコン原子と接触していれば高温で形成
される。金属シリサイドは、金属層が酸化領域にコンタ
クトしている箇所では形成されない。金属シリサイドは
、ｎ十領域４６．４８゜５０．５２のポリシリコン上表
面上、ｎ−領域２４のエピタキシャルシリコン上表面上
、及びｐ−領域３６のシリコン上表面上に形成される。
、全屈原子がシリコン原子と接触していれば高温で形成
される。金属シリサイドは、金属層が酸化領域にコンタ
クトしている箇所では形成されない。金属シリサイドは
、ｎ十領域４６．４８゜５０．５２のポリシリコン上表
面上、ｎ−領域２４のエピタキシャルシリコン上表面上
、及びｐ−領域３６のシリコン上表面上に形成される。
この様にして形成されたシリサイドを第９図に６４゜６
６．６８，７０，７２，７４．７６で示しである。シリ
サイドは、フィールド酸化領域１６，１８．２０．２２
上やスペーサ酸化膜６０及び。２０上には形成されない
。シリサイドを形成した後、反応してシリサイドを形成
することのない金属の全てを化学的選択性エツチングに
よって除去する。
６．６８，７０，７２，７４．７６で示しである。シリ
サイドは、フィールド酸化領域１６，１８．２０．２２
上やスペーサ酸化膜６０及び。２０上には形成されない
。シリサイドを形成した後、反応してシリサイドを形成
することのない金属の全てを化学的選択性エツチングに
よって除去する。
金属−シリコンの反応温度は６００乃至７５０℃で１０
分間行なう。反応しなかった金属は下側に存在する酸化
膜と化学的に結合していないので、それは容易に除去さ
れる。
分間行なう。反応しなかった金属は下側に存在する酸化
膜と化学的に結合していないので、それは容易に除去さ
れる。
シリサイドの形成を改良する為に、熱処理の箭にイオン
注入の付加的ステップを実施することが可能である。即
ち、通常は金属と下側のシリコンとの間の界面にイオン
を埋設させるエネルギレベルを使用して金属層内にシリ
コン原子をイオン注入させることが可能である。イオン
注入したシリコン原子によってシリサイドが界面に形成
される。
注入の付加的ステップを実施することが可能である。即
ち、通常は金属と下側のシリコンとの間の界面にイオン
を埋設させるエネルギレベルを使用して金属層内にシリ
コン原子をイオン注入させることが可能である。イオン
注入したシリコン原子によってシリサイドが界面に形成
される。
爾後の熱処理ステップの間において、このイオン注入は
一層一様なシリサイド形成を行なうことを可能とする。
一層一様なシリサイド形成を行なうことを可能とする。
シリサイド層を形成する為に使用する金属は広範囲のも
のから選択することが可能である。爾後に高温度処理を
必要としない場合には、ニッケル。
のから選択することが可能である。爾後に高温度処理を
必要としない場合には、ニッケル。
パラジウム、プラチナ等を使用することが可能である。
例えばリフロー酸化物の層をフローさせるのに必要とさ
れる場合等、爾後に高温処理を必要とする場合には、チ
タン、バナジウム、クロム、ジルコニウム、ニオブ、モ
リブデン、ハフニウム。
れる場合等、爾後に高温処理を必要とする場合には、チ
タン、バナジウム、クロム、ジルコニウム、ニオブ、モ
リブデン、ハフニウム。
タンタル、タングステン等の耐火性金属が好適である。
第１０図に最も良く示される如く、エミッタコンタクト
領域５０及びスペーサ酸化領域６０及び。２０を除いて
、シリサイド層７４及び７６はｐ−ベース領域３６の上
表面を被覆する。シリサイドが全ての露出シリコン表面
上に形成されるので、シリサイドのスペーサ酸化膜に対
する自己整合が得られる。スペーサ酸化膜６０の厚さの
みがシリサイド層７４をエミッタコンタクト領域５０か
ら離隔する。シリサイドは導電性化合物であるから、そ
れをベースコンタクトとして使用することが可能である
。シリサイドコンタクト７４をベースコンタクトとして
使用することにより、ベースコンタクトとエミッタコン
タクト領域との間の距離は極めて小さく、スペーサ酸化
膜６０の基部厚さに等しい。従って、この構成体の寄生
ベース抵抗も又極めて小さい。何故ならば、ベース電流
は、トランジスタのベースコンタクトと活性区域との間
の非常に小さい距離を移動することが必要であるに過ぎ
ないからである。この距離を第１０図に矢印７８で示し
である。注意すべきことであるが、ホトリソグラフィで
はなく非等方性エツチングがスペーサ酸化膜の厚さを画
定するので、ホトリソグラフィ上の制限がこの距離に拘
束条件を与えることはない。
領域５０及びスペーサ酸化領域６０及び。２０を除いて
、シリサイド層７４及び７６はｐ−ベース領域３６の上
表面を被覆する。シリサイドが全ての露出シリコン表面
上に形成されるので、シリサイドのスペーサ酸化膜に対
する自己整合が得られる。スペーサ酸化膜６０の厚さの
みがシリサイド層７４をエミッタコンタクト領域５０か
ら離隔する。シリサイドは導電性化合物であるから、そ
れをベースコンタクトとして使用することが可能である
。シリサイドコンタクト７４をベースコンタクトとして
使用することにより、ベースコンタクトとエミッタコン
タクト領域との間の距離は極めて小さく、スペーサ酸化
膜６０の基部厚さに等しい。従って、この構成体の寄生
ベース抵抗も又極めて小さい。何故ならば、ベース電流
は、トランジスタのベースコンタクトと活性区域との間
の非常に小さい距離を移動することが必要であるに過ぎ
ないからである。この距離を第１０図に矢印７８で示し
である。注意すべきことであるが、ホトリソグラフィで
はなく非等方性エツチングがスペーサ酸化膜の厚さを画
定するので、ホトリソグラフィ上の制限がこの距離に拘
束条件を与えることはない。
完成したトランジスタを第１１図に示しである。
ウェハの製造は標準の技術に従って完了される。
シリサイドが形成され且つ全ての過剰金属を除去した後
に、酸化層８０をウェハ上に付与する。酸化層８０がリ
フロー酸化プロセスで形成される（この場合、高温への
加熱を使用して酸化膜をフローさせて平担な上表面を形
成する。）場合には、シリサイド金属は、チタン、モリ
ブデン、タングステン等の耐火性金属又はその他の耐火
性金属でなければならない。酸化層８０を形成した後、
それをホトリソグラフィによってパターン形成し、シリ
サイド層への開口をエツチング形成する。メタリゼーシ
ョン層を付着し、パターン形成し、エッチして、貫通導
体（ビア）８２，８４，８６゜８８．９０．９２を包含
するウェハの電気的相互接続体を形成する。最後に、ウ
ェハの上表面上にパッシベーション層９４を付着形成す
る。
に、酸化層８０をウェハ上に付与する。酸化層８０がリ
フロー酸化プロセスで形成される（この場合、高温への
加熱を使用して酸化膜をフローさせて平担な上表面を形
成する。）場合には、シリサイド金属は、チタン、モリ
ブデン、タングステン等の耐火性金属又はその他の耐火
性金属でなければならない。酸化層８０を形成した後、
それをホトリソグラフィによってパターン形成し、シリ
サイド層への開口をエツチング形成する。メタリゼーシ
ョン層を付着し、パターン形成し、エッチして、貫通導
体（ビア）８２，８４，８６゜８８．９０．９２を包含
するウェハの電気的相互接続体を形成する。最後に、ウ
ェハの上表面上にパッシベーション層９４を付着形成す
る。
第１１図は、上述したプロセスで形成した３つのデバイ
ス、ｎｐｎトランジスタ、ショットキーダイオード、抵
抗を示している。ｎｐｎトランジスタは、ｎ十エミッタ
コンタクト領域５０．ｎ＋エミッタ領域５４、シリサイ
ド層６８、エミッタとしての貫通導体９０＋ｐ−ベース
領域３６、シリサイドベースコンタクト７４、ベースと
しての貫通導体８８、ｎ十領域１２と４８、ｎ−領域２
６と２８、シリサイド層６６、コレクタとしての貫通導
体８６を有している。本発明の自己整合金属シリサイド
ベースコンタクト構造は、実質的に、その寄生ベース抵
抗を減少させることによってこのトランジスタのスイッ
チング速度を改良する６上述したプロセスによってショ
ットキーダイオードも形成される。このショットキーダ
イオードは、ｎ−領域２４．シリサイド層７２、貫通導
体８４を有している。このダイオードは、トランジスタ
の形成過程中に形成され、何等付加的な処理ステップを
必要としない。それは、貫通導体８４を使用して所望に
より相互接続させることが可能である。
ス、ｎｐｎトランジスタ、ショットキーダイオード、抵
抗を示している。ｎｐｎトランジスタは、ｎ十エミッタ
コンタクト領域５０．ｎ＋エミッタ領域５４、シリサイ
ド層６８、エミッタとしての貫通導体９０＋ｐ−ベース
領域３６、シリサイドベースコンタクト７４、ベースと
しての貫通導体８８、ｎ十領域１２と４８、ｎ−領域２
６と２８、シリサイド層６６、コレクタとしての貫通導
体８６を有している。本発明の自己整合金属シリサイド
ベースコンタクト構造は、実質的に、その寄生ベース抵
抗を減少させることによってこのトランジスタのスイッ
チング速度を改良する６上述したプロセスによってショ
ットキーダイオードも形成される。このショットキーダ
イオードは、ｎ−領域２４．シリサイド層７２、貫通導
体８４を有している。このダイオードは、トランジスタ
の形成過程中に形成され、何等付加的な処理ステップを
必要としない。それは、貫通導体８４を使用して所望に
より相互接続させることが可能である。
上述したプロセスによって抵抗も形成することが可能で
ある。第１１図は、実際に、１つが左側に延在し且つ他
方が右側へ延在する２つの抵抗を部分的に示している。
ある。第１１図は、実際に、１つが左側に延在し且つ他
方が右側へ延在する２つの抵抗を部分的に示している。
左側の抵抗は、その抵抗要素としてｎ−ポリシリコン層
４０と、ｎ中領域４６と、シリサイド層６４と、この抵
抗の一端における電気的接続体としての貫通導体８２と
を有している。層４０は、ｎ十領域５２と、シリサイド
層７０と、貫通導体９２とで与えられているものと同様
に見える別の接続体へ延在している。層４゜の長さ及び
固有抵抗はこの抵抗の値を決定する。
４０と、ｎ中領域４６と、シリサイド層６４と、この抵
抗の一端における電気的接続体としての貫通導体８２と
を有している。層４０は、ｎ十領域５２と、シリサイド
層７０と、貫通導体９２とで与えられているものと同様
に見える別の接続体へ延在している。層４゜の長さ及び
固有抵抗はこの抵抗の値を決定する。
高速バイポーラトランジスタと同一のウェハ上に抵抗及
びダイオードを製造することを可能とすることによって
１本発明は回路設計者にとって広範な設計上の自由度を
提供している。
びダイオードを製造することを可能とすることによって
１本発明は回路設計者にとって広範な設計上の自由度を
提供している。
第１２図は、トンネルエミッタトランジスタ用の自己整
合型シリサイドベースコンタクト構造の別の実施例を示
している。ｎ十エミッタコンタクト領域１００は付加的
な薄い酸化層１０２を具備している。酸化層１０２は、
熱酸化層３２（第２図参照）を除去した後で且つポリシ
リコン層４０（第３図参照）を付与する前に、形成する
。酸化層１０２を形成する為に、先ず、約２０人の厚さ
にｐ−ベース領域３６の上表面上に薄い酸化層を成長さ
せる。この薄い酸化層を次いでパターン化し、エッチし
て層１０２のみを残存させ、その上方に後にエミッタコ
ンタクト領域１００を形成する。ポリシリコンエミッタ
を形成した後に、ウェハを高温に加熱してエミッタのｎ
中不純物原子を酸化層１０２を横断し且つｐ−ベース領
域内に拡散してｎ十エミッタ領域１０４を形成する。爾
後の処理は上述したプロセスに従って実施される。
合型シリサイドベースコンタクト構造の別の実施例を示
している。ｎ十エミッタコンタクト領域１００は付加的
な薄い酸化層１０２を具備している。酸化層１０２は、
熱酸化層３２（第２図参照）を除去した後で且つポリシ
リコン層４０（第３図参照）を付与する前に、形成する
。酸化層１０２を形成する為に、先ず、約２０人の厚さ
にｐ−ベース領域３６の上表面上に薄い酸化層を成長さ
せる。この薄い酸化層を次いでパターン化し、エッチし
て層１０２のみを残存させ、その上方に後にエミッタコ
ンタクト領域１００を形成する。ポリシリコンエミッタ
を形成した後に、ウェハを高温に加熱してエミッタのｎ
中不純物原子を酸化層１０２を横断し且つｐ−ベース領
域内に拡散してｎ十エミッタ領域１０４を形成する。爾
後の処理は上述したプロセスに従って実施される。
トンネルエミッタトランジスタは高電流利得デバイスを
提供するものとして知られている。
提供するものとして知られている。
上の説明から、ここに開示した発明は、バイポーラトラ
ンジスタ用の自己整合型シリサイドベースコンタクトを
形成する新規で有利な構成体及びその製造プロセスを提
供するものであることは明らかである６当業者等にとっ
て理解される如く、本発明はその基本的な特性及び精神
から逸脱することなくその他の特定の形態に実現するこ
とも可能である。例えば１本発明を使用してｐｎｐトラ
ンジスタを構成することも可能である。又、シリコンを
その他の半導体物質で置換することも可能である。
ンジスタ用の自己整合型シリサイドベースコンタクトを
形成する新規で有利な構成体及びその製造プロセスを提
供するものであることは明らかである６当業者等にとっ
て理解される如く、本発明はその基本的な特性及び精神
から逸脱することなくその他の特定の形態に実現するこ
とも可能である。例えば１本発明を使用してｐｎｐトラ
ンジスタを構成することも可能である。又、シリコンを
その他の半導体物質で置換することも可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図は自己整合型バイポーラトランジスタの製造過程
における最初の予備的ステップの後の半導体基板の断面
図、第２図は自己整合型バイポーラトランジスタの製造
過程における第２予備ステツプ後の半導体基板の断面図
、第３図は自己整合型バイポーラトランジスタの製造過
程における第３予備ステツプ後の半導体基板の断面図、
第４図は自己整合型バイポーラトランジスタの製造過程
における第４予備ステツプ後の半導体基板の断面図、第
５図は自己整合型バイポーラトランジスタの製造過程に
おける第５予備ステツプ後の半導体基板の断面図、第６
図は第５図に示した半導体基板の一部の拡大断面図、第
７図は自己整合型バイポーラトランジスタの製造過程に
おける第６予備ステツプ後の半導体基板の断面図、第８
図は第７図に示した半導体基板の一部の拡大断面図、第
９図は自己整合型バイポーラトランジスタの製造過程に
おける第７予備ステツプ後の半導体基板の断面図、第１
０図は第９図に示した半導体基板の一部の拡大断面図、
第１１図は自己整合型バイポーラトランジスタの製造を
完了した後の半導体基板の断面図、第１２図は本発明の
別の実施例を示しており半導体基板の一部の拡大断面図
、である。 （符号の説明） １０：シリコン基板 １２：埋込層 ２４．２６．２８：島状部 ３６二ベース領域 ４０：ポリシリコン層 ５０：エミッタコンタクト領域 ５４：ｎ十エミッタ領域 ６４、６６、６８．７０．７２．７４．７６：シリサイ
ド８０：酸化層 ８２、８４．８６．８８．９０．９２：貫通導体特許呂
願人 フェアチアイルド カメラアンド インスト
ルメント コーポレーション 三４−−９二；、］ 図面の華；−（内容に変更へ・シ） Ｆｉｒヌー１ ＦＩＧ、 ２゜ ｂ嶋−５ ＦＩＧ、 ６： ＦＩＧ、 ８゜ ＦＩＧ、 １０゜ ＦＩＧ、９゜ ＦＩＧ、 ＩＩ ＦＩＧ、−乏 手続補正魯 昭和６０年１０月１日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特 許 願 第１４
９３７３号３、補正をする者 事件との関係 特許出願人 ４、代理人
における最初の予備的ステップの後の半導体基板の断面
図、第２図は自己整合型バイポーラトランジスタの製造
過程における第２予備ステツプ後の半導体基板の断面図
、第３図は自己整合型バイポーラトランジスタの製造過
程における第３予備ステツプ後の半導体基板の断面図、
第４図は自己整合型バイポーラトランジスタの製造過程
における第４予備ステツプ後の半導体基板の断面図、第
５図は自己整合型バイポーラトランジスタの製造過程に
おける第５予備ステツプ後の半導体基板の断面図、第６
図は第５図に示した半導体基板の一部の拡大断面図、第
７図は自己整合型バイポーラトランジスタの製造過程に
おける第６予備ステツプ後の半導体基板の断面図、第８
図は第７図に示した半導体基板の一部の拡大断面図、第
９図は自己整合型バイポーラトランジスタの製造過程に
おける第７予備ステツプ後の半導体基板の断面図、第１
０図は第９図に示した半導体基板の一部の拡大断面図、
第１１図は自己整合型バイポーラトランジスタの製造を
完了した後の半導体基板の断面図、第１２図は本発明の
別の実施例を示しており半導体基板の一部の拡大断面図
、である。 （符号の説明） １０：シリコン基板 １２：埋込層 ２４．２６．２８：島状部 ３６二ベース領域 ４０：ポリシリコン層 ５０：エミッタコンタクト領域 ５４：ｎ十エミッタ領域 ６４、６６、６８．７０．７２．７４．７６：シリサイ
ド８０：酸化層 ８２、８４．８６．８８．９０．９２：貫通導体特許呂
願人 フェアチアイルド カメラアンド インスト
ルメント コーポレーション 三４−−９二；、］ 図面の華；−（内容に変更へ・シ） Ｆｉｒヌー１ ＦＩＧ、 ２゜ ｂ嶋−５ ＦＩＧ、 ６： ＦＩＧ、 ８゜ ＦＩＧ、 １０゜ ＦＩＧ、９゜ ＦＩＧ、 ＩＩ ＦＩＧ、−乏 手続補正魯 昭和６０年１０月１日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６０年 特 許 願 第１４
９３７３号３、補正をする者 事件との関係 特許出願人 ４、代理人
Claims (1)
- 【特許請求の範囲】 １、上表面に隣接して第１導電型の上側に存在する領域
を持った半導体本体と、該上表面上に配設されており且
つ側壁表面を持った導電性領域と、該全側壁表面上に形
成されている絶縁物質層と、該半導体本体の該上表面上
に配設されている金属シリサイド層であって該側壁表面
上の該絶縁物質によって該導電性領域から離隔されてい
る金属シリサイド層と、該上表面に隣接しており且つ該
導電性領域の下方であるがどこも該金属シリサイドと接
触していない反対導電型の第２領域とを有することを特
徴とする半導体構成体。 ２、特許請求の範囲第１項において、該半導体本体が反
対導電型の下側に存在する領域を有することを特徴とす
る構成体。 ３、特許請求の範囲第２項において、該上側に存在する
領域がバイポーラトランジスタのベースを形成し、該第
２領域が該トランジスタのエミッタを形成し、且つ該下
側に存在する領域が該トランジスタのコレクタを形成す
ることを特徴とする構成体。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
において、該導電性領域が該トランジスタのエミッタコ
ンタクトを形成し、且つ該金属シリサイドが該トランジ
スタのベースコンタクトを形成することを特徴とする構
成体。 ５、特許請求の範囲第２項乃至第４項の内の何れか１項
において、該上側に存在する領域が正にドープした半導
体物質を有しており、該第２領域及び該下側に存在する
領域が負にドープした半導体物質を有していることを特
徴とする構成体。 ６、特許請求の範囲第１項乃至第５項の内の何れか１項
において、該導電性領域が不純物をドープしたポリシリ
コンを有していることを特徴とする構成体。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
において、該絶縁物質が二酸化シリコンを有しているこ
とを特徴とする構成体。 ８、特許請求の範囲第１項乃至第７項の内の何れか１項
において、該金属シリサイドが、シリコン及びチタンと
、バナジウムと、クロムと、ジルコニウムと、ニオブと
、モリブデンと、ハウニウムと、タンタルと、タングス
テンと、ニッケルと、パラジウムと、プラチナとで構成
される群から選択した金属で構成される化合物を有する
ことを特徴とする構成体。 ９、半導体構成体の形成方法において、第１上表面に第
１導電型領域を持った半導体基板を用意し、前記第１導
電型領域の上方に配設されそれにコンタクトする第２導
電型領域を形成し、前記第２導電型領域は前記第１上表
面から前記第２導電型領域の第２上表面へ上方向へ延在
する側壁を持っており、前記上表面及び前記側壁上に酸
化化合物層を形成し、前記側壁上に残存量だけの酸化化
合物が残留する迄前記上表面から前記酸化化合物を部分
的に除去し、前記第１上表面上に導電層を形成し、前記
導電層は前記残存量の酸化化合物の厚さによって前記第
２導電型領域から離隔されている、上記各ステップを有
することを特徴とする方法。 １０、特許請求の範囲第９項において、前記酸化化合物
層を形成するステップにおいて、前記第１及び第２導電
型領域から前記酸化化合物を成長させることを特徴とす
る方法。 １１、特許請求の範囲第１０項において、前記酸化化合
物層を形成するステップにおいて、酸化化合物を付着さ
せることを特徴とする方法。 １２、特許請求の範囲第９項乃至第１１項の何れか１項
において、前記酸化化合物を部分的に除去するステップ
が非等方性エッチングプロセスを有することを特徴とす
る方法。 １３、特許請求の範囲第１２項において、前記非等方性
エッチングが反応性イオンエッチングであることを特徴
とする方法。 １４、特許請求の範囲第９項乃至第１３項の何れか１項
において、前記導電層が金属と前記基板の半導体物質と
の結合によって形成される導電性化合物であることを特
徴とする方法。 １５、特許請求の範囲第１４項において、前記導電層を
形成するステップにおいて、前記第１上表面上に前記金
属の層を付着させ、前記導電性化合物が形成されるのに
充分な期間の間前記金属層を高温に加熱し、前記導電性
化合物を形成しない過剰の金属を除去する、上記各ステ
ップを有することを特徴とする方法。 １６、特許請求の範囲第１５項において、前記導電層を
形成するステップが前記金属層の加熱ステップの前に前
記金属層の中に半導体物質をイオン注入するステップを
有することを特徴とする方法。 １７、特許請求の範囲第１４項又は第１５項において、
該金属は、チタン、バナジウム、クロム、ジルコニウム
、ニオブ、モリブデン、ハフニウム、タンタル、タング
ステン、ニッケル、パラジウム、プラチナから構成され
る群から選択されるものであることを特徴とする方法。 １８、特許請求の範囲第９項乃至第１７項の内の何れか
１項において、前記半導体基板の物質がシリコンであり
、且つ前記導電性化合物がシリサイドであることを特徴
とする方法。 １９、特許請求の範囲第９項乃至第１８項の内の何れか
１項において、前記第１導電型領域がバイポーラトラン
ジスタのベースを形成しており、前記第２導電型領域が
前記トランジスタのエミッタを形成しており、前記導電
層は前記トランジスタのベースコンタクトを形成するこ
とを特徴とする方法。 ２０、特許請求の範囲第９項乃至第１９項の内の何れか
１項において、前記第２導電型領域を形成するステップ
の前に前記第１上表面上に薄い絶縁層を形成し、前記第
２導電型領域を形成するステップの後に前記基板を高温
に加熱して前記第２導電型領域の一部を前記薄い絶縁層
を横断して拡散させ、その際に前記第２導電型領域がバ
イポーラトランジスタのトンネルエミッタを形成し、前
記第１導電型領域が前記トランジスタのベースを形成し
、前記導電層が前記トランジスタのベースコンタクトを
形成することを特徴とする方法。 ２１、特許請求の範囲第９項において、前記シリコン基
板は軽度にドープされており、前記第２領域を形成する
ステップにおいて、前記基板の一部上に第２導電型の高
度にドープした埋込層を形成し、前記エピタキシャル層
を第１領域と第２領域とに分割する為に前記エピタキシ
ャル層内に延在するフィールド酸化層を形成し、前記第
１導電型の軽度にドープしたベース領域を形成する為に
第１導電型の不純物で前記第１領域をイオン注入し、前
記基板の上表面上にポリシリコン層を付着させ、前記第
２導電型の高度にドープした層を形成する為に第２導電
型の不純物で前記ポリシリコンをイオン注入し、前記ポ
リシリコンを部分的に選択的に除去して前記ベース領域
の上方位置とされそれとコンタクトするエミッタ領域を
残存させると共に前記第２領域の上方で且つそれとコン
タクトしてコレクタタップ領域を残存し、前記エミッタ
領域及びコレクタタップ領域は前記ベース領域及び第２
領域から上方向へ延在する側壁を夫々持っており、前記
酸化膜形成ステップでは前記基板上に第１酸化層を形成
し、前記除去ステップでは前記コレクタタップ領域とベ
ース領域とエミッタ領域の上表面から酸化物を取り除き
前記側壁上に残存量の酸化物を残存させる迄前記第１酸
化層を非等方的にエッチングすることによって前記第１
酸化層を殆ど除去し、前記導電層形成ステップでは前記
ベース領域の上表面上に第１金属層を付着し前記第１金
属と前記ベース領域の上表面上に露出されているシリコ
ンとの間にシリサイドを形成するのに充分な期間に渡り
前記第１金属層を高温に加熱しその際に前記シリサイド
は前記残存量の酸化物によって前記エミッタ領域から離
隔されているベースコンタクトを形成し前記シリサイド
を形成しない過剰な第１金属を除去することを特徴とす
る方法。 ２２、特許請求の範囲第２１項において、前記過剰な第
１金属を除去するステップの後に前記基板の上表面上に
第２酸化層を付着させ、前記タップ領域と前記ベースコ
ンタクトと前記エミッタ領域とにコンタクトホールを穿
設する為に前記第２酸化層を部分的に選択的に除去し、
前記基板上に第２金属層を付着し、前記第２金属を部分
的に選択的に除去して前記コレクタタップ領域と前記ベ
ースコンタクトと前記エミッタ領域との別々の電気的接
続体を形成することを特徴とする方法。 ２３、特許請求の範囲第２１項又は第２２項において、
前記第１金属は、チタン、バナジウム、クロム、ジルコ
ニウム、ニオブ、モリブデン、ハフニウム、タンタル、
タングステンから構成される群から選択されることを特
徴とする方法。 ２４、特許請求の範囲第２３項において、前記第２酸化
層はリフロー酸化物質であり、前記第２酸化層付着ステ
ップの次が前記リフロー酸化物質をフローさせる為に前
記基板を高温へ加熱するステップであることを特徴とす
る方法。 ２５、特許請求の範囲第２１項乃至第２４項の内の何れ
か１項において、前記第１金属はニッケル、パラジウム
、プラチナから構成される群から選択されるものである
ことを特徴とする方法。 ２６、特許請求の範囲第２１項乃至第２５項の内の何れ
か１項において、前記第１金属層付着ステップの次が前
記層内にシリコンを注入するステップであることを特徴
とする方法。 ２７、特許請求の範囲第２１項乃至第２６項の内の何れ
か１項において、前記第１金属層付着ステップは前記コ
レクタタップ領域及びエミッタ領域の上表面上に前記第
１金属を付着させる為に付加的に操作可能であり、前記
シリサイドは又前記コレクタタップ領域及びエミッタ領
域の上表面上にも形成されることを特徴とする方法。 ２８、特許請求の範囲第２１項乃至第２７項の内の何れ
か１項において、前記第１酸化層形成ステップでは前記
基板上に酸化化合物を成長させ、前記酸化化合物上に付
加的な酸化物質を付着させることを特徴とする方法。 ２９、特許請求の範囲第２１項乃至第２８項の内の何れ
か１項において、前記トランジスタはｎｐｎ型のトラン
ジスタであり、前記第１導電型領域がアクセプタ不純物
を持ったｐ型領域であり且つ前記第２導電型領域がドナ
ー不純物を持ったｎ型領域であることを特徴とする方法
。 ３０、特許請求の範囲第２１項乃至第２９項の内の何れ
か１項において、ショットキーダイオードを形成する方
法であって、前記エピタキシャル層を第１領域と第２領
域とに分割する為にフィールド酸化層を形成するステッ
プが前記エピタキシャル層を第３領域に分割する為に付
加的に操作可能であって、前記方法が前記第３領域の上
表面上に電気的コンタクトを形成するステップを有して
おり、前記第３領域と前記電気的コンタクトとが前記シ
ョットキーダイオードを形成することを特徴とする方法
。 ３１、特許請求の範囲第２１項乃至第３０項の内の何れ
か１項において、抵抗を形成する方法であって、前記ポ
リシリコン注入ステップの前に前記ポリシリコン層上に
第３酸化層を形成し、尚前記ポリシリコンは前記第２導
電型の軽度にドープした領域であり、イオン注入を所望
する領域を露出させる為に前記第３酸化層を部分的に除
去し且つ前記ポリシリコンの抵抗要素領域上方には前記
第３酸化層を残存させ、前記第２導電型の前記高度にド
ープした層を形成する為に前記ポリシリコンの露出領域
を第２導電型の不純物でイオン注入し、前記ポリシリコ
ンの前記露出領域を部分的に選択的に除去して前記ベー
ス領域にコンタクトしその上方に位置してエミッタ領域
を残存させ又前記第２領域にコンタクトしその上方にコ
レクタタップ領域を残存させ且つ前記抵抗要素領域の端
部に各接続させて第１及び第２抵抗コンタクトを残存さ
せることを特徴とする方法。 ３２、特許請求の範囲第２１項乃至第３１項の内の何れ
か１項において、前記ポリシリコン層成長ステップの前
に前記ベース領域上に薄い絶縁層を形成し、前記ポリシ
リコンのイオン注入ステップの後に前記基板を高温に加
熱して前記第２導電型の不純物の一部を前記薄い絶縁層
を横切って拡散させ、前記エミッタ領域が前記バイポー
ラトランジスタのトンネルエミッタを形成することを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62903984A | 1984-07-09 | 1984-07-09 | |
| US629039 | 1984-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164163A true JPS6164163A (ja) | 1986-04-02 |
| JPH0630359B2 JPH0630359B2 (ja) | 1994-04-20 |
Family
ID=24521340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149373A Expired - Lifetime JPH0630359B2 (ja) | 1984-07-09 | 1985-07-09 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0168324A3 (ja) |
| JP (1) | JPH0630359B2 (ja) |
| CA (1) | CA1252227A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237754A (ja) * | 1986-04-07 | 1987-10-17 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS6331167A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01108772A (ja) * | 1987-09-26 | 1989-04-26 | Samsung Semiconductor & Teleommun Co Ltd | バイポーラトランジスタの製造方法 |
| JPH02224251A (ja) * | 1988-11-04 | 1990-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1298921C (en) * | 1986-07-02 | 1992-04-14 | Madhukar B. Vora | Bipolar transistor with polysilicon stringer base contact |
| US4974046A (en) * | 1986-07-02 | 1990-11-27 | National Seimconductor Corporation | Bipolar transistor with polysilicon stringer base contact |
| US5063168A (en) * | 1986-07-02 | 1991-11-05 | National Semiconductor Corporation | Process for making bipolar transistor with polysilicon stringer base contact |
| EP0253538B1 (en) * | 1986-07-16 | 1993-03-24 | Texas Instruments Incorporated | A vlsi self-aligned bipolar transistor |
| US4979010A (en) * | 1986-07-16 | 1990-12-18 | Texas Instruments Incorporated | VLSI self-aligned bipolar transistor |
| US4883772A (en) * | 1986-09-11 | 1989-11-28 | National Semiconductor Corporation | Process for making a self-aligned silicide shunt |
| JPS63114261A (ja) * | 1986-09-11 | 1988-05-19 | フェアチャイルド セミコンダクタ コーポレーション | トランジスタ用の自己整合型ベース分路 |
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| DE3817882A1 (de) * | 1988-05-26 | 1989-12-07 | Siemens Ag | Bipolartransistorstruktur mit reduziertem basiswiderstand und verfahren zur herstellung eines basisanschlussbereiches fuer die bipolartransistorstruktur |
| US5146304A (en) * | 1988-12-22 | 1992-09-08 | Honeywell Inc. | Self-aligned semiconductor device |
| US5061644A (en) * | 1988-12-22 | 1991-10-29 | Honeywell Inc. | Method for fabricating self-aligned semiconductor devices |
| US4927775A (en) * | 1989-03-06 | 1990-05-22 | Motorola Inc. | Method of fabricating a high performance bipolar and MOS device |
| EP0460285B1 (de) * | 1990-06-07 | 1996-08-28 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von Bipolartransistoren mit extrem reduzierter Basis-Kollektor-Kapazität |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS57149776A (en) * | 1981-03-12 | 1982-09-16 | Sony Corp | Formation of high-melting point metal and silicon compound thin film |
| JPS582065A (ja) * | 1981-06-25 | 1983-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58154270A (ja) * | 1982-03-09 | 1983-09-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58168275A (ja) * | 1982-03-29 | 1983-10-04 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
-
1985
- 1985-07-08 CA CA000486429A patent/CA1252227A/en not_active Expired
- 1985-07-09 EP EP85401385A patent/EP0168324A3/en not_active Withdrawn
- 1985-07-09 JP JP60149373A patent/JPH0630359B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS57149776A (en) * | 1981-03-12 | 1982-09-16 | Sony Corp | Formation of high-melting point metal and silicon compound thin film |
| JPS582065A (ja) * | 1981-06-25 | 1983-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58154270A (ja) * | 1982-03-09 | 1983-09-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58168275A (ja) * | 1982-03-29 | 1983-10-04 | Fujitsu Ltd | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62237754A (ja) * | 1986-04-07 | 1987-10-17 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPS6331167A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01108772A (ja) * | 1987-09-26 | 1989-04-26 | Samsung Semiconductor & Teleommun Co Ltd | バイポーラトランジスタの製造方法 |
| JPH02224251A (ja) * | 1988-11-04 | 1990-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0168324A2 (en) | 1986-01-15 |
| JPH0630359B2 (ja) | 1994-04-20 |
| CA1252227A (en) | 1989-04-04 |
| EP0168324A3 (en) | 1988-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800177A (en) | Semiconductor device having multilayer silicide contact system and process of fabrication thereof | |
| US5296391A (en) | Method of manufacturing a bipolar transistor having thin base region | |
| US4481706A (en) | Process for manufacturing integrated bi-polar transistors of very small dimensions | |
| JPS6164163A (ja) | バイポーラトランジスタの製造方法 | |
| KR100196484B1 (ko) | 얇은 희생층을 사용하여 수직형 퓨즈 디바이스 및 쇼트키다이오드를 제조하는 방법 | |
| JPH05175227A (ja) | 横方向バイポーラ・トランジスタ及び横方向ｐ−ｎ−ｐトランジスタの形成方法、バイポーラ・トランジスタならびに横方向ｐ−ｎ−ｐトランジスタ | |
| JPH0140498B2 (ja) | ||
| US4982244A (en) | Buried Schottky clamped transistor | |
| US5098854A (en) | Process for forming self-aligned silicide base contact for bipolar transistor | |
| US4648909A (en) | Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits | |
| US4322882A (en) | Method for making an integrated injection logic structure including a self-aligned base contact | |
| US4949153A (en) | Semiconductor IC device with polysilicon resistor | |
| US5144403A (en) | Bipolar transistor with trench-isolated emitter | |
| JPH05198752A (ja) | Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法 | |
| US4980738A (en) | Single polysilicon layer transistor with reduced emitter and base resistance | |
| EP0078220B1 (en) | Polycrystalline silicon interconnections for bipolar transistor flip-flop | |
| JP2605030B2 (ja) | 直交バイポーラ−トランジスタ | |
| US4946798A (en) | Semiconductor integrated circuit fabrication method | |
| US4883772A (en) | Process for making a self-aligned silicide shunt | |
| JP2905216B2 (ja) | 高性能バイポーラ構造製造方法 | |
| US6004855A (en) | Process for producing a high performance bipolar structure | |
| US5227316A (en) | Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size | |
| US5061986A (en) | Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics | |
| JPH06204167A (ja) | 半導体装置の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |