JPH0140498B2 - - Google Patents
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- JPH0140498B2 JPH0140498B2 JP53112470A JP11247078A JPH0140498B2 JP H0140498 B2 JPH0140498 B2 JP H0140498B2 JP 53112470 A JP53112470 A JP 53112470A JP 11247078 A JP11247078 A JP 11247078A JP H0140498 B2 JPH0140498 B2 JP H0140498B2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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Description
【発明の詳細な説明】
本発明は、高密度集積回路用の高シート抵抗構
造体、及び集積回路構造体に於ける抵抗領域又は
トランジスタを形成するために有利に用いられ得
る、マスタ・スライス型の個性化が可能な高密度
の集積回路構造体に係る。
造体、及び集積回路構造体に於ける抵抗領域又は
トランジスタを形成するために有利に用いられ得
る、マスタ・スライス型の個性化が可能な高密度
の集積回路構造体に係る。
モノリシツク集積回路技術に於いては、集積回
路構造体に於て種々の能動素子及び受動素子を相
互に分離することが通常必要とされている。これ
らの素子は、PN接合の逆バイアス、部分的な誘
電体分離、及び完全な誘電体分離によつて分離さ
れている。従来用いられている誘電体材料は二酸
化シリコン、ガラス等である。特に集積回路密度
が増加しているこれらの能動素子及び回路のため
の好ましい分離は完全な誘電体分離である。誘電
体分離は、回路素子が分離領域と境を接すること
を可能にし従つて集積回路チツプに於ける受動素
子及び能動素子の実装密度を増加せしめるので、
PN接合による分離よりも実質的な利点を有して
いる。誘電体分離は関連する寄生容量を減少さ
せ、従つて回路の性能を増す。
路構造体に於て種々の能動素子及び受動素子を相
互に分離することが通常必要とされている。これ
らの素子は、PN接合の逆バイアス、部分的な誘
電体分離、及び完全な誘電体分離によつて分離さ
れている。従来用いられている誘電体材料は二酸
化シリコン、ガラス等である。特に集積回路密度
が増加しているこれらの能動素子及び回路のため
の好ましい分離は完全な誘電体分離である。誘電
体分離は、回路素子が分離領域と境を接すること
を可能にし従つて集積回路チツプに於ける受動素
子及び能動素子の実装密度を増加せしめるので、
PN接合による分離よりも実質的な利点を有して
いる。誘電体分離は関連する寄生容量を減少さ
せ、従つて回路の性能を増す。
今日の誘電体分離技術は通常、シリコン構造体
中に溝即ち開孔を形成しそしてそれらの溝を誘電
体材料で充填することを含む。その１つの技術
は、溝を化学的食刻により形成することを含み、
例えば米国特許3970486号、第3534234号及び第
3648125号並びに日本特許第842031号の明細書に
記載されている。他の技術は、内部に溝を有する
エピタキシヤル層を選択的に形成することを含
み、例えば米国特許第3386865号の明細書及び
Electrochemical Technology、第５巻、第５−
６号、1967年５月−６月、第308頁乃至第310頁に
於けるR.E.Jones等による“Composite
Insulator−Junction Isolation”と題する論文に
記載されている。更に他の技術は、溝を反応性イ
オン食刻により形成することを含み、例えば米国
特許第3966557号及び第3997378号の明細書、
IBM、TDB、第20巻、第１号、第144頁（1977年
６月）、及び本出願人による特許出願の明細書に
詳細に記載されている。
中に溝即ち開孔を形成しそしてそれらの溝を誘電
体材料で充填することを含む。その１つの技術
は、溝を化学的食刻により形成することを含み、
例えば米国特許3970486号、第3534234号及び第
3648125号並びに日本特許第842031号の明細書に
記載されている。他の技術は、内部に溝を有する
エピタキシヤル層を選択的に形成することを含
み、例えば米国特許第3386865号の明細書及び
Electrochemical Technology、第５巻、第５−
６号、1967年５月−６月、第308頁乃至第310頁に
於けるR.E.Jones等による“Composite
Insulator−Junction Isolation”と題する論文に
記載されている。更に他の技術は、溝を反応性イ
オン食刻により形成することを含み、例えば米国
特許第3966557号及び第3997378号の明細書、
IBM、TDB、第20巻、第１号、第144頁（1977年
６月）、及び本出願人による特許出願の明細書に
詳細に記載されている。
上記の分離技術によつてモノリシツク構造体に
於ける単結晶シリコンの分離ポケツトが形成され
る。それから、バイポーラ・トランジスタ、電界
効果トランジスタ等の如き能動素子及び抵抗素
子、ダイオード等の如き受動素子がそれらの単結
晶シリコンの分離ポケツト内に形成され得る。シ
リコン・プレーナ素子の形成方法に於ける重要な
工程については、例えばResearch and
Education Assoc.、New Yorkから1972年に発
行されたMax Fogielによる“Modern
Microelectronics”と題する書籍の第463頁乃至
第472頁に記載されている。簡単に説明すると、
その方法は、例えばＰ導電型のシリコン基板を設
け、表面を酸化し、標準的な写真露光及び食刻技
術を用いてその二酸化シリコン層中に開孔を形成
し、そして該開孔を通してN+導電型の埋込領域
を拡散することを含む。上記二酸化シリコン層が
除去されそしてＮ導電型シリコンのエピタキシヤ
ル層が成長される。上記エピタキシヤル層が成長
される間に、上記埋込領域が上記エピタキシヤル
層中に或る程度外方拡散される。上記埋込領域は
この例に於てはNPNトランジスタのサブコレク
タ領域として働く。更に二酸化シリコン層が上記
エピタキシヤル層の表面上に成長され、分離拡散
用の開孔がフオトレジスト及び食刻技術を用いて
上記二酸化シリコン層中に形成され、そして単結
晶シリコンの分離ポケツトを形成するために分離
拡散又は誘電体分離が行なわれる。NPNトラン
ジスタのベース領域及びＰ導電型の抵抗領域が形
成されるべき領域に於ける上記二酸化シリコン層
中に開孔が形成され、そしてＰ導電型の拡散によ
りＮ導電型のエピタキシヤル層中にPN接合が形
成される。表面が再酸化され、そして写真露光及
び食刻技術を用いてエミツタ領域及びコレクタ導
通領域が形成されるべき領域に開孔が形成され
る。エミツタ領域及びコレクタ導通領域の拡散が
行なわれる。表面が再び酸化され、そして従来の
写真露光及び食刻技術を用いてその二酸化シリコ
ン層中にオーム接点用の開孔が形成される。アル
ミニウムの如き金属の被膜で表面全体が金属化さ
れ、そして従来の写真露光及び食刻技術を用いて
上記金属の被膜を食刻することにより相互接続体
が形成される。
於ける単結晶シリコンの分離ポケツトが形成され
る。それから、バイポーラ・トランジスタ、電界
効果トランジスタ等の如き能動素子及び抵抗素
子、ダイオード等の如き受動素子がそれらの単結
晶シリコンの分離ポケツト内に形成され得る。シ
リコン・プレーナ素子の形成方法に於ける重要な
工程については、例えばResearch and
Education Assoc.、New Yorkから1972年に発
行されたMax Fogielによる“Modern
Microelectronics”と題する書籍の第463頁乃至
第472頁に記載されている。簡単に説明すると、
その方法は、例えばＰ導電型のシリコン基板を設
け、表面を酸化し、標準的な写真露光及び食刻技
術を用いてその二酸化シリコン層中に開孔を形成
し、そして該開孔を通してN+導電型の埋込領域
を拡散することを含む。上記二酸化シリコン層が
除去されそしてＮ導電型シリコンのエピタキシヤ
ル層が成長される。上記エピタキシヤル層が成長
される間に、上記埋込領域が上記エピタキシヤル
層中に或る程度外方拡散される。上記埋込領域は
この例に於てはNPNトランジスタのサブコレク
タ領域として働く。更に二酸化シリコン層が上記
エピタキシヤル層の表面上に成長され、分離拡散
用の開孔がフオトレジスト及び食刻技術を用いて
上記二酸化シリコン層中に形成され、そして単結
晶シリコンの分離ポケツトを形成するために分離
拡散又は誘電体分離が行なわれる。NPNトラン
ジスタのベース領域及びＰ導電型の抵抗領域が形
成されるべき領域に於ける上記二酸化シリコン層
中に開孔が形成され、そしてＰ導電型の拡散によ
りＮ導電型のエピタキシヤル層中にPN接合が形
成される。表面が再酸化され、そして写真露光及
び食刻技術を用いてエミツタ領域及びコレクタ導
通領域が形成されるべき領域に開孔が形成され
る。エミツタ領域及びコレクタ導通領域の拡散が
行なわれる。表面が再び酸化され、そして従来の
写真露光及び食刻技術を用いてその二酸化シリコ
ン層中にオーム接点用の開孔が形成される。アル
ミニウムの如き金属の被膜で表面全体が金属化さ
れ、そして従来の写真露光及び食刻技術を用いて
上記金属の被膜を食刻することにより相互接続体
が形成される。
集積回路の製造に於ては拡散された抵抗領域が
一般的に用いられているが、それらは通常はバイ
ポーラ・トランジスタ集積回路構造体のベース領
域拡散中に形成される。この様な抵抗領域につい
ては、更に米国特許第3591430号、第3772097号、
第3700977号、及び第3959040号の明細書に記載さ
れている。この型の抵抗領域は、集積回路に於て
より高い密度を達成したい場合には不利な点を有
している。例えば、他導電型のもう１つの拡散領
域、例えばエミツタ領域が形成され得る様に、拡
散の深さが充分に深くなければならない。更に、
ベース領域は通常約1018原子／cm3のドーピングを
必要とする。高抵抗値の抵抗領域は1018原子／cm3
の高いドーピング・レベルに於ては形成され得な
い。又、この型の抵抗領域は小電力の高密度の集
積回路には適していない。しかしながら、本発明
による抵抗構造体は高抵抗値の厳密な許容範囲の
シート抵抗ρを有している。これは高密度集積回
路に有利であり、論理回路当りのコストを低下さ
せる。
一般的に用いられているが、それらは通常はバイ
ポーラ・トランジスタ集積回路構造体のベース領
域拡散中に形成される。この様な抵抗領域につい
ては、更に米国特許第3591430号、第3772097号、
第3700977号、及び第3959040号の明細書に記載さ
れている。この型の抵抗領域は、集積回路に於て
より高い密度を達成したい場合には不利な点を有
している。例えば、他導電型のもう１つの拡散領
域、例えばエミツタ領域が形成され得る様に、拡
散の深さが充分に深くなければならない。更に、
ベース領域は通常約1018原子／cm3のドーピングを
必要とする。高抵抗値の抵抗領域は1018原子／cm3
の高いドーピング・レベルに於ては形成され得な
い。又、この型の抵抗領域は小電力の高密度の集
積回路には適していない。しかしながら、本発明
による抵抗構造体は高抵抗値の厳密な許容範囲の
シート抵抗ρを有している。これは高密度集積回
路に有利であり、論理回路当りのコストを低下さ
せる。
又、抵抗領域は米国特許第3860836号明細書に
示されている如きＮ導電型エピタキシヤル領域中
に形成されている。その米国特許明細書に於て
は、抵抗領域がPN接合分離により他の素子から
分離されている。この型の抵抗領域は、高抵抗値
を有するN-導電型エピタキシヤル抵抗領域が高
密度に集積化されている構造体を形成したい場合
には不利な点を有している。エピタキシヤル層の
成長中に、隣接するポケツト（N+又はP+導電
型）からの外方拡散がN-導電型の層を変化させ
てしまう。その結果、好ましくない許容範囲を有
するシート抵抗（通常±40％）が生じる。更に、
エピタキシヤル層はトランジスタを形成するため
に極めて厚くなければならない。従つて、シート
抵抗ρは、外方拡散効果が生じないとしても、高
い値になり得ない。
示されている如きＮ導電型エピタキシヤル領域中
に形成されている。その米国特許明細書に於て
は、抵抗領域がPN接合分離により他の素子から
分離されている。この型の抵抗領域は、高抵抗値
を有するN-導電型エピタキシヤル抵抗領域が高
密度に集積化されている構造体を形成したい場合
には不利な点を有している。エピタキシヤル層の
成長中に、隣接するポケツト（N+又はP+導電
型）からの外方拡散がN-導電型の層を変化させ
てしまう。その結果、好ましくない許容範囲を有
するシート抵抗（通常±40％）が生じる。更に、
エピタキシヤル層はトランジスタを形成するため
に極めて厚くなければならない。従つて、シート
抵抗ρは、外方拡散効果が生じないとしても、高
い値になり得ない。
この様に、種々の構造で種々のＮ及びＰ導電型
に拡散又はイオン注入された種々のエピタキシヤ
ル成長領域が単結晶シリコンの分離ポケツト内に
形成されている。それらの例は前述の特許及び文
献に示されている以外に、更に米国特許第
3703420号及び第3982266号の明細書に於て接合分
離を有するこの型の構造体が示されており、又米
国特許第3919005号及び第3954523号の明細書に於
て誘電体分離された単結晶シリコンの分離ポケツ
トが示されている。
に拡散又はイオン注入された種々のエピタキシヤ
ル成長領域が単結晶シリコンの分離ポケツト内に
形成されている。それらの例は前述の特許及び文
献に示されている以外に、更に米国特許第
3703420号及び第3982266号の明細書に於て接合分
離を有するこの型の構造体が示されており、又米
国特許第3919005号及び第3954523号の明細書に於
て誘電体分離された単結晶シリコンの分離ポケツ
トが示されている。
次に、本発明について概略的に説明する。本発
明に従つて、高密度集積回路用の高シート抵抗構
造体が達成される。本発明による抵抗構造体は誘
電体分離領域により包囲されて相互に分離されて
いるシリコン領域を有している。一導電型の領域
から成る抵抗領域は上記シリコン領域の略全表面
を包含している。上記抵抗領域の下に他導電性の
埋込領域が配置され、導通領域によりその埋込領
域が上記シリコン領域の表面に接続されている。
電気的接点が上記抵抗領域に形成されている。抵
抗領域をシリコン領域の他の下方の部分から分離
するためのバイアスを行なうために用いられる他
の電気的接点が上記埋込領域に形成されている。
更に、第２の抵抗領域が上記抵抗領域と同一のシ
リコン領域内に形成され得る。この第２抵抗領域
は、上記埋込領域の下に配置され、第２抵抗領域
を電気的接点が形成され得るシリコン領域の表面
に接続させる導通領域を有している。
明に従つて、高密度集積回路用の高シート抵抗構
造体が達成される。本発明による抵抗構造体は誘
電体分離領域により包囲されて相互に分離されて
いるシリコン領域を有している。一導電型の領域
から成る抵抗領域は上記シリコン領域の略全表面
を包含している。上記抵抗領域の下に他導電性の
埋込領域が配置され、導通領域によりその埋込領
域が上記シリコン領域の表面に接続されている。
電気的接点が上記抵抗領域に形成されている。抵
抗領域をシリコン領域の他の下方の部分から分離
するためのバイアスを行なうために用いられる他
の電気的接点が上記埋込領域に形成されている。
更に、第２の抵抗領域が上記抵抗領域と同一のシ
リコン領域内に形成され得る。この第２抵抗領域
は、上記埋込領域の下に配置され、第２抵抗領域
を電気的接点が形成され得るシリコン領域の表面
に接続させる導通領域を有している。
又、本発明に従つて、マスタ・スライス型の個
性化が可能な高密度の集積回路構造体が達成され
る。この構造体は各々誘電体分離領域により包囲
されて相互に分離されているシリコン領域を有し
ている。各シリコン領域は一導電型の第１領域
と、上記第１領域上の他導電型の第２領域と、上
記第２領域内に埋込まれた上記一導電型の第３領
域と、上記第３領域を上記シリコン領域の表面に
接続させる上記一導電型の導通領域とを有してい
る。この集積回路構造体は、トランジスタと抵抗
領域との代替的な２つの型の素子相互間に電気的
相互接続体を設けることによりトランジスタ又は
抵抗領域のいずれかとしてそれらの領域に電気的
接点を形成する際に個性化され得るマスタ・スラ
イスとして有用である。
性化が可能な高密度の集積回路構造体が達成され
る。この構造体は各々誘電体分離領域により包囲
されて相互に分離されているシリコン領域を有し
ている。各シリコン領域は一導電型の第１領域
と、上記第１領域上の他導電型の第２領域と、上
記第２領域内に埋込まれた上記一導電型の第３領
域と、上記第３領域を上記シリコン領域の表面に
接続させる上記一導電型の導通領域とを有してい
る。この集積回路構造体は、トランジスタと抵抗
領域との代替的な２つの型の素子相互間に電気的
相互接続体を設けることによりトランジスタ又は
抵抗領域のいずれかとしてそれらの領域に電気的
接点を形成する際に個性化され得るマスタ・スラ
イスとして有用である。
本発明による高密度集積回路用の高シート抵抗
構造体及びマスタ・スライス型の個性化が可能な
高密度の集積回路構造体の製造に於ては、一導電
型の基板と該基板上の他導電型の領域とを含む単
結晶シリコン構造体が設けられる。上記単結晶シ
リコン構造体内に相互に分離されたシリコン領域
を形成する誘電体分離領域のパターンが形成され
る。上記他導電型の領域内に上記一導電型の埋込
領域が形成されそして上記埋込領域を上記シリコ
ン領域の表面に接続させる上記一導電型の導通領
域が形成される。それから、必要に応じて抵抗領
域及び／若しくはトランジスタを形成するため
に、分離された上に上記シリコン領域内に於ける
種々の領域に電気的接点が形成される。
構造体及びマスタ・スライス型の個性化が可能な
高密度の集積回路構造体の製造に於ては、一導電
型の基板と該基板上の他導電型の領域とを含む単
結晶シリコン構造体が設けられる。上記単結晶シ
リコン構造体内に相互に分離されたシリコン領域
を形成する誘電体分離領域のパターンが形成され
る。上記他導電型の領域内に上記一導電型の埋込
領域が形成されそして上記埋込領域を上記シリコ
ン領域の表面に接続させる上記一導電型の導通領
域が形成される。それから、必要に応じて抵抗領
域及び／若しくはトランジスタを形成するため
に、分離された上に上記シリコン領域内に於ける
種々の領域に電気的接点が形成される。
第１図乃至第４図は、抵抗構造体の一例及びそ
の製造工程を示している。その製造に於て、始め
にP-導電型の単結晶シリコン材料から成る基板
１０が用いられる。基板１０は、例えば、結晶方
向＜100＞を有する種結晶を用いて硼素の如きＰ
導電型の材料を含む適当な溶融体から単結晶の棒
を引上げることによつて形成される。それから、
この様にして形成された棒が、同様に表面の結晶
方向＜100＞を有する極めて薄いウエハにスライ
スされる。P-導電型のシリコン・ウエハは好ま
しくは10乃至20Ω−cmの抵抗率を有している。
の製造工程を示している。その製造に於て、始め
にP-導電型の単結晶シリコン材料から成る基板
１０が用いられる。基板１０は、例えば、結晶方
向＜100＞を有する種結晶を用いて硼素の如きＰ
導電型の材料を含む適当な溶融体から単結晶の棒
を引上げることによつて形成される。それから、
この様にして形成された棒が、同様に表面の結晶
方向＜100＞を有する極めて薄いウエハにスライ
スされる。P-導電型のシリコン・ウエハは好ま
しくは10乃至20Ω−cmの抵抗率を有している。
次に、基板１０がエピタキシヤル成長チエンバ
内に配置されて、基板１０の表面上にエピタキシ
ヤル層１２が成長される。エピタキシヤル層１２
は任意の厚さを有し得るが、本発明により高性能
の素子を達成するためには、その厚さは約2μｍ
よりも薄くされるべきである。その好ましい厚さ
は約1.2μｍである。エピタキシヤル層１２は、約
1000℃乃至1200℃のSiCl4／H2又は、SiH4／H2
の混合物を用いる従来の技術によつて、基板１０
上に成長される。
内に配置されて、基板１０の表面上にエピタキシ
ヤル層１２が成長される。エピタキシヤル層１２
は任意の厚さを有し得るが、本発明により高性能
の素子を達成するためには、その厚さは約2μｍ
よりも薄くされるべきである。その好ましい厚さ
は約1.2μｍである。エピタキシヤル層１２は、約
1000℃乃至1200℃のSiCl4／H2又は、SiH4／H2
の混合物を用いる従来の技術によつて、基板１０
上に成長される。
次の一連の工程に於て、シリコン構造体を反応
性イオン食刻する技術が用いられる。二酸化シリ
コン層（図示せず）が、従来技術を用いて湿つた
或いは乾燥した酸素の雰囲気中に於て970℃の温
度で熱成長されることにより又は化学的気相付着
により形成される。窒化シリコン、酸化アルミニ
ウム、又はそれらの組合わせの如き他のマスク材
料も用いられ得る。好ましくは、厚さ1000乃至
3000Åを有する二酸化シリコン層が窒素雰囲気中
で800℃に於てシランとN2Oとの混合物を用いて
化学的気相付着によつて形成される。分離領域の
形成されるべき領域に於ける上記二酸化シリコン
層中に適当な開孔が従来の写真露光及び食刻技術
によつて形成される。それから、上記構造体がシ
リコンを反応性イオン食刻する雰囲気中に配置さ
れる。この反応性イオン食刻のための方法につい
ては、本出願人による特開昭52−9648号の明細書
に詳細に記載されている。高周波誘導プラズマは
該明細書に述べられている如く反応性の塩素、臭
素、又は沃素の種である。二酸化シリコン層即ち
マスク層１６の厚さは約2000乃至20000Åであり、
その厳密な厚さは必要とされるシリコンの溝即ち
開孔の深さに依存する。高周波グロー放電装置に
ついては上記明細書に詳細に記載されている。反
応性イオン食刻又はプラズマの雰囲気は好ましく
はアルゴンの如き不活性ガスと塩素の種との組合
わせである。高周波電圧源から約0.1乃至0.75ワ
ツト／cm2のオーダーの適当な電力を与えることに
より、シリコンの反応性イオン食刻を適当な速度
で行なわしめるに充分な電力密度が得られる。望
ましい食刻の結果が第１図に示されており、開孔
がＰ導電型の基板１０を部分的に貫通している。
性イオン食刻する技術が用いられる。二酸化シリ
コン層（図示せず）が、従来技術を用いて湿つた
或いは乾燥した酸素の雰囲気中に於て970℃の温
度で熱成長されることにより又は化学的気相付着
により形成される。窒化シリコン、酸化アルミニ
ウム、又はそれらの組合わせの如き他のマスク材
料も用いられ得る。好ましくは、厚さ1000乃至
3000Åを有する二酸化シリコン層が窒素雰囲気中
で800℃に於てシランとN2Oとの混合物を用いて
化学的気相付着によつて形成される。分離領域の
形成されるべき領域に於ける上記二酸化シリコン
層中に適当な開孔が従来の写真露光及び食刻技術
によつて形成される。それから、上記構造体がシ
リコンを反応性イオン食刻する雰囲気中に配置さ
れる。この反応性イオン食刻のための方法につい
ては、本出願人による特開昭52−9648号の明細書
に詳細に記載されている。高周波誘導プラズマは
該明細書に述べられている如く反応性の塩素、臭
素、又は沃素の種である。二酸化シリコン層即ち
マスク層１６の厚さは約2000乃至20000Åであり、
その厳密な厚さは必要とされるシリコンの溝即ち
開孔の深さに依存する。高周波グロー放電装置に
ついては上記明細書に詳細に記載されている。反
応性イオン食刻又はプラズマの雰囲気は好ましく
はアルゴンの如き不活性ガスと塩素の種との組合
わせである。高周波電圧源から約0.1乃至0.75ワ
ツト／cm2のオーダーの適当な電力を与えることに
より、シリコンの反応性イオン食刻を適当な速度
で行なわしめるに充分な電力密度が得られる。望
ましい食刻の結果が第１図に示されており、開孔
がＰ導電型の基板１０を部分的に貫通している。
次の工程に於て、上記構造体を例えば970℃に
於ける湿つた酸素であり得る酸化雰囲気に曝すこ
とによつて上記開孔が熱的に酸化される。開孔内
に約500乃至2000Åの好ましい厚さを有する二酸
化シリコン層が形成される様に、上記構造体が上
記雰囲気に対して約10乃至30分間曝される。この
熱成長された二酸化シリコン層はシリコンと二酸
化シリコンとの間に良好な界面特性を達成するた
めに形成され、化学的に気相付着された誘電体材
料は通常シリコンとの間に余り良好でない質の界
面特性を生じる。後に拡散された接合が誘電体分
離領域と境を接する様にするためには、良質の誘
電体材料が必要である。適当な誘電体材料による
開孔の完全な充填は気相付着された二酸化シリコ
ンを用いて達成される。この方法については、前
述の本出願人による特許出願の明細書に詳細に記
載されている。
於ける湿つた酸素であり得る酸化雰囲気に曝すこ
とによつて上記開孔が熱的に酸化される。開孔内
に約500乃至2000Åの好ましい厚さを有する二酸
化シリコン層が形成される様に、上記構造体が上
記雰囲気に対して約10乃至30分間曝される。この
熱成長された二酸化シリコン層はシリコンと二酸
化シリコンとの間に良好な界面特性を達成するた
めに形成され、化学的に気相付着された誘電体材
料は通常シリコンとの間に余り良好でない質の界
面特性を生じる。後に拡散された接合が誘電体分
離領域と境を接する様にするためには、良質の誘
電体材料が必要である。適当な誘電体材料による
開孔の完全な充填は気相付着された二酸化シリコ
ンを用いて達成される。この方法については、前
述の本出願人による特許出願の明細書に詳細に記
載されている。
或る場合には、化学的気相付着工程即ち熱分解
付着工程を行なう前に、開孔の底部に於ける二酸
化シリコン層の底部を経て硼素イオンをイオン注
入することが好ましい。その結果、分離領域の下
にP+導電型の領域が形成されて、分離領域の下
のP-導電型の領域がＮ導電型材料に反転するこ
とが防がれる。
付着工程を行なう前に、開孔の底部に於ける二酸
化シリコン層の底部を経て硼素イオンをイオン注
入することが好ましい。その結果、分離領域の下
にP+導電型の領域が形成されて、分離領域の下
のP-導電型の領域がＮ導電型材料に反転するこ
とが防がれる。
熱分解による二酸化シリコン層は好ましくは２
乃至3μｍの厚さに付着される。好ましい充填方
法は800乃至1000℃に於けるCO2／SiH4／N4又は
N2O／SiH4／N2の気体混合物を用いて二酸化シ
リコンを気相付着する方法である。典型的な付着
速度は毎分50乃至100Åのオーダーである。
乃至3μｍの厚さに付着される。好ましい充填方
法は800乃至1000℃に於けるCO2／SiH4／N4又は
N2O／SiH4／N2の気体混合物を用いて二酸化シ
リコンを気相付着する方法である。典型的な付着
速度は毎分50乃至100Åのオーダーである。
次の工程は、表面から余分の二酸化シリコンを
除去するため化学的に気相付着された二酸化シリ
コン層を反応性イオン食刻することである。この
方法に用いられる装置は、ウエハがシリコンの陰
極のカバー・プレート上に配置される、低圧力に
よるスパツタリング食刻型の装置である。SiO2
とSiとの食刻速度の比が略１：１になる様に、
CF4の如き弗素化された炭化水素が食刻剤として
用いられる。２乃至50c.c.／分の気体の流速を用い
て10乃至70μｍHgの気体の圧力が用いられ得る。
0.1ワツト／cm2以上の高周波電力レベルが用いら
れる。
除去するため化学的に気相付着された二酸化シリ
コン層を反応性イオン食刻することである。この
方法に用いられる装置は、ウエハがシリコンの陰
極のカバー・プレート上に配置される、低圧力に
よるスパツタリング食刻型の装置である。SiO2
とSiとの食刻速度の比が略１：１になる様に、
CF4の如き弗素化された炭化水素が食刻剤として
用いられる。２乃至50c.c.／分の気体の流速を用い
て10乃至70μｍHgの気体の圧力が用いられ得る。
0.1ワツト／cm2以上の高周波電力レベルが用いら
れる。
第２図は誘電体分離領域１４により完全に分離
された所望の単結晶シリコン領域を示している。
二酸化シリコン層１６を所望の厚さにするために
0.1乃至0.2μｍの二酸化シリコンを熱成長させる
ことにより構造体の表面が再酸化される。
された所望の単結晶シリコン領域を示している。
二酸化シリコン層１６を所望の厚さにするために
0.1乃至0.2μｍの二酸化シリコンを熱成長させる
ことにより構造体の表面が再酸化される。
第３図に於て、抵抗領域のPN接合による分離
のための埋込領域１８を形成するためにイオン注
入が行なわれる。写真露光及び食刻技術を用い
て、フオトレジストのパターンが露光及び現像さ
れそしてP+導電型のイオン注入が行なわれるべ
き領域が露出される様にフオトレジスト領域の一
部が除去される。それから、構造体が適当なイオ
ン注入装置中に配置され、200乃至500KeV及び
５×1014原子／cm2に於て硼素のイオン注入が行な
われる。厚さ250乃至300Åの薄い二酸化シリコン
層が構造体の表面上に残されていてもよいことに
留意されたい。この二酸化シリコン層はイオン注
入工程のためのスクリーンとして働く。その結
果、Ｐ導電型の埋込領域１８が形成される。Ｐ導
電型の埋込領域１８のための導通領域２０は、フ
オトレジストを付着し、露光し、現像し、そして
食刻して、そのフオトレジストのパターンを経て
Ｐ導電型の導通領域の形成されるべき領域を露出
させることによつて形成される。再び、構造体が
適当なイオン注入装置中に配置され、150KeVの
エネルギ・レベル及び５×1012原子／cm2の注入量
で構造体の表面に硼素がイオン注入される。次の
高温処理工程に於て、アニーリングが行なわれ
る。その結果、Ｐ導電型の埋込領域１８をシリコ
ン領域の表面に接続させる導通領域２０が形成さ
れる。
のための埋込領域１８を形成するためにイオン注
入が行なわれる。写真露光及び食刻技術を用い
て、フオトレジストのパターンが露光及び現像さ
れそしてP+導電型のイオン注入が行なわれるべ
き領域が露出される様にフオトレジスト領域の一
部が除去される。それから、構造体が適当なイオ
ン注入装置中に配置され、200乃至500KeV及び
５×1014原子／cm2に於て硼素のイオン注入が行な
われる。厚さ250乃至300Åの薄い二酸化シリコン
層が構造体の表面上に残されていてもよいことに
留意されたい。この二酸化シリコン層はイオン注
入工程のためのスクリーンとして働く。その結
果、Ｐ導電型の埋込領域１８が形成される。Ｐ導
電型の埋込領域１８のための導通領域２０は、フ
オトレジストを付着し、露光し、現像し、そして
食刻して、そのフオトレジストのパターンを経て
Ｐ導電型の導通領域の形成されるべき領域を露出
させることによつて形成される。再び、構造体が
適当なイオン注入装置中に配置され、150KeVの
エネルギ・レベル及び５×1012原子／cm2の注入量
で構造体の表面に硼素がイオン注入される。次の
高温処理工程に於て、アニーリングが行なわれ
る。その結果、Ｐ導電型の埋込領域１８をシリコ
ン領域の表面に接続させる導通領域２０が形成さ
れる。
二酸化シリコン層の表面が再酸化されそして抵
抗接点領域２２を拡散又はイオン注入するために
その二酸化シリコン層中に開孔が形成される。そ
れらの開孔は従来の写真露光及び食刻技術によつ
て形成される。例えば、構造体がイオン注入装置
中に配置され、抵抗接点領域２２を形成するため
に燐又は砒素のイオンが１×1015原子／cm2の注入
量及び200KeVのエネルギ・レベルで構造体中に
注入される。イオン注入による損傷を除きそして
不純物を活性化するために、構造体が不活性の雰
囲気中に於て1000℃で約10乃至20分間アニーリン
グされる。P+導電型の導通領域２０への開孔が
二酸化シリコン層１６中に形成され、その結果第
３図の断面図及び第４図の平面図に示されている
構造体が達成される。
抗接点領域２２を拡散又はイオン注入するために
その二酸化シリコン層中に開孔が形成される。そ
れらの開孔は従来の写真露光及び食刻技術によつ
て形成される。例えば、構造体がイオン注入装置
中に配置され、抵抗接点領域２２を形成するため
に燐又は砒素のイオンが１×1015原子／cm2の注入
量及び200KeVのエネルギ・レベルで構造体中に
注入される。イオン注入による損傷を除きそして
不純物を活性化するために、構造体が不活性の雰
囲気中に於て1000℃で約10乃至20分間アニーリン
グされる。P+導電型の導通領域２０への開孔が
二酸化シリコン層１６中に形成され、その結果第
３図の断面図及び第４図の平面図に示されている
構造体が達成される。
次に、適当なオーム接点用金属が構造体の表面
上に蒸着又は他の手段によつて付着される。典型
的な接点用材料はアルミニウム又はアルミニウム
−銅である。しかしながら、白金、パラジウム、
モリブデン等の如き当分野に於て周知の他の材料
も用いられ得る。半導体構造体の表面上に所望の
導電路を形成するために写真露光及び食刻技術が
用いられる。
上に蒸着又は他の手段によつて付着される。典型
的な接点用材料はアルミニウム又はアルミニウム
−銅である。しかしながら、白金、パラジウム、
モリブデン等の如き当分野に於て周知の他の材料
も用いられ得る。半導体構造体の表面上に所望の
導電路を形成するために写真露光及び食刻技術が
用いられる。
高密度にするために、１つの接点領域２２が誘
電体分離領域即ちシリコン領域の一方の端部に隣
接する様に形成されることが好ましい。又、他導
電型の導通領域２０は抵抗領域の端部に於て誘電
体分離領域に隣接する様に形成されるべきであ
る。
電体分離領域即ちシリコン領域の一方の端部に隣
接する様に形成されることが好ましい。又、他導
電型の導通領域２０は抵抗領域の端部に於て誘電
体分離領域に隣接する様に形成されるべきであ
る。
第５図及び第６図は、誘電体分離された単一の
単結晶シリコン領域内に２つの抵抗領域が形成さ
れている、本発明による抵抗構造体の例を示して
いる。第５図に於て、構造体は各々誘電体分離領
域３２により包囲されて相互に分離されているシ
リコン領域（分離ポツト）３０を有している。シ
リコン領域３０は一導電型の基板即ち第１領域３
４、上記第１領域上の他導電型の第２領域３６、
上記第２領域内に埋込まれた上記一導電型の第３
領域即ち埋込領域３８、及び上記第３領域を上記
シリコン領域の表面に接続される導通領域４０を
有している。誘電体分離領域３２は少なくとも熱
成長された二酸化シリコン層４２と熱分解により
付着された二酸化シリコン層４４とから成つてい
ることが好ましい。第５図に於ては、一導電型と
してＰ導電型が用いられ、他導電型としてＮ導電
型が用いられており、Ｎ導電型の抵抗領域が形成
されている。表面抵抗領域５６のためのN+導電
型接点領域は参照番号４６により示されている。
埋込抵抗領域５０のためのN+導電型接点領域は
参照番号４８により示されている。埋込抵抗領域
５０は一導電型の第３領域３８の下に配置され、
拡散された接点領域４８を有している。第６図は
第５図の構造体の平面図である。
単結晶シリコン領域内に２つの抵抗領域が形成さ
れている、本発明による抵抗構造体の例を示して
いる。第５図に於て、構造体は各々誘電体分離領
域３２により包囲されて相互に分離されているシ
リコン領域（分離ポツト）３０を有している。シ
リコン領域３０は一導電型の基板即ち第１領域３
４、上記第１領域上の他導電型の第２領域３６、
上記第２領域内に埋込まれた上記一導電型の第３
領域即ち埋込領域３８、及び上記第３領域を上記
シリコン領域の表面に接続される導通領域４０を
有している。誘電体分離領域３２は少なくとも熱
成長された二酸化シリコン層４２と熱分解により
付着された二酸化シリコン層４４とから成つてい
ることが好ましい。第５図に於ては、一導電型と
してＰ導電型が用いられ、他導電型としてＮ導電
型が用いられており、Ｎ導電型の抵抗領域が形成
されている。表面抵抗領域５６のためのN+導電
型接点領域は参照番号４６により示されている。
埋込抵抗領域５０のためのN+導電型接点領域は
参照番号４８により示されている。埋込抵抗領域
５０は一導電型の第３領域３８の下に配置され、
拡散された接点領域４８を有している。第６図は
第５図の構造体の平面図である。
第５図及び第６図に示されている構造体は第１
図乃至第４図に関して述べた方法と同一の方法に
従つて形成され得る。しかしながら、埋込抵抗領
域５０のための接点領域４８を形成するために、
誘電体分離領域３２とP+導電型の埋込領域３８
及び導通領域４０との間に更にスペースが必要と
される。
図乃至第４図に関して述べた方法と同一の方法に
従つて形成され得る。しかしながら、埋込抵抗領
域５０のための接点領域４８を形成するために、
誘電体分離領域３２とP+導電型の埋込領域３８
及び導通領域４０との間に更にスペースが必要と
される。
第７図及び第８図は第５図及び第６図に於ける
構造体の回路図を示している。第７図は第５図に
示されている接点Ａ，Ｂ、及びＣを有する表面抵
抗領域５６を用いた回路を示している。第７図の
ダイオード６０は領域３８と領域５６との間の
PN接合を示している。第８図は接点ＤとＥとの
間に配置されている埋込抵抗領域５０を用いた回
路を示している。第８図のダイオード６０は領域
３８及び４０と埋込抵抗領域５０との間のPN接
合を示している。
構造体の回路図を示している。第７図は第５図に
示されている接点Ａ，Ｂ、及びＣを有する表面抵
抗領域５６を用いた回路を示している。第７図の
ダイオード６０は領域３８と領域５６との間の
PN接合を示している。第８図は接点ＤとＥとの
間に配置されている埋込抵抗領域５０を用いた回
路を示している。第８図のダイオード６０は領域
３８及び４０と埋込抵抗領域５０との間のPN接
合を示している。
第９図は、マスタ・スライス型の個性化が可能
な、高密度の集積回路構造体を示している。単結
晶シリコン構造体中の誘電体分離領域７０のパタ
ーンにより相互に分離されたシリコン領域７２が
形成される。相互に分離された各シリコン領域７
２は例えばＰ導電型である一導電型の基板即ち第
１領域７４及び該基板上の他導電型の第２領域７
６を有している。第２領域７６は典型的にはエピ
タキシヤル技術によつて成長される。上記一導電
型の第３領域即ち埋込領域７８が他導電型の第２
領域７６内に埋込まれる。第３領域７８は第１図
乃至第４図に関して既に述べた様にイオン注入に
より形成されることが好ましい。導通領域８０に
より埋込領域７８が上記シリコン領域の表面に接
続される。導通領域８０は拡散方法又はイオン注
入方法のいずれかにより形成される。例えばN+
導電型である他導電型のドパントが、P+導電型
の埋込領域７８の上のN-導電型の第２領域７６
のための接点領域８２及び８４、並びに埋込領域
７８の下の第２領域７６のための接点領域８６を
形成するために用いられる。それから、個性化が
行なわれるときに、接点領域８２及び８４を用い
て抵抗領域を形成するか、或いはエミツタ接点の
ために接点領域８２又は８４、ベース接点のため
に導通領域８０、及びコレクタ接点のために接点
領域８６を用いてトランジスタを形成するかが選
択され得る。第９図に示されている如きトランジ
スタを形成したい場合には、埋込領域７８の上の
第２領域７６のための接点領域の一方、例えば接
点領域８２が二酸化シリコン層８８で覆われて、
この部分の領域にはオーム接点が形成されない。
第１０図は、トランジスタとして用いられた第９
図の構造体の回路を示している。
な、高密度の集積回路構造体を示している。単結
晶シリコン構造体中の誘電体分離領域７０のパタ
ーンにより相互に分離されたシリコン領域７２が
形成される。相互に分離された各シリコン領域７
２は例えばＰ導電型である一導電型の基板即ち第
１領域７４及び該基板上の他導電型の第２領域７
６を有している。第２領域７６は典型的にはエピ
タキシヤル技術によつて成長される。上記一導電
型の第３領域即ち埋込領域７８が他導電型の第２
領域７６内に埋込まれる。第３領域７８は第１図
乃至第４図に関して既に述べた様にイオン注入に
より形成されることが好ましい。導通領域８０に
より埋込領域７８が上記シリコン領域の表面に接
続される。導通領域８０は拡散方法又はイオン注
入方法のいずれかにより形成される。例えばN+
導電型である他導電型のドパントが、P+導電型
の埋込領域７８の上のN-導電型の第２領域７６
のための接点領域８２及び８４、並びに埋込領域
７８の下の第２領域７６のための接点領域８６を
形成するために用いられる。それから、個性化が
行なわれるときに、接点領域８２及び８４を用い
て抵抗領域を形成するか、或いはエミツタ接点の
ために接点領域８２又は８４、ベース接点のため
に導通領域８０、及びコレクタ接点のために接点
領域８６を用いてトランジスタを形成するかが選
択され得る。第９図に示されている如きトランジ
スタを形成したい場合には、埋込領域７８の上の
第２領域７６のための接点領域の一方、例えば接
点領域８２が二酸化シリコン層８８で覆われて、
この部分の領域にはオーム接点が形成されない。
第１０図は、トランジスタとして用いられた第９
図の構造体の回路を示している。
第１図乃至第４図は抵抗構造体の一例及びその
製造工程を示しており、第５図及び第６図は本発
明による抵抗構造体の例を示しており、第７図及
び第８図は第５図及び第６図の構造体に於ける２
つの抵抗領域の各々の回路図であり、第９図は抵
抗領域又はトランジスタとして用いられ得る、マ
スタ・スライス型の個性化が可能な集積回路構造
体を示しており、そして第１０図はNPNトラン
ジスタとして用いられた第９図の構造体の回路図
である。 １０……基板、１２……エピタキシヤル層、１
４，３２，７０……誘電体分離領域、１６，８８
……二酸化シリコン層、１８……埋込領域、２
０，４０，８０……導通領域、２２，４６，４
８，８２，８４，８６……接点領域、３０，７２
……シリコン領域、３４，７４……第１領域（基
板）、３６，７６……第２領域、３８，７８……
第３領域（埋込領域）、４２……熱成長された二
酸化シリコン層、４４……熱分解により付着され
た二酸化シリコン層、５０……埋込抵抗領域、５
６……表面抵抗領域、６０……ダイオード。
製造工程を示しており、第５図及び第６図は本発
明による抵抗構造体の例を示しており、第７図及
び第８図は第５図及び第６図の構造体に於ける２
つの抵抗領域の各々の回路図であり、第９図は抵
抗領域又はトランジスタとして用いられ得る、マ
スタ・スライス型の個性化が可能な集積回路構造
体を示しており、そして第１０図はNPNトラン
ジスタとして用いられた第９図の構造体の回路図
である。 １０……基板、１２……エピタキシヤル層、１
４，３２，７０……誘電体分離領域、１６，８８
……二酸化シリコン層、１８……埋込領域、２
０，４０，８０……導通領域、２２，４６，４
８，８２，８４，８６……接点領域、３０，７２
……シリコン領域、３４，７４……第１領域（基
板）、３６，７６……第２領域、３８，７８……
第３領域（埋込領域）、４２……熱成長された二
酸化シリコン層、４４……熱分解により付着され
た二酸化シリコン層、５０……埋込抵抗領域、５
６……表面抵抗領域、６０……ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 誘電体分離領域によつて相互に分離されたシ
リコンよりなる複数の分離ポケツトを有するマス
タ・スライス型の集積回路構造体であつて、 上記分離ポケツトの各々が、該分離ポケツトの
底部に設けた第１導電型の第１領域と、 上記第１領域の上に設けた第２導電型の第２領
域であつて、その両端部において該第２領域を上
記分離ポケツトの表面に接続するための第２導電
型の導通領域を有するものと、 上記第２領域及びその導通領域によつて包囲さ
れるように上記第２領域上に設けられた第１導電
型の第３領域であつて、その両端部において上記
第３領域を上記分離ポケツトの表面に接続するた
めの第１導電型の導通領域を有するものと、 上記第３領域及びその導通領域によつて包囲さ
れるように上記分離ポケツトの表面領域に設けら
れた第２導電型の第４の領域であつてその離隔し
た２点において接点領域を有するものとを含む事
を特徴とするマスタ・スライス型集積回路構造
体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/844,768 US4228450A (en) | 1977-10-25 | 1977-10-25 | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5466087A JPS5466087A (en) | 1979-05-28 |
| JPH0140498B2 true JPH0140498B2 (ja) | 1989-08-29 |
Family
ID=25293580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11247078A Granted JPS5466087A (en) | 1977-10-25 | 1978-09-14 | Ic structure |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4228450A (ja) |
| EP (1) | EP0001574B1 (ja) |
| JP (1) | JPS5466087A (ja) |
| CA (1) | CA1102011A (ja) |
| DE (1) | DE2861533D1 (ja) |
| IT (1) | IT1159142B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
| JPS5632762A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Semiconductor device |
| US4476478A (en) * | 1980-04-24 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor read only memory and method of making the same |
| JPS58103169A (ja) * | 1981-12-15 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体可変抵抗素子 |
| JPS58127363A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6097659A (ja) * | 1983-11-01 | 1985-05-31 | Matsushita Electronics Corp | 半導体集積回路 |
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| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
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| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
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| JP4599660B2 (ja) * | 2000-05-24 | 2010-12-15 | ソニー株式会社 | 半導体抵抗素子を有する半導体装置とその製造方法 |
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| JPS49131789A (ja) * | 1973-04-23 | 1974-12-17 | ||
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1977
- 1977-10-25 US US05/844,768 patent/US4228450A/en not_active Expired - Lifetime
-
1978
- 1978-07-18 CA CA307,633A patent/CA1102011A/en not_active Expired
- 1978-09-14 JP JP11247078A patent/JPS5466087A/ja active Granted
- 1978-09-29 EP EP78101028A patent/EP0001574B1/de not_active Expired
- 1978-09-29 DE DE7878101028T patent/DE2861533D1/de not_active Expired
- 1978-09-29 IT IT28238/78A patent/IT1159142B/it active
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| IT7828238A0 (it) | 1978-09-29 |
| CA1102011A (en) | 1981-05-26 |
| EP0001574B1 (de) | 1982-01-13 |
| US4228450A (en) | 1980-10-14 |
| DE2861533D1 (en) | 1982-02-25 |
| EP0001574A1 (de) | 1979-05-02 |
| JPS5466087A (en) | 1979-05-28 |
| IT1159142B (it) | 1987-02-25 |
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