JPS58127363A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58127363A JPS58127363A JP57008932A JP893282A JPS58127363A JP S58127363 A JPS58127363 A JP S58127363A JP 57008932 A JP57008932 A JP 57008932A JP 893282 A JP893282 A JP 893282A JP S58127363 A JPS58127363 A JP S58127363A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特にＩ”Ｌ（Ｉｎｔｅｇ
ｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）を構
成する半導体回路装置の配縁構造に関する。
ｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）を構
成する半導体回路装置の配縁構造に関する。
１’Ｌの応用範囲の拡大によりゲート数が増力りし、こ
れに伴って消費電力も増加の傾向にある。
れに伴って消費電力も増加の傾向にある。
ゲート数の多いＩ”Ｌ回路に対する低消費電力化の一手
段として、ＩＩＬ素子を互いに電気的に分離された半導
体の島領域内に形成することで複数のＩ！Ｌブロックに
分け、このＩ”Ｌブロックを電源に対して直列に接続（
一つの段のブロックのエピタキシャル層の電位なそれよ
り低い次段のＩ”Ｌブロックのインジェクタ電位と等し
くする）して積層化する構造（スタックドｌ２Ｌ）が提
案され又いる。
段として、ＩＩＬ素子を互いに電気的に分離された半導
体の島領域内に形成することで複数のＩ！Ｌブロックに
分け、このＩ”Ｌブロックを電源に対して直列に接続（
一つの段のブロックのエピタキシャル層の電位なそれよ
り低い次段のＩ”Ｌブロックのインジェクタ電位と等し
くする）して積層化する構造（スタックドｌ２Ｌ）が提
案され又いる。
このスタックドＩＩＬにおいては、集積度を向上するた
めに、半導体内の拡散層を利用した多数のクロスアンダ
−配葱を設ける必要がある。
めに、半導体内の拡散層を利用した多数のクロスアンダ
−配葱を設ける必要がある。
例えば、上記クロスアンダ−配線は第１図に示すように
、Ｐ−型Ｓｉ基板（サブストレート）ｌ上のＮ−型エピ
タキシャル層２の表面の一部にＡＪ配＠４とクロスする
Ｎ＋型拡散配線層５をＰ型拡散領域３１に介して設ける
ことによって達成される。
、Ｐ−型Ｓｉ基板（サブストレート）ｌ上のＮ−型エピ
タキシャル層２の表面の一部にＡＪ配＠４とクロスする
Ｎ＋型拡散配線層５をＰ型拡散領域３１に介して設ける
ことによって達成される。
ところで、スタックドＩ”Ｌにおいては、第２図に示す
ようにアイソレージ１７２層６によって電気的に分離さ
れたエピタキシャルＮ−１１２ａ、２ｂ。
ようにアイソレージ１７２層６によって電気的に分離さ
れたエピタキシャルＮ−１１２ａ、２ｂ。
２Ｃを各Ｉ”Ｌブロックとしており、そしてこれら各Ｎ
一層２ ａ ＊ ２ ｂ ｅ ２ ｃの電位は、例
えばＮ一層２ａの電位Ｖ、ａ＝１．４Ｖ、 Ｎ一層２
ｂの電位Ｖ２ｂ＝ ０．７ Ｖ、 Ｎ一層２Ｃ（７）電
位Ｖ２ｏ＝−ｏＶと全又異なる。したがって、クロスア
ンダ−配線とすべきＮ＋型拡散配融層を各Ｎ一層２ ａ
＊ ２ ｂ 。
一層２ ａ ＊ ２ ｂ ｅ ２ ｃの電位は、例
えばＮ一層２ａの電位Ｖ、ａ＝１．４Ｖ、 Ｎ一層２
ｂの電位Ｖ２ｂ＝ ０．７ Ｖ、 Ｎ一層２Ｃ（７）電
位Ｖ２ｏ＝−ｏＶと全又異なる。したがって、クロスア
ンダ−配線とすべきＮ＋型拡散配融層を各Ｎ一層２ ａ
＊ ２ ｂ 。
２Ｃを設ける場合、各Ｎ一層２ｍ、２ｂ、２ｃから電気
的に離隔するためにはＰ層の３ａｅ３ｂ＋２Ｃ電位が問
題となる。なぜならば、第１図で示すようにＮ＋拡散配
Ｈ５と２層３及びＮ一層２とによっ℃構成された寄生Ｎ
ＰＮ）ランジスタが動作（Ｑ）を起すおそれがあるため
である。
的に離隔するためにはＰ層の３ａｅ３ｂ＋２Ｃ電位が問
題となる。なぜならば、第１図で示すようにＮ＋拡散配
Ｈ５と２層３及びＮ一層２とによっ℃構成された寄生Ｎ
ＰＮ）ランジスタが動作（Ｑ）を起すおそれがあるため
である。
したがっ℃、本発明の第１の目的とするところは、スタ
ックドＩ”ＬＫおけるクロスアンダ−配線層部分での畜
生トランジスタ動作を防止した半導体集積回路装置を提
供するととＫある。
ックドＩ”ＬＫおけるクロスアンダ−配線層部分での畜
生トランジスタ動作を防止した半導体集積回路装置を提
供するととＫある。
本発明の第２の目的とするところはスタックドＩ”Ｌに
おけるクロスアンダ−配線層部分での寄生トランジスタ
動作を防止し、しかも高集積化された半導体集積回路装
置を提供することにある。
おけるクロスアンダ−配線層部分での寄生トランジスタ
動作を防止し、しかも高集積化された半導体集積回路装
置を提供することにある。
以下、本発明を具体的実施例に基づいて詳述する。
まず、本発明に関係するスタックドＩ’Ｌ回路の構成に
ついて簡単に述べる。
ついて簡単に述べる。
第３図は本発明に関係したスタックドＩ、ＲＬ回路の一
部であって、ｎ段、（ｎ−１）段及び１段の各Ｉ２Ｌブ
ロックとそれらの結線形態を示す。
部であって、ｎ段、（ｎ−１）段及び１段の各Ｉ２Ｌブ
ロックとそれらの結線形態を示す。
各ＩＩＬブロック間の結線は、同図から明らかなように
１例えば０段インバータのエミッタ■と（ｎ−１）段の
インジェクタ■との間の配ｗＩ２）−■や、０段インバ
ータめコレクタの一つと（ｎ−１）段インバータのベー
スとの間の抵抗Ｒ７かある。
１例えば０段インバータのエミッタ■と（ｎ−１）段の
インジェクタ■との間の配ｗＩ２）−■や、０段インバ
ータめコレクタの一つと（ｎ−１）段インバータのベー
スとの間の抵抗Ｒ７かある。
各段のＩ！Ｌブロックそれぞれは、第４図に示すような
Ｐ−基板１とアイソレージ１７２層６によっ℃互いに電
気的に離隔されたエピタキシャルＮ一層２内に独立し又
形成されている。すなわち、第４図に示すように、アイ
ソレートされたＮ−１１４層２にはＰ型層７．８及びＮ
＋型層９．１０が選択的に形成され又いる。そして、Ｐ
型層７はインジェクタ領域すなわち、ラテラルＰＮＰ
）ランジスタのエミッタとして、Ｎ−型層２はそのトラ
ンジスタのベースとして、そしてＰ型層８はそのトラン
ジスタのコレクタとして使用される。さらに、Ｎ−″型
層２はインバースＮＰＮ）ランジスタのエミッタとして
、Ｐ型層８はそのトランジスタのベースとし℃、セして
Ｎ＋型層９はそのトランジスタのコレクタとし１使用さ
れる。このような構造によっ又１つのＩｔＬ素子は構成
される。したがって、互いに分離されたエピタキシャル
層内にはそれぞれ上述のような構成のＩ！Ｌ累子が複数
個形成され′″［Ｒす、各Ｉ”Ｌブロックを構成してい
る。
Ｐ−基板１とアイソレージ１７２層６によっ℃互いに電
気的に離隔されたエピタキシャルＮ一層２内に独立し又
形成されている。すなわち、第４図に示すように、アイ
ソレートされたＮ−１１４層２にはＰ型層７．８及びＮ
＋型層９．１０が選択的に形成され又いる。そして、Ｐ
型層７はインジェクタ領域すなわち、ラテラルＰＮＰ
）ランジスタのエミッタとして、Ｎ−型層２はそのトラ
ンジスタのベースとして、そしてＰ型層８はそのトラン
ジスタのコレクタとして使用される。さらに、Ｎ−″型
層２はインバースＮＰＮ）ランジスタのエミッタとして
、Ｐ型層８はそのトランジスタのベースとし℃、セして
Ｎ＋型層９はそのトランジスタのコレクタとし１使用さ
れる。このような構造によっ又１つのＩｔＬ素子は構成
される。したがって、互いに分離されたエピタキシャル
層内にはそれぞれ上述のような構成のＩ！Ｌ累子が複数
個形成され′″［Ｒす、各Ｉ”Ｌブロックを構成してい
る。
なお、Ｐ型層３内に形成されたＮ“型層５はクロスアン
ダ−配蘇Ｖ兼ねた拡散抵抗であり、例えば、第３図に示
した抵抗Ｒ８である。
ダ−配蘇Ｖ兼ねた拡散抵抗であり、例えば、第３図に示
した抵抗Ｒ８である。
本発明に従えば上述のスタックドＩ”Ｌ回路は以下の実
施例の如く半導体基板内に構成される。
施例の如く半導体基板内に構成される。
実施例１
第５図は各ブロックのＩ！Ｌ間の配置のレイアウトにあ
たって、クロスアンダ−拡散配線層（抵抗）Ｎ＋型層５
ａ、５ｂ、５ｃをエピタキシャルＮ−型層２ ａ 、２
ｂ ＊ ２ ｃから離隔する各半導体領域Ｐ型層３
ａ、ａｂ、３ｃを最低電位又は接地電位（ＧＮＤ）に接
続する場合の例を示す。同図忙示すようｌｃｎ段Ｉ２Ｌ
のインバータを構成するエミッタ（エピタキシャルＮ−
型層）■惇（ｎ−１）ＪＲのＩ’Ｌのインジェクタ■Ｋ
ｇ続されるため、例えば０段、ｎ−１段、１段の各エピ
タキシャルｎノーの電位はそれぞれ１．４Ｖ、 ０．
７Ｖ、 ＯＶのごとくＫなっている。しかし、各ブロ
ックにおい℃、それぞれの金属配線層Ｌａ 、 Ｌｂ
、 Ｌｃ下のクロスアンダ−配線層５ ａ、 ５ ｂ
ｅ ５ ｃが形成されてい４・Ｐ型領域３ａ、３ｂ、
３ｃの電位は配８１１ ａ。
たって、クロスアンダ−拡散配線層（抵抗）Ｎ＋型層５
ａ、５ｂ、５ｃをエピタキシャルＮ−型層２ ａ 、２
ｂ ＊ ２ ｃから離隔する各半導体領域Ｐ型層３
ａ、ａｂ、３ｃを最低電位又は接地電位（ＧＮＤ）に接
続する場合の例を示す。同図忙示すようｌｃｎ段Ｉ２Ｌ
のインバータを構成するエミッタ（エピタキシャルＮ−
型層）■惇（ｎ−１）ＪＲのＩ’Ｌのインジェクタ■Ｋ
ｇ続されるため、例えば０段、ｎ−１段、１段の各エピ
タキシャルｎノーの電位はそれぞれ１．４Ｖ、 ０．
７Ｖ、 ＯＶのごとくＫなっている。しかし、各ブロ
ックにおい℃、それぞれの金属配線層Ｌａ 、 Ｌｂ
、 Ｌｃ下のクロスアンダ−配線層５ ａ、 ５ ｂ
ｅ ５ ｃが形成されてい４・Ｐ型領域３ａ、３ｂ、
３ｃの電位は配８１１ ａ。
１１ｂ、１１ｃにより接続してこれを最低電位すなわち
接地電位（０■）としている。これより高い電位なもつ
各クロスアンダー配憑層と、Ｐ型領域及びＮ−型層とに
よって構成される寄生トランジスタの動作が防止できる
。すなわち、各クロスアンダ−配線層（５ａ、 ５
ｂ＋ ５０）とＰ型領域（３ａ、３ｂ、ａｃ）との間
に順方向バイアスがかからないようにしているためにそ
のような奇生トランジスタ動作が生じない。第６図は第
５図で示される配線回路を模式化した断面図である。
接地電位（０■）としている。これより高い電位なもつ
各クロスアンダー配憑層と、Ｐ型領域及びＮ−型層とに
よって構成される寄生トランジスタの動作が防止できる
。すなわち、各クロスアンダ−配線層（５ａ、 ５
ｂ＋ ５０）とＰ型領域（３ａ、３ｂ、ａｃ）との間
に順方向バイアスがかからないようにしているためにそ
のような奇生トランジスタ動作が生じない。第６図は第
５図で示される配線回路を模式化した断面図である。
なお、この実施例によれば、奇生トランジスタ動作を生
じさせないように各Ｐ層３ａ、３ｂ。
じさせないように各Ｐ層３ａ、３ｂ。
３Ｃの電位をグランド電位にすることは各Ｐ層へ接続す
るための金属配線層が増加し、半導体集積回路装置の集
積度が低下するという問題かのこる。
るための金属配線層が増加し、半導体集積回路装置の集
積度が低下するという問題かのこる。
実施例２
第７図は各ブロックのクロスアンダ−拡散配線層（Ｎ＋
型ＩＩＩ）５ａ、５ｂ、５Ｃの形成されているＰ領域３
ａ、 ３ ｂｅ ３ ｃの電位をそのブロックの
エピタキシャルＮ−型層２ａｔ ２ｂ、２ｃの電位と
するように接続した場合の例である。同図に２いて、配
４１２ａ、 １２ｂ、 １２ｃはそれぞれ前記Ｐ型
憤域３ａ＊ ３ｂ、３ｃとエピタキシャルＮ型層２ａ
、２ｂ、２Ｃを接続するためのもので具体的には第８図
に示すようにＰ型領域とＮ−型ｌ―を経路するＡＩｌ電
極１２を設ければよい。
型ＩＩＩ）５ａ、５ｂ、５Ｃの形成されているＰ領域３
ａ、 ３ ｂｅ ３ ｃの電位をそのブロックの
エピタキシャルＮ−型層２ａｔ ２ｂ、２ｃの電位と
するように接続した場合の例である。同図に２いて、配
４１２ａ、 １２ｂ、 １２ｃはそれぞれ前記Ｐ型
憤域３ａ＊ ３ｂ、３ｃとエピタキシャルＮ型層２ａ
、２ｂ、２Ｃを接続するためのもので具体的には第８図
に示すようにＰ型領域とＮ−型ｌ―を経路するＡＩｌ電
極１２を設ければよい。
４は表面（８ｉ０．膜１３上）に設けられたＡｌ配線で
あり、例えば第７図に示す配線層Ｌａ Ｋ対応している
。このＡｌ配線４とクロスアンダ−するようにＮ＋型層
からなる拡散配線層５が設けられている。
あり、例えば第７図に示す配線層Ｌａ Ｋ対応している
。このＡｌ配線４とクロスアンダ−するようにＮ＋型層
からなる拡散配線層５が設けられている。
上記Ｉ”Ｌ回路において、寄生トランジスタな構成する
Ｎ−ＰＮ＋領域の電位はクロスアンダ−抵抗（配Ｗｌ
） Ｒ１−Ｒｔについて検討すると下表のようになる。
Ｎ−ＰＮ＋領域の電位はクロスアンダ−抵抗（配Ｗｌ
） Ｒ１−Ｒｔについて検討すると下表のようになる。
上表によればこれら寄生トランジスタは、Ｐｆｆｉ領域
の電位を接地電位からそのＰｆＪ領域が形成されている
エピタキシャルＮ−型層の電位としても動作することが
ない。
の電位を接地電位からそのＰｆＪ領域が形成されている
エピタキシャルＮ−型層の電位としても動作することが
ない。
この実施例で述べたＩＬＬ回路においては、前記の実施
例１に記載したＩｔＬ回路に比して配線領域な大幅に削
減することができる。すなわち、Ｐ＠領領域電位を、十
のＰａｌ領域が形成されているエピタキシャルＮ一層の
電位としたことにより、接地電位とするための長い配線
が全く不要となり、ｍ！！するエピタキシャルＮ−型層
への最短の配線でよい。
例１に記載したＩｔＬ回路に比して配線領域な大幅に削
減することができる。すなわち、Ｐ＠領領域電位を、十
のＰａｌ領域が形成されているエピタキシャルＮ一層の
電位としたことにより、接地電位とするための長い配線
が全く不要となり、ｍ！！するエピタキシャルＮ−型層
への最短の配線でよい。
実施例３
第９図は積層化されたＩＩＩ、回路において、クロスア
ンダ−配線（抵抗）５ｂ、５ｃを形成するＰ型領域３ｂ
、３（の電位を七のＰｆ！Ｉｉ領域が形成されているエ
ピタキシャルＮ−型層２ｂ、２ｃと同電位としく又は全
て最低電位とする）、２つの段（ブロック）関に挿入さ
れるクロスアンダ−配縁（抵抗）を関係する段のうち低
電位側の段のエピタキシャルＮ−型層に形成されたＰｆ
ｉ領域内に構成する場合の例である。同図においてｈ４
（ｓｂ）は例えば第３図のル、に相当するクロスアンダ
−抵抗（配、１１）であって、ｎ段内を互いに接続する
クロスアンダ−抵抗が（ｎ−１）段のｐ ｍ１ｍｗｔ３
ｂ内に設けられている。
ンダ−配線（抵抗）５ｂ、５ｃを形成するＰ型領域３ｂ
、３（の電位を七のＰｆ！Ｉｉ領域が形成されているエ
ピタキシャルＮ−型層２ｂ、２ｃと同電位としく又は全
て最低電位とする）、２つの段（ブロック）関に挿入さ
れるクロスアンダ−配縁（抵抗）を関係する段のうち低
電位側の段のエピタキシャルＮ−型層に形成されたＰｆ
ｉ領域内に構成する場合の例である。同図においてｈ４
（ｓｂ）は例えば第３図のル、に相当するクロスアンダ
−抵抗（配、１１）であって、ｎ段内を互いに接続する
クロスアンダ−抵抗が（ｎ−１）段のｐ ｍ１ｍｗｔ３
ｂ内に設けられている。
上記Ｉ２Ｌ回路において、Ｎ−型エピタキシャル層、Ｐ
型領域及びＮ＋型りａスアンダー抵抗（配＃）Ｋよって
構成される寄生トランジスタ動作は、実施例２で述べた
のと同じ理由で防止することがテキる。特にＮ−型エビ
タギシャル層とＰ型領域の電位がクロスアンダ−抵抗の
Ｎ＋５層と同電位となることはなく、少な（ともｖｒ（
＝０．７Ｖ）だけ必ず低電位となるので余裕度がそれだ
け大となる。又、この回路における配線領域についても
実施例２で述べたのと同じ理由で大幅に削減できる。
型領域及びＮ＋型りａスアンダー抵抗（配＃）Ｋよって
構成される寄生トランジスタ動作は、実施例２で述べた
のと同じ理由で防止することがテキる。特にＮ−型エビ
タギシャル層とＰ型領域の電位がクロスアンダ−抵抗の
Ｎ＋５層と同電位となることはなく、少な（ともｖｒ（
＝０．７Ｖ）だけ必ず低電位となるので余裕度がそれだ
け大となる。又、この回路における配線領域についても
実施例２で述べたのと同じ理由で大幅に削減できる。
実施例３で示したＩ”Ｌ回路については下記のような変
形をもっことができる。
形をもっことができる。
ｍｌ、ＶＣ相当するクロスアンダ−抵抗（配！Ｉ）は（
ｎ−２）股肉Ｋｆｆけてもよい。
ｎ−２）股肉Ｋｆｆけてもよい。
＜２Ｊ Ｒ，ｋ相当するクロスアンダ−抵抗（配Ｍ）
は９９図のように（ｎ−１）段ｋｉｎる代りに、ｎＲｋ
設けてそのＰ型領域の電位を１段下の（ｎ−１）段のエ
ピタキシャルＮ−型層の電位としてもよい。
は９９図のように（ｎ−１）段ｋｉｎる代りに、ｎＲｋ
設けてそのＰ型領域の電位を１段下の（ｎ−１）段のエ
ピタキシャルＮ−型層の電位としてもよい。
（３）上記（２）は必ずしもｌＲ下でなくてさらに低い
電位のエピタキシャルＮ一層の電位としてもよい。
電位のエピタキシャルＮ一層の電位としてもよい。
実施例４
第１１図はエピタキシャルＮ−量層２表面の一ツｆ＞
Ｐ ｆｆ１ｌｉ域３内ｋｌｉｉｌＬ、て２つのクロスア
ンダ−抵抗（配置１）Ｎ”ｌ１層５ ａ、 ｅ ５ ａ
ｓ ？形成スル場合の例を示すものである。
Ｐ ｆｆ１ｌｉ域３内ｋｌｉｉｌＬ、て２つのクロスア
ンダ−抵抗（配置１）Ｎ”ｌ１層５ ａ、 ｅ ５ ａ
ｓ ？形成スル場合の例を示すものである。
この例において、２つのＮ＋型層５ａ、、ｓａｔとＰ領
域３とＫより構成される寄生トランジスタ（Ｑ）の各部
分の電位は下表のように示される。
域３とＫより構成される寄生トランジスタ（Ｑ）の各部
分の電位は下表のように示される。
表
条件人の場合、クロスアンダ−抵抗の電位が（ｎ＋、］
） ・Ｖ、乃至ＶＶ、−Ｐ型＊の電位がｎ−ｖ、の状
態となるときがある。ｐ＠領領域抵抗ＲＩｌが大きいと
Ｐｇ領領域一部の電位が上昇して寄生トランジスタが動
作するおそれがある。
） ・Ｖ、乃至ＶＶ、−Ｐ型＊の電位がｎ−ｖ、の状
態となるときがある。ｐ＠領領域抵抗ＲＩｌが大きいと
Ｐｇ領領域一部の電位が上昇して寄生トランジスタが動
作するおそれがある。
条件Ｂｋよれば、クロスアンダ−抵抗の電位が（ｎ＋１
）・■、乃至ｖＦとなった状態でもＰ型領域の電位が寄
生トランジスタを動作させるまでに上昇することはない
。
）・■、乃至ｖＦとなった状態でもＰ型領域の電位が寄
生トランジスタを動作させるまでに上昇することはない
。
ｗｉ１図はクロスアンダ−配？ＩＩＩ（抵抗）の一形態
を示す正面断面斜視図、第２図は積層化した半導体領域
に形成するクロスアンダ−配１ｍｌを模型的に示す正面
断面図である。第３図は本発明の対象となる複数段のｌ
！Ｌ回路の偽を示す回路図、第４図は一つの段における
ＩｔＬとクロスアンダ−配縁の一部の形態を示す断面図
である。第５図は本発明の実施例ＩＫ述べられたＩＬＬ
回路の平面図、１Ｍ６図は第５図に対応する断面図であ
る。第７図は本発明の実施例２に述べられたＩＬＬ回路
の平面図、第８図は第７図におけるクロスアンダ−配線
の一部の断面図である。第９図は本発明の実施例３に述
べられたＩ”Ｌ回路の平面図、ｌ［１０図は第９図に対
応する断面図、第１１図は本発明の実ｍｆｌ１４に述べ
られたクロスアンダ−配線の−ｔな示す平面図、第１２
図は第１１図に対応するＡ−Ａ断面図である。 １・・・Ｐ型８ｉ基板、２・・・エピタキシャルＮ−型
層、３・・・Ｐ型領域、４・・・人！配線、５・・・ク
ロスアンダ−配線（抵ＦＬ）Ｎ＋層、６・・・アイソレ
ージ１ンＰ層、７・・・インジェクタ２層、８・・・イ
ンバータのベースＰ層、９− インバータのコレクタＮ
＋層、１０・・・インバータのエミッタ堆出しＮ＋層、
１１・・・配線、１２・・・Ａｊ配繰、１３・・・絶縁
膜、１４・・・Ｎ＋型層。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 − 第 ５ 図 （） ／／１ 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図 第１１図 第１２図
を示す正面断面斜視図、第２図は積層化した半導体領域
に形成するクロスアンダ−配１ｍｌを模型的に示す正面
断面図である。第３図は本発明の対象となる複数段のｌ
！Ｌ回路の偽を示す回路図、第４図は一つの段における
ＩｔＬとクロスアンダ−配縁の一部の形態を示す断面図
である。第５図は本発明の実施例ＩＫ述べられたＩＬＬ
回路の平面図、１Ｍ６図は第５図に対応する断面図であ
る。第７図は本発明の実施例２に述べられたＩＬＬ回路
の平面図、第８図は第７図におけるクロスアンダ−配線
の一部の断面図である。第９図は本発明の実施例３に述
べられたＩ”Ｌ回路の平面図、ｌ［１０図は第９図に対
応する断面図、第１１図は本発明の実ｍｆｌ１４に述べ
られたクロスアンダ−配線の−ｔな示す平面図、第１２
図は第１１図に対応するＡ−Ａ断面図である。 １・・・Ｐ型８ｉ基板、２・・・エピタキシャルＮ−型
層、３・・・Ｐ型領域、４・・・人！配線、５・・・ク
ロスアンダ−配線（抵ＦＬ）Ｎ＋層、６・・・アイソレ
ージ１ンＰ層、７・・・インジェクタ２層、８・・・イ
ンバータのベースＰ層、９− インバータのコレクタＮ
＋層、１０・・・インバータのエミッタ堆出しＮ＋層、
１１・・・配線、１２・・・Ａｊ配繰、１３・・・絶縁
膜、１４・・・Ｎ＋型層。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 − 第 ５ 図 （） ／／１ 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一生面上に互いに電気的に離隔された
複数の半導体島領域を有し、各島領域表面の一部に半導
体接合を利用した回路素子が形成され、各島領域表面の
他部に上記回路素子間の配線に交差する拡散層配ｍｌ（
抵抗）が形成され、各島領域には高位から低位に段階的
に移行する電位が与えられて成る半導体集積回路装置に
おいて、上配拡散層配層（抵抗）を島領域から電気的に
離隔する各半導体領域は最低電位又は接地電位Ｋｉｌ！
続されていることを特徴とする半導体集積回路装置。 ２、前記半導体接合を利用した回路素子は集積注入論理
素子である特許請求の範囲第１項に記載の半導体集積回
路装置。 ３、半導体基体の一生面上に互いに電気的に離隔された
複数の半導体島領域を有し、各島領域表面の一部に半導
体接合な利用した回路素子が形成され、各島領域表面の
他部に上記回路素子間の配線に交差する拡散層配Ｍ（抵
抗）が形成され、各島領域には高位から低位に段階的に
移行する電位が与えられ１成る半導体集積回路装置にお
い又、上記拡散層配ＩＮ（抵抗）を島領域から電気的に
離隔する各半導体領域はそれが形成されている島領域と
同じ電位になるように接続されていることを特徴とする
半導体集積回路装置。 ４、前記半導体接合を利用した回路素子は集積注入論理
素子である特許請求の範囲第３項に記載の半導体集積回
路装置。 ５、半導体基体の一生面上に互いに電気的に隔離された
複数の半導体島領域を有し、各島領域表面の一部に半導
体接合を利用した回路素子が形成され、各島領域表面の
他部に上記回路素子間の配線に交差する拡散層配Ｍ（抵
抗）が形成され、各島領域には高位から低位に段階的に
移行する電位が与えられて成る半導体集積回路装置であ
って、上記拡散層配線（抵抗）を島領域から電気的に離
隔する各半導体領域は最低電位に接続されるか、又はそ
れが形成され℃いる島領域と同電位になるように接続さ
れているとともに、２つの段の関に挿入される拡散層配
ａ（抵抗）を関係する段のうち低電位側の段の島領域に
形成された半導体領域内に構成することを特徴とする半
導体集積回路装置。 ゛６．前記半導体接合を利用した回路素子は集積注入論
理素子である特許請求の範囲第１項に記載の半導体集積
回路装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008932A JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
| FR8219859A FR2520555B1 (fr) | 1982-01-25 | 1982-11-26 | Realisation du cablage d'un dispositif a circuit integre a semi-conducteur du type 12 l empile |
| KR1019830000136A KR910002036B1 (ko) | 1982-01-25 | 1983-01-15 | 반도체 집적 회로 장치 |
| GB08301731A GB2113915B (en) | 1982-01-25 | 1983-01-21 | Semiconductor integrated circuit device |
| IT19236/83A IT1160470B (it) | 1982-01-25 | 1983-01-21 | Dispositivo a circuito integrato a semiconduttori |
| DE19833302206 DE3302206A1 (de) | 1982-01-25 | 1983-01-24 | Integrierte halbleiterschaltung |
| GB08403188A GB2133622B (en) | 1982-01-25 | 1984-02-08 | An integrated injection logic semiconductor integrated circuit device |
| SG365/87A SG36587G (en) | 1982-01-25 | 1987-04-23 | Semiconductor integrated circuit device |
| SG36487A SG36487G (en) | 1982-01-25 | 1987-04-23 | An integrated injection logic semiconductor integrated circuit device |
| HK712/87A HK71287A (en) | 1982-01-25 | 1987-10-01 | An integrated injection logic semiconductor integrated circuit device |
| HK706/87A HK70687A (en) | 1982-01-25 | 1987-10-01 | Semiconductor integrated circuit device |
| MY613/87A MY8700613A (en) | 1982-01-25 | 1987-12-30 | Semiconductor integrated circuit device |
| MY614/87A MY8700614A (en) | 1982-01-25 | 1987-12-30 | An integrated injection logic semi-conductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008932A JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127363A true JPS58127363A (ja) | 1983-07-29 |
| JPH0334661B2 JPH0334661B2 (ja) | 1991-05-23 |
Family
ID=11706432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008932A Granted JPS58127363A (ja) | 1982-01-25 | 1982-01-25 | 半導体集積回路装置 |
Country Status (9)
| Country | Link |
|---|---|
| JP (1) | JPS58127363A (ja) |
| KR (1) | KR910002036B1 (ja) |
| DE (1) | DE3302206A1 (ja) |
| FR (1) | FR2520555B1 (ja) |
| GB (2) | GB2113915B (ja) |
| HK (2) | HK71287A (ja) |
| IT (1) | IT1160470B (ja) |
| MY (1) | MY8700613A (ja) |
| SG (1) | SG36587G (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3926011B2 (ja) | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| JP4292668B2 (ja) * | 2000-01-31 | 2009-07-08 | 富士ゼロックス株式会社 | 発光サイリスタアレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264830A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Power source supply system of integrated injection logical circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3443176A (en) * | 1966-03-31 | 1969-05-06 | Ibm | Low resistivity semiconductor underpass connector and fabrication method therefor |
| DE1949484B2 (de) * | 1969-10-01 | 1978-02-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Leitungskreuzung fuer monolithisch integrierte halbleiterschaltungen und deren verwendung in einer speichermatrix |
| FR2244262B1 (ja) * | 1973-09-13 | 1978-09-29 | Radiotechnique Compelec | |
| DE2514466B2 (de) * | 1975-04-03 | 1977-04-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Integrierte halbleiterschaltung |
| NL7700420A (nl) * | 1977-01-17 | 1978-07-19 | Philips Nv | Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan. |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
| DE3143565A1 (de) * | 1981-11-03 | 1983-05-11 | International Microcircuits Inc., 95051 Santa Clara, Calif. | Integrierte schaltung |
-
1982
- 1982-01-25 JP JP57008932A patent/JPS58127363A/ja active Granted
- 1982-11-26 FR FR8219859A patent/FR2520555B1/fr not_active Expired
-
1983
- 1983-01-15 KR KR1019830000136A patent/KR910002036B1/ko not_active IP Right Cessation
- 1983-01-21 GB GB08301731A patent/GB2113915B/en not_active Expired
- 1983-01-21 IT IT19236/83A patent/IT1160470B/it active
- 1983-01-24 DE DE19833302206 patent/DE3302206A1/de not_active Withdrawn
-
1984
- 1984-02-08 GB GB08403188A patent/GB2133622B/en not_active Expired
-
1987
- 1987-04-23 SG SG365/87A patent/SG36587G/en unknown
- 1987-10-01 HK HK712/87A patent/HK71287A/xx not_active IP Right Cessation
- 1987-10-01 HK HK706/87A patent/HK70687A/xx not_active IP Right Cessation
- 1987-12-30 MY MY613/87A patent/MY8700613A/xx unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264830A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Power source supply system of integrated injection logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002036B1 (ko) | 1991-03-30 |
| HK70687A (en) | 1987-10-09 |
| GB2133622A (en) | 1984-07-25 |
| GB8301731D0 (en) | 1983-02-23 |
| DE3302206A1 (de) | 1983-08-04 |
| FR2520555A1 (fr) | 1983-07-29 |
| FR2520555B1 (fr) | 1987-02-20 |
| SG36587G (en) | 1987-07-24 |
| HK71287A (en) | 1987-10-09 |
| IT8319236A0 (it) | 1983-01-21 |
| GB8403188D0 (en) | 1984-03-14 |
| JPH0334661B2 (ja) | 1991-05-23 |
| IT1160470B (it) | 1987-03-11 |
| GB2113915A (en) | 1983-08-10 |
| GB2113915B (en) | 1985-11-20 |
| KR840003536A (ko) | 1984-09-08 |
| MY8700613A (en) | 1987-12-31 |
| GB2133622B (en) | 1985-11-20 |
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