JP4292668B2 - 発光サイリスタアレイ - Google Patents
発光サイリスタアレイ Download PDFInfo
- Publication number
- JP4292668B2 JP4292668B2 JP2000022207A JP2000022207A JP4292668B2 JP 4292668 B2 JP4292668 B2 JP 4292668B2 JP 2000022207 A JP2000022207 A JP 2000022207A JP 2000022207 A JP2000022207 A JP 2000022207A JP 4292668 B2 JP4292668 B2 JP 4292668B2
- Authority
- JP
- Japan
- Prior art keywords
- light
- array
- emitting thyristor
- emitting
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 38
- 239000004065 semiconductor Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/0004—Devices characterised by their operation
- H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
- H01L33/0016—Devices characterised by their operation having p-n or hi-lo junctions having at least two p-n junctions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Led Devices (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Device Packages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、発光サイリスタアレイ、特に配線が交差する部分で電気的に短絡しないようにした配線レイアウトを実現した発光サイリスタアレイに関する。
【０００２】
【従来の技術】
光プリンタの書込みヘッドに用いられる発光素子アレイには、通常、発光ダイオード（ＬＥＤ）が用いられている。このようなＬＥＤを用いた発光素子アレイでは、配列ピッチがワイヤボンディング法の限界ピッチにより決まり、５００ｄｐｉ（ビット／インチ）が限界であり、ＬＥＤを高密度に配置して、発光素子アレイの解像度を高めることができなかった。
【０００３】
このような問題を解決するため、本出願人は、ｐｎｐｎ構造の３端子発光サイリスタを用いた発光素子アレイを提案し、既に特許を得ている（特許第２８０７９１０号）。
【０００４】
この特許に係る技術によれば、基板を共通のカソードとする３端子発光サイリスタのアレイを複数個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードを共通の電極に接続している。このようにすることにより、発光のための信号を供給する電極の数を少なくすることができるので、発光素子の配列ピッチを小さくすることができる。
【０００５】
図１は、上記特許明細書に開示されている発光サイリスタアレイの構造を示す図である。ｎ型半導体基板１上に、ｎ型半導体層２４，ｐ型半導体層２３，ｎ型半導体層２２およびｐ型半導体層２１よりなるｐｎｐｎ構造の発光サイリスタＴ（１），Ｔ（２），Ｔ（３）…が形成され、２個（ｎ＝２）の発光サイリスタ毎にグループ化され、各グループの発光サイリスタのゲート電極ｇは、ゲート選択線Ｇ１，Ｇ２にそれぞれ接続され、各グループの発光サイリスタのアノード電極ａは、共通電極Ａ１，Ａ２，Ａ３…に接続されている。
【０００６】
図２は、図１の発光サイリスタアレイの斜視図である。ゲート電極ｇからの配線がゲート選択線Ｇ１，Ｇ２と交差（ｃｒｏｓｓ）することが理解されるであろう。
【０００７】
図３は、発光サイリスタアレイの平面図であり、ボンディングパッド（ＢＰ）を発光サイリスタアレイの両側に配置した例である。図において、Ｂ１，Ｂ２，Ｂ３…は、発光サイリスタを２個毎に分けたブロックを示している。図４および図５は、ボンディングパッドを発光サイリスタアレイの片側に配置した例であり、図４はボンディングパッドをゲート選択線とは反対側に配置し、図５はボンディングパッドをゲート選択線側に配置した例である。
【０００８】
図３〜図５で明らかなように、ボンディングパッドの配置にかかわらず、配線が交差する配線レイアウトが必ず生じることがわかる。
【０００９】
【発明が解決しようとする課題】
配線が交差する部分では、配線同士が電気的に接続されてはならない。したがって、本発明の目的は、上述した従来の発光サイリスタアレイにおいて、電気的に接続されずに配線を交差させる構造を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、電気的に短絡してはならない配線が交差する配線レイアウトを、２層配線構造により実現している。
【００１１】
本発明の第２の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、電気的に短絡してはならない配線が交差する配線レイアウトを、前記発光サイリスタのゲート電極をクロスアンダー配線として実現している。
【００１２】
本発明の第３の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記ゲート選択線と交差する配線レイアウトを、前記発光サイリスタと分離された電極をクロスアンダー配線として、または前記発光サイリスタの発光部の周囲に引き回されたゲート電極をクロスアンダー配線として、または前記発光サイリスタの発光部の周囲に設けられた２個のゲート電極をクロスアンダー配線として実現している。
【００１３】
なお、以上の３つの態様は、アノードまたはカソードを選択線とした発光サイリスタアレイについても適用できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
【００１５】
【実施例１】
電気的に接続されずに配線を交差させるために２層配線構造を形成した。図６に、２層配線構造を示す。基板１上に下地絶縁膜２が設けられ、下地絶縁膜２上にＡｌよりなる第１層目配線３，第２層目配線５が形成される。第１層目配線３と第２層目配線５との間には、層間絶縁膜４が設けられ、第２層目配線５は、保護絶縁膜６で被覆される。
【００１６】
このような２層配線構造は、次のようにして作製される。まず、ＳｉＯ2 下地絶縁膜２を基板１の全面に形成する。次に、交差のないＡｌ配線と交差のある一方のＡｌ配線３を形成する。次に、ＳｉＯ2 層間絶縁膜４を素子全面に形成する。次に、交差のある他方のＡｌ配線５を形成する。最後に、保護絶縁膜６を形成する。なお、配線形成前には下地絶縁膜２を通して、配線形成以前に形成された電極および配線と電気的に接触させる必要のある部分には、あらかじめ絶縁膜４にコンタクトホールを形成する。
【００１７】
【実施例２】
本実施例では、交差配線レイアウトを実現させるための手段として、単一発光サイリスタを作製する際に形成する電極をクロスアンダー配線として利用する。図７に、本実施例の構造を表す平面図を示す。
【００１８】
電気的に接続せずに配線を交差させるための構造として、サイリスタのゲート電極部を張り出して、ゲート電極部をクロスアンダーとして採用した。すなわち、ゲート電極をゲート選択線Ｇ１，Ｇ２の配線方向に引き伸ばし、Ａｌよりなるゲート選択線と接続する必要のあるゲート電極上の配線交差部はコンタクトホール１０を介してゲート選択線に接続させる。ゲート選択線と接続する必要のないゲート電極上の配線交差部にはコンタクトホールを作製しない。
【００１９】
このような構造を具備するサイリスタアレイの作製は、次のようにして作製される。まず、半導体基板上に４層のｐｎｐｎ半導体層を積層する。次に、アノード電極を作製し、最上層のｐ型半導体層をエッチングしてゲート層を露出させ、露出したゲート層上にゲート電極を作製する。次に、素子分離のためのエッチングを行い、メサ構造にし、絶縁膜を成膜する。次に、コンタクトホールを作製し、ゲート選択線をゲート電極上を通るように作製する。最後に、裏面にカソード電極を作製する。
【００２０】
このプロセスフローは、単一のサイリスタ作製プロセスと同一であり、サイリスタアレイ特有の交差配線レイアウトを実現するための新たなプロセスを必要としない。
【００２１】
このように、クロスアンダー配線として、発光サイリスタのゲート電極を利用しているので、単一発光サイリスタの作製プロセスと全く同一の作製プロセスで、交差配線レイアウトを具備する発光サイリスタアレイが実現できる。
【００２２】
本実施例では、実施例１と比較して、作製プロセスの増加が必須である２層配線構造を採用する必要がなくなるため、安価な発光サイリスタアレイを作製できる。また、２層配線構造で必要とした配線形成領域が不要になるため、アレイに必要な面積が小さくなる。すなわち発光サイリスタアレイのウェハ当たりの取得数が増加するため、製造コスト低減が実現できる。
【００２３】
【実施例３】
本実施例は、特に、図５で説明した、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用される。このように全てのボンディングパッドを発光素子アレイの片側に配置する理由は、発光サイリスタアレイチップの占有面積を小さくし、チップ当たりの製造コストの低減化を実現するためである。
【００２４】
本実施例は、このような構造の発光サイリスタアレイにおいて、ゲート選択線をボンディングパッドへ接続する場合に、単体の発光サイリスタ形成プロセスと同一プロセスで、電気的に短絡せずに配線を交差させる構造を実現するものである。
【００２５】
図８および図９は、その一例を示す図である。なお、図８は平面図、図９は、図８のｘ−ｙ線断面図である。
【００２６】
発光サイリスタＴ（４）とＴ（５）との間に素子分離されたゲート島３０を形成し、このゲート島のゲート層上にゲート電極３２を形成する。この際、ゲート電極はボンディングパッド側へ引き出したいゲート選択線Ｇ２と交差するようにして、コンタクトホール３４により電気的に接合する。ボンディングパッド側は交差配線レイアウトの発生しない部分でＡｌ配線３６と電気的に接合する。このようにすることで、発光サイリスタと分離されたゲート電極をクロスアンダー配線とした交差配線レイアウトが実現できる。
【００２７】
以上は、Ｇ２ボンディングパッドへの配線について説明したが、Ｇ１ボンディングパッドへの配線も同様な構造とする。図８では、発光サイリスタＴ（２）とＴ（３）との間に、ゲート島を構成し、ゲート電極を設けている。
【００２８】
以上のような構造の発光サイリスタアレイは、次のようにして作製される。まず、半導体基板上に４層のｐｎｐｎ半導体層を積層する。次に、アノード電極を作製し、最上層のｐ型半導体層をエッチングしてゲート層を露出させ、露出したゲート層上にゲート電極を作製する。次に、エッチングを行い、メサ構造の発光サイリスタおよびゲート島を形成し、絶縁膜を成膜する。次に、コンタクトホールを作製し、ゲート選択線を作製する。最後に、裏面にカソード電極を作製する。
【００２９】
このプロセスフローは、単一のサイリスタ作製プロセスと同一であり、サイリスタアレイ特有の交差配線レイアウトを実現するための新たなプロセスを必要としない。
【００３０】
以上の構造では、ゲート層上にゲート電極を形成したが、素子分離された部分にゲート電極が形成されていればよい。例えば基板最表面のアノード層上にゲート電極を形成することや、分離溝の底にゲート電極を形成することも可能である。
【００３１】
また、以上の構造では、ゲート電極をクロスアンダーとして使用したが、アノード層上のアノード電極を使用することも可能である。この場合も、ゲート電極と同様に、素子分離された部分にアノード電極が形成されていればよい。
【００３２】
アノード層上にアノード電極を形成した場合のクロスアンダー配線は、配線下にサイリスタが寄生する。この寄生サイリスタの発生を防止するために、図１０に示したように、アノード電極４０とゲート電極４２を短絡させる構造とすることも可能である。
【００３３】
以上の構造では、クロスアンダー配線を、発光サイリスタＴ（２）とＴ（３）の間、およびＴ（４）とＴ（５）との間とに形成したが、任意のＴ（ｎ）とＴ（ｎ＋１）の間に形成することが可能である。
【００３４】
また、以上の構造では、ボンディングパッドを発光部に対してＧ１およびＧ２の選択線と反対側に配置したが、Ｇ１およびＧ２の選択線側への配置は、ボンディングパッドＡ１，Ａ２，Ａ３…への配線を、上述したクロスアンダー配線で、Ｇ１およびＧ２の選択線の外側へ引き出すことで実現可能である。
【００３５】
本実施例によれば、全てのボンディングパッドを発光サイリスタアレイの片側に容易に配置することが可能となる。これにより発光サイリスタアレイチップの占有面積を小さくすることができ、チップ当たりの製造コストの低減化が実現できる。全てのボンディングパッドを発光サイリスタアレイの片側に容易に配置する際に発生する交差配線レイアウトを単体の発光サイリスタ形成プロセスと同一プロセスで実現できるため、２層配線構造で必要としたプロセスが不要となり製造コストが低減できる。
【００３６】
【実施例４】
実施例３と同様に、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用される他の構造の実施例である。
【００３７】
図１１に、その平面図を示す。この構造では、サイリスタのゲート電極をアノード島の周囲に形成することで、アノード島を中心にＧ１およびＧ２選択線側から相対する部分までゲート電極を引き伸ばす。Ｇ１およびＧ２の選択線は対応するゲート電極と接続されている。Ｇ１およびＧ２のボンディングパッドとの接続は、アノード島を引き回したゲート電極に接続することで実現できる。
【００３８】
この構造例では、ゲート電極の引き回しをアノード島の片側を通した「コ」の字形状としたが、アノード島の両側を通した「ロ」の字形状とすることも可能である。
【００３９】
【実施例５】
実施例３，４と同様に、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用されるさらに他の構造の実施例である。
【００４０】
図１２に、その平面図を示す。この構造では、サイリスタのゲート電極を、アノード島を中心として、ボンディングパッド側とＧ１およびＧ２選択線側とに対称に形成する。これら２つのゲート電極は、ゲート層を通じて電気的に接続されている。
【００４１】
図１２において、ゲート電極５０はＧ１用のボンディングパッドに接続され、ゲート電極５２はＧ１の選択線に接続されている。Ｇ２についてもＧ１と同様に接続する。以上の構造によりＧ１およびＧ２用のボンディングパッドからの信号をゲート層を通してＧ１およびＧ２の選択線に伝えることができる。
【００４２】
この構造では、発光サイリスタの配列方向にゲート島を広げないことで、高精細発光素子アレイを容易に作製することが可能である。
【００４３】
【実施例６】
実施例１〜５では、図１および図２の発光サイリスタアレイについて適用できる構造について説明したが、アノードまたはカソードを選択線とした発光サイリスタアレイについても適用できる。アノードを選択線とする発光サイリスタアレイを、図１３に示す。
【００４４】
２個の発光サイリスタ毎にグループ化され、各グループの発光サイリスタのアノード電極は、アノード選択線Ａ１，Ａ２にそれぞれ接続され、各グループの発光サイリスタのゲート電極は、共通電極Ｇ１，Ｇ２，Ｇ３…に接続されている。
【００４５】
なお、この構成の発光サイリスタアレイには、前述した実施例１〜４の構造を適用できることは明らかである。
【００４６】
【発明の効果】
本発明によれば、発光サイリスタをｎ個毎にブロック化し、各ブロック毎にゲート選択線を共通にし、かつ、各ブロック毎にアノードまたはカソードを共通の電極に接続したタイプの発光サイリスタアレイにおいて、電気的に接続せずに配線を交差させる構造を実現することができた。
【図面の簡単な説明】
【図１】従来の発光サイリスタアレイの構造を示す図である。
【図２】図１の発光サイリスタアレイの斜視図である。
【図３】発光サイリスタアレイの平面図であり、ボンディングパッドを発光サイリスタアレイの両側に配置した例を示す図である。
【図４】ボンディングパッドをゲート選択線とは反対側に配置した発光サイリスタアレイを示す図である。
【図５】ボンディングパッドをゲート選択線側に配置した発光サイリスタを示す図である。
【図６】２層配線構造を示す図である。
【図７】電極をクロスアンダー配線として利用する構造を示す図である。
【図８】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図９】図８のｘ−ｙ線断面図である。
【図１０】アノード電極とゲート電極とを短絡させた構造を示す図である。
【図１１】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図１２】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図１３】アノードを選択線とする発光サイリスタを示す図である。
【符号の説明】
１ ｎ型半導体基板
２ 下地絶縁膜
３ 第１層目配線
４ 層間絶縁膜
５ 第２層目配線
６ 保護絶縁膜
２１ ｐ型半導体層
２２ ｎ型半導体層
２３ ｐ型半導体層
２４ ｎ型半導体層
３０ ゲート島
３２ ゲート電極
３４ コンタクトホール
３６ Ａｌ配線
４０ アノード電極
４２，５０，５２ ゲート電極
【発明の属する技術分野】
本発明は、発光サイリスタアレイ、特に配線が交差する部分で電気的に短絡しないようにした配線レイアウトを実現した発光サイリスタアレイに関する。
【０００２】
【従来の技術】
光プリンタの書込みヘッドに用いられる発光素子アレイには、通常、発光ダイオード（ＬＥＤ）が用いられている。このようなＬＥＤを用いた発光素子アレイでは、配列ピッチがワイヤボンディング法の限界ピッチにより決まり、５００ｄｐｉ（ビット／インチ）が限界であり、ＬＥＤを高密度に配置して、発光素子アレイの解像度を高めることができなかった。
【０００３】
このような問題を解決するため、本出願人は、ｐｎｐｎ構造の３端子発光サイリスタを用いた発光素子アレイを提案し、既に特許を得ている（特許第２８０７９１０号）。
【０００４】
この特許に係る技術によれば、基板を共通のカソードとする３端子発光サイリスタのアレイを複数個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードを共通の電極に接続している。このようにすることにより、発光のための信号を供給する電極の数を少なくすることができるので、発光素子の配列ピッチを小さくすることができる。
【０００５】
図１は、上記特許明細書に開示されている発光サイリスタアレイの構造を示す図である。ｎ型半導体基板１上に、ｎ型半導体層２４，ｐ型半導体層２３，ｎ型半導体層２２およびｐ型半導体層２１よりなるｐｎｐｎ構造の発光サイリスタＴ（１），Ｔ（２），Ｔ（３）…が形成され、２個（ｎ＝２）の発光サイリスタ毎にグループ化され、各グループの発光サイリスタのゲート電極ｇは、ゲート選択線Ｇ１，Ｇ２にそれぞれ接続され、各グループの発光サイリスタのアノード電極ａは、共通電極Ａ１，Ａ２，Ａ３…に接続されている。
【０００６】
図２は、図１の発光サイリスタアレイの斜視図である。ゲート電極ｇからの配線がゲート選択線Ｇ１，Ｇ２と交差（ｃｒｏｓｓ）することが理解されるであろう。
【０００７】
図３は、発光サイリスタアレイの平面図であり、ボンディングパッド（ＢＰ）を発光サイリスタアレイの両側に配置した例である。図において、Ｂ１，Ｂ２，Ｂ３…は、発光サイリスタを２個毎に分けたブロックを示している。図４および図５は、ボンディングパッドを発光サイリスタアレイの片側に配置した例であり、図４はボンディングパッドをゲート選択線とは反対側に配置し、図５はボンディングパッドをゲート選択線側に配置した例である。
【０００８】
図３〜図５で明らかなように、ボンディングパッドの配置にかかわらず、配線が交差する配線レイアウトが必ず生じることがわかる。
【０００９】
【発明が解決しようとする課題】
配線が交差する部分では、配線同士が電気的に接続されてはならない。したがって、本発明の目的は、上述した従来の発光サイリスタアレイにおいて、電気的に接続されずに配線を交差させる構造を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、電気的に短絡してはならない配線が交差する配線レイアウトを、２層配線構造により実現している。
【００１１】
本発明の第２の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、電気的に短絡してはならない配線が交差する配線レイアウトを、前記発光サイリスタのゲート電極をクロスアンダー配線として実現している。
【００１２】
本発明の第３の態様によれば、基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記ゲート選択線と交差する配線レイアウトを、前記発光サイリスタと分離された電極をクロスアンダー配線として、または前記発光サイリスタの発光部の周囲に引き回されたゲート電極をクロスアンダー配線として、または前記発光サイリスタの発光部の周囲に設けられた２個のゲート電極をクロスアンダー配線として実現している。
【００１３】
なお、以上の３つの態様は、アノードまたはカソードを選択線とした発光サイリスタアレイについても適用できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
【００１５】
【実施例１】
電気的に接続されずに配線を交差させるために２層配線構造を形成した。図６に、２層配線構造を示す。基板１上に下地絶縁膜２が設けられ、下地絶縁膜２上にＡｌよりなる第１層目配線３，第２層目配線５が形成される。第１層目配線３と第２層目配線５との間には、層間絶縁膜４が設けられ、第２層目配線５は、保護絶縁膜６で被覆される。
【００１６】
このような２層配線構造は、次のようにして作製される。まず、ＳｉＯ2 下地絶縁膜２を基板１の全面に形成する。次に、交差のないＡｌ配線と交差のある一方のＡｌ配線３を形成する。次に、ＳｉＯ2 層間絶縁膜４を素子全面に形成する。次に、交差のある他方のＡｌ配線５を形成する。最後に、保護絶縁膜６を形成する。なお、配線形成前には下地絶縁膜２を通して、配線形成以前に形成された電極および配線と電気的に接触させる必要のある部分には、あらかじめ絶縁膜４にコンタクトホールを形成する。
【００１７】
【実施例２】
本実施例では、交差配線レイアウトを実現させるための手段として、単一発光サイリスタを作製する際に形成する電極をクロスアンダー配線として利用する。図７に、本実施例の構造を表す平面図を示す。
【００１８】
電気的に接続せずに配線を交差させるための構造として、サイリスタのゲート電極部を張り出して、ゲート電極部をクロスアンダーとして採用した。すなわち、ゲート電極をゲート選択線Ｇ１，Ｇ２の配線方向に引き伸ばし、Ａｌよりなるゲート選択線と接続する必要のあるゲート電極上の配線交差部はコンタクトホール１０を介してゲート選択線に接続させる。ゲート選択線と接続する必要のないゲート電極上の配線交差部にはコンタクトホールを作製しない。
【００１９】
このような構造を具備するサイリスタアレイの作製は、次のようにして作製される。まず、半導体基板上に４層のｐｎｐｎ半導体層を積層する。次に、アノード電極を作製し、最上層のｐ型半導体層をエッチングしてゲート層を露出させ、露出したゲート層上にゲート電極を作製する。次に、素子分離のためのエッチングを行い、メサ構造にし、絶縁膜を成膜する。次に、コンタクトホールを作製し、ゲート選択線をゲート電極上を通るように作製する。最後に、裏面にカソード電極を作製する。
【００２０】
このプロセスフローは、単一のサイリスタ作製プロセスと同一であり、サイリスタアレイ特有の交差配線レイアウトを実現するための新たなプロセスを必要としない。
【００２１】
このように、クロスアンダー配線として、発光サイリスタのゲート電極を利用しているので、単一発光サイリスタの作製プロセスと全く同一の作製プロセスで、交差配線レイアウトを具備する発光サイリスタアレイが実現できる。
【００２２】
本実施例では、実施例１と比較して、作製プロセスの増加が必須である２層配線構造を採用する必要がなくなるため、安価な発光サイリスタアレイを作製できる。また、２層配線構造で必要とした配線形成領域が不要になるため、アレイに必要な面積が小さくなる。すなわち発光サイリスタアレイのウェハ当たりの取得数が増加するため、製造コスト低減が実現できる。
【００２３】
【実施例３】
本実施例は、特に、図５で説明した、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用される。このように全てのボンディングパッドを発光素子アレイの片側に配置する理由は、発光サイリスタアレイチップの占有面積を小さくし、チップ当たりの製造コストの低減化を実現するためである。
【００２４】
本実施例は、このような構造の発光サイリスタアレイにおいて、ゲート選択線をボンディングパッドへ接続する場合に、単体の発光サイリスタ形成プロセスと同一プロセスで、電気的に短絡せずに配線を交差させる構造を実現するものである。
【００２５】
図８および図９は、その一例を示す図である。なお、図８は平面図、図９は、図８のｘ−ｙ線断面図である。
【００２６】
発光サイリスタＴ（４）とＴ（５）との間に素子分離されたゲート島３０を形成し、このゲート島のゲート層上にゲート電極３２を形成する。この際、ゲート電極はボンディングパッド側へ引き出したいゲート選択線Ｇ２と交差するようにして、コンタクトホール３４により電気的に接合する。ボンディングパッド側は交差配線レイアウトの発生しない部分でＡｌ配線３６と電気的に接合する。このようにすることで、発光サイリスタと分離されたゲート電極をクロスアンダー配線とした交差配線レイアウトが実現できる。
【００２７】
以上は、Ｇ２ボンディングパッドへの配線について説明したが、Ｇ１ボンディングパッドへの配線も同様な構造とする。図８では、発光サイリスタＴ（２）とＴ（３）との間に、ゲート島を構成し、ゲート電極を設けている。
【００２８】
以上のような構造の発光サイリスタアレイは、次のようにして作製される。まず、半導体基板上に４層のｐｎｐｎ半導体層を積層する。次に、アノード電極を作製し、最上層のｐ型半導体層をエッチングしてゲート層を露出させ、露出したゲート層上にゲート電極を作製する。次に、エッチングを行い、メサ構造の発光サイリスタおよびゲート島を形成し、絶縁膜を成膜する。次に、コンタクトホールを作製し、ゲート選択線を作製する。最後に、裏面にカソード電極を作製する。
【００２９】
このプロセスフローは、単一のサイリスタ作製プロセスと同一であり、サイリスタアレイ特有の交差配線レイアウトを実現するための新たなプロセスを必要としない。
【００３０】
以上の構造では、ゲート層上にゲート電極を形成したが、素子分離された部分にゲート電極が形成されていればよい。例えば基板最表面のアノード層上にゲート電極を形成することや、分離溝の底にゲート電極を形成することも可能である。
【００３１】
また、以上の構造では、ゲート電極をクロスアンダーとして使用したが、アノード層上のアノード電極を使用することも可能である。この場合も、ゲート電極と同様に、素子分離された部分にアノード電極が形成されていればよい。
【００３２】
アノード層上にアノード電極を形成した場合のクロスアンダー配線は、配線下にサイリスタが寄生する。この寄生サイリスタの発生を防止するために、図１０に示したように、アノード電極４０とゲート電極４２を短絡させる構造とすることも可能である。
【００３３】
以上の構造では、クロスアンダー配線を、発光サイリスタＴ（２）とＴ（３）の間、およびＴ（４）とＴ（５）との間とに形成したが、任意のＴ（ｎ）とＴ（ｎ＋１）の間に形成することが可能である。
【００３４】
また、以上の構造では、ボンディングパッドを発光部に対してＧ１およびＧ２の選択線と反対側に配置したが、Ｇ１およびＧ２の選択線側への配置は、ボンディングパッドＡ１，Ａ２，Ａ３…への配線を、上述したクロスアンダー配線で、Ｇ１およびＧ２の選択線の外側へ引き出すことで実現可能である。
【００３５】
本実施例によれば、全てのボンディングパッドを発光サイリスタアレイの片側に容易に配置することが可能となる。これにより発光サイリスタアレイチップの占有面積を小さくすることができ、チップ当たりの製造コストの低減化が実現できる。全てのボンディングパッドを発光サイリスタアレイの片側に容易に配置する際に発生する交差配線レイアウトを単体の発光サイリスタ形成プロセスと同一プロセスで実現できるため、２層配線構造で必要としたプロセスが不要となり製造コストが低減できる。
【００３６】
【実施例４】
実施例３と同様に、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用される他の構造の実施例である。
【００３７】
図１１に、その平面図を示す。この構造では、サイリスタのゲート電極をアノード島の周囲に形成することで、アノード島を中心にＧ１およびＧ２選択線側から相対する部分までゲート電極を引き伸ばす。Ｇ１およびＧ２の選択線は対応するゲート電極と接続されている。Ｇ１およびＧ２のボンディングパッドとの接続は、アノード島を引き回したゲート電極に接続することで実現できる。
【００３８】
この構造例では、ゲート電極の引き回しをアノード島の片側を通した「コ」の字形状としたが、アノード島の両側を通した「ロ」の字形状とすることも可能である。
【００３９】
【実施例５】
実施例３，４と同様に、全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイに適用されるさらに他の構造の実施例である。
【００４０】
図１２に、その平面図を示す。この構造では、サイリスタのゲート電極を、アノード島を中心として、ボンディングパッド側とＧ１およびＧ２選択線側とに対称に形成する。これら２つのゲート電極は、ゲート層を通じて電気的に接続されている。
【００４１】
図１２において、ゲート電極５０はＧ１用のボンディングパッドに接続され、ゲート電極５２はＧ１の選択線に接続されている。Ｇ２についてもＧ１と同様に接続する。以上の構造によりＧ１およびＧ２用のボンディングパッドからの信号をゲート層を通してＧ１およびＧ２の選択線に伝えることができる。
【００４２】
この構造では、発光サイリスタの配列方向にゲート島を広げないことで、高精細発光素子アレイを容易に作製することが可能である。
【００４３】
【実施例６】
実施例１〜５では、図１および図２の発光サイリスタアレイについて適用できる構造について説明したが、アノードまたはカソードを選択線とした発光サイリスタアレイについても適用できる。アノードを選択線とする発光サイリスタアレイを、図１３に示す。
【００４４】
２個の発光サイリスタ毎にグループ化され、各グループの発光サイリスタのアノード電極は、アノード選択線Ａ１，Ａ２にそれぞれ接続され、各グループの発光サイリスタのゲート電極は、共通電極Ｇ１，Ｇ２，Ｇ３…に接続されている。
【００４５】
なお、この構成の発光サイリスタアレイには、前述した実施例１〜４の構造を適用できることは明らかである。
【００４６】
【発明の効果】
本発明によれば、発光サイリスタをｎ個毎にブロック化し、各ブロック毎にゲート選択線を共通にし、かつ、各ブロック毎にアノードまたはカソードを共通の電極に接続したタイプの発光サイリスタアレイにおいて、電気的に接続せずに配線を交差させる構造を実現することができた。
【図面の簡単な説明】
【図１】従来の発光サイリスタアレイの構造を示す図である。
【図２】図１の発光サイリスタアレイの斜視図である。
【図３】発光サイリスタアレイの平面図であり、ボンディングパッドを発光サイリスタアレイの両側に配置した例を示す図である。
【図４】ボンディングパッドをゲート選択線とは反対側に配置した発光サイリスタアレイを示す図である。
【図５】ボンディングパッドをゲート選択線側に配置した発光サイリスタを示す図である。
【図６】２層配線構造を示す図である。
【図７】電極をクロスアンダー配線として利用する構造を示す図である。
【図８】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図９】図８のｘ−ｙ線断面図である。
【図１０】アノード電極とゲート電極とを短絡させた構造を示す図である。
【図１１】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図１２】全てのボンディングパッドをアレイの片側に配置した発光サイリスタアレイの配線レイアウトを示す図である。
【図１３】アノードを選択線とする発光サイリスタを示す図である。
【符号の説明】
１ ｎ型半導体基板
２ 下地絶縁膜
３ 第１層目配線
４ 層間絶縁膜
５ 第２層目配線
６ 保護絶縁膜
２１ ｐ型半導体層
２２ ｎ型半導体層
２３ ｐ型半導体層
２４ ｎ型半導体層
３０ ゲート島
３２ ゲート電極
３４ コンタクトホール
３６ Ａｌ配線
４０ アノード電極
４２，５０，５２ ゲート電極
Claims (4)
- 基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、
発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記ゲート選択線と交差する配線レイアウトが、前記発光サイリスタと分離された電極をクロスアンダー配線として実現され、
前記クロスアンダー配線として、アノード電極またはカソード電極が用いられている場合には、前記アノード電極またはカソード電極が、ゲート電極と短絡されている
ことを特徴とする発光サイリスタアレイ。 - 基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのゲートをそれぞれ独立なｎ本のゲート選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのアノードまたはカソードを共通の電極に接続している発光サイリスタアレイにおいて、
発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記ゲート選択線と交差する配線レイアウトが、前記発光サイリスタの発光部の周囲に設けられた２個のゲート電極をクロスアンダー配線として実現されていることを特徴とする発光サイリスタアレイ。 - 基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのアノードまたはカソードをそれぞれ独立なｎ本のアノード選択線またはカソード選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのゲートを共通の電極に接続している発光サイリスタアレイにおいて、
発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記アノード選択線またはカソード選択線と交差する配線レイアウトが、前記発光サイリスタと分離された電極をクロスアンダー配線として実現され、
前記クロスアンダー配線として、アノード電極またはカソード電極が用いられている場合には、前記アノード電極またはカソード電極が、ゲート電極と短絡されていることを特徴とする発光サイリスタアレイ。 - 基板を共通のカソードまたはアノードとする３端子発光サイリスタのアレイをｎ個（ｎは２以上の整数）の発光サイリスタ毎にブロック化し、各ブロック内のｎ個の発光サイリスタのアノードまたはカソードをそれぞれ独立なｎ本のアノード選択線またはカソード選択線と接続し、かつ各ブロック内のｎ個の発光サイリスタのゲートを共通の電極に接続している発光サイリスタアレイにおいて、
発光サイリスタの配列方向に平行に、かつ、発光サイリスタの片側にボンディングパッドが配列されている場合に、前記ボンディングパッドへの接続が前記ゲート選択線と交差する配線レイアウトが、前記発光サイリスタの発光部の周囲に設けられた２個のゲート電極をクロスアンダー配線として実現されていることを特徴とする発光サイリスタアレイ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022207A JP4292668B2 (ja) | 2000-01-31 | 2000-01-31 | 発光サイリスタアレイ |
| PCT/JP2001/000595 WO2001057934A1 (fr) | 2000-01-31 | 2001-01-30 | Ensemble matriciel de thyristors electroluminescents |
| EP01949067A EP1182711A1 (en) | 2000-01-31 | 2001-01-30 | Light-emitting thyristor matrix array |
| CN01800022A CN1358335A (zh) | 2000-01-31 | 2001-01-30 | 发光闸流晶体管矩阵阵列 |
| CA002368720A CA2368720A1 (en) | 2000-01-31 | 2001-01-30 | Light-emitting thyristor matrix array |
| US09/937,185 US20030071267A1 (en) | 2000-01-31 | 2001-01-30 | Light-emitting thyristor matrix array |
| TW090101753A TW479375B (en) | 2000-01-31 | 2001-01-30 | Light-emitting thyristor array |
| KR1020017012424A KR100742520B1 (ko) | 2000-01-31 | 2001-01-30 | 발광 사이리스터 매트릭스 어레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022207A JP4292668B2 (ja) | 2000-01-31 | 2000-01-31 | 発光サイリスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217458A JP2001217458A (ja) | 2001-08-10 |
| JP4292668B2 true JP4292668B2 (ja) | 2009-07-08 |
Family
ID=18548535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000022207A Expired - Lifetime JP4292668B2 (ja) | 2000-01-31 | 2000-01-31 | 発光サイリスタアレイ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US20030071267A1 (ja) |
| EP (1) | EP1182711A1 (ja) |
| JP (1) | JP4292668B2 (ja) |
| KR (1) | KR100742520B1 (ja) |
| CN (1) | CN1358335A (ja) |
| CA (1) | CA2368720A1 (ja) |
| TW (1) | TW479375B (ja) |
| WO (1) | WO2001057934A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299955A (ja) * | 2006-04-28 | 2007-11-15 | Kyocera Corp | 電子装置、発光装置および画像形成装置 |
| JP4871978B2 (ja) * | 2009-07-10 | 2012-02-08 | 株式会社沖データ | 半導体装置、及び光プリントヘッド |
| CN102262995B (zh) * | 2011-06-27 | 2013-07-03 | 福州大学 | 平栅极表面传导场发射阴极结构及其制作方法 |
| US9059362B2 (en) * | 2011-08-30 | 2015-06-16 | Fuji Xerox Co., Ltd. | Light emitting element, light emitting element array, optical writing head, and image forming apparatus |
| JP5853496B2 (ja) * | 2011-08-30 | 2016-02-09 | 富士ゼロックス株式会社 | 発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置 |
| JP6111434B2 (ja) * | 2012-03-09 | 2017-04-12 | パナソニックＩｐマネジメント株式会社 | 慣性力センサ |
| KR102351775B1 (ko) * | 2015-11-18 | 2022-01-14 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 화상 형성 장치 및 이에 포함되는 발광 소자 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127363A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | 半導体集積回路装置 |
| KR910002036A (ko) * | 1989-06-22 | 1991-01-31 | 이헌조 | 광 화학 증착장치 |
| JP2807910B2 (ja) * | 1989-12-22 | 1998-10-08 | 日本板硝子株式会社 | 発光素子アレイ |
| JPH05144949A (ja) * | 1991-11-18 | 1993-06-11 | Sharp Corp | 半導体装置の製造方法 |
| JP3245942B2 (ja) * | 1992-03-13 | 2002-01-15 | ソニー株式会社 | ２層配線構造のマスクｒｏｍのプログラム方法 |
| JP4068172B2 (ja) * | 1996-04-12 | 2008-03-26 | 富士ゼロックス株式会社 | 面発光サイリスタおよび自己走査型発光装置 |
| JPH09283794A (ja) * | 1996-04-08 | 1997-10-31 | Nippon Sheet Glass Co Ltd | 面発光素子および自己走査型発光装置 |
| JP2854556B2 (ja) * | 1996-05-31 | 1999-02-03 | 日本板硝子株式会社 | 自己走査形発光素子アレイおよびその駆動方法 |
-
2000
- 2000-01-31 JP JP2000022207A patent/JP4292668B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-30 CN CN01800022A patent/CN1358335A/zh active Pending
- 2001-01-30 KR KR1020017012424A patent/KR100742520B1/ko active IP Right Grant
- 2001-01-30 WO PCT/JP2001/000595 patent/WO2001057934A1/ja not_active Application Discontinuation
- 2001-01-30 TW TW090101753A patent/TW479375B/zh not_active IP Right Cessation
- 2001-01-30 CA CA002368720A patent/CA2368720A1/en not_active Abandoned
- 2001-01-30 US US09/937,185 patent/US20030071267A1/en not_active Abandoned
- 2001-01-30 EP EP01949067A patent/EP1182711A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001057934A1 (fr) | 2001-08-09 |
| KR100742520B1 (ko) | 2007-08-02 |
| JP2001217458A (ja) | 2001-08-10 |
| CN1358335A (zh) | 2002-07-10 |
| CA2368720A1 (en) | 2001-08-09 |
| TW479375B (en) | 2002-03-11 |
| US20030071267A1 (en) | 2003-04-17 |
| EP1182711A1 (en) | 2002-02-27 |
| KR20020001809A (ko) | 2002-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6563138B2 (en) | Low-cost, high-density light-emitting-diode array and fabrication method thereof | |
| US10658423B2 (en) | Method of manufacturing light emitting device | |
| JP5148336B2 (ja) | 発光ダイオードチップおよびその製造方法 | |
| US10381400B2 (en) | Method of manufacturing light emitting device | |
| TWI248216B (en) | Light-emitting diode array | |
| US8004008B2 (en) | Semiconductor device | |
| CN111416027A (zh) | 一种倒装高压发光二极管及发光装置 | |
| JP4292668B2 (ja) | 発光サイリスタアレイ | |
| JP3824497B2 (ja) | 発光素子アレイ | |
| JP4115197B2 (ja) | 発光素子アレイ | |
| JP3797748B2 (ja) | 発光ダイオードアレイ | |
| JP2022088085A (ja) | 画像表示素子 | |
| US7754512B2 (en) | Method of fabricating semiconductor light-emitting devices with isolation trenches | |
| JP2001308375A (ja) | 発光素子および発光素子アレイ | |
| JP2000040703A (ja) | トランジスターの電極構造 | |
| JP4020838B2 (ja) | 発光素子アレイ及び光プリントヘッド | |
| JPH06163980A (ja) | 発光ダイオードアレイ装置 | |
| JP4036800B2 (ja) | 発光素子アレイ | |
| JP2006216668A (ja) | 発光ダイオードアレイ | |
| JPH05251820A (ja) | 半導体レーザアレイ装置 | |
| KR920000329B1 (ko) | 발광소자 어레이 | |
| JP2000294830A (ja) | 発光素子アレイ | |
| JP2006005046A (ja) | 自己走査型発光素子アレイチップおよびその製造方法 | |
| JP2000022223A (ja) | Ｌｅｄアレイ及びそれを用いた光プリントヘッド | |
| JP2000349343A (ja) | 発光素子アレイ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060907 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070409 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070409 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090317 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4292668 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| EXPY | Cancellation because of completion of term |