KR20020001809A - 발광 사이리스터 매트릭스 어레이 - Google Patents

발광 사이리스터 매트릭스 어레이 Download PDF

Info

Publication number
KR20020001809A
KR20020001809A KR1020017012424A KR20017012424A KR20020001809A KR 20020001809 A KR20020001809 A KR 20020001809A KR 1020017012424 A KR1020017012424 A KR 1020017012424A KR 20017012424 A KR20017012424 A KR 20017012424A KR 20020001809 A KR20020001809 A KR 20020001809A
Authority
KR
South Korea
Prior art keywords
light emitting
light
array
emitting thyristors
wiring
Prior art date
Application number
KR1020017012424A
Other languages
English (en)
Other versions
KR100742520B1 (ko
Inventor
오흐추카순수케
쿠수다유키히사
오노세이지
아리마타카히사
사이토우히데아키
쿠로다야수나오
Original Assignee
이즈하라 요우조우
닛폰 이타가라스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이즈하라 요우조우, 닛폰 이타가라스 가부시키가이샤 filed Critical 이즈하라 요우조우
Publication of KR20020001809A publication Critical patent/KR20020001809A/ko
Application granted granted Critical
Publication of KR100742520B1 publication Critical patent/KR100742520B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H01L33/0016—Devices characterised by their operation having p-n or hi-lo junctions having at least two p-n junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Led Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명은 기판을 공통의 음극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록화하고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 독립인 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극을 공통의 전극에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서, 전기적으로 접속되지 않고서 배선을 교차시키는 구조를 제공한다.

Description

발광 사이리스터 매트릭스 어레이{Light-emitting thyristor matrix array}
광 프린터의 기록 헤드에 사용되는 발광 소자 어레이에는, 통상, 발광 다이오드(LED)가 사용되고 있다. 이러한 LED를 사용한 발광 소자 어레이에서는, LED의 배열 피치가 와이어 본딩법의 한계 피치에 의해 결정되고, 500dpi(비트/인치)가 한계이며, LED를 고밀도로 배치하여, 발광 소자 어레이의 해상도를 높일 수 없었다.
이러한 문제를 해결하기 위해서, 본 출원인은, pnpn 구조의 3단자 발광 사이리스터를 사용한 발광 소자 어레이를 제안하여, 이미 특허를 얻고 있다(특허 제2807910호). 또, 이 특허의 내용은, 이 출원의 내용에 포함되는 것으로 한다.
이 특허에 따른 기술에 따르면, 기판을 공통의 음극(cathode)으로 하는 3단자 발광 사이리스터의 어레이를, n개(n은 2 이상의 정수)의 발광 사이리스터마다블록화하여, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 독립된 n개의 게이트 선택선에 별개로 접속하고, 또한 각 블록 내의 n개의 발광 사이리스터의 양극(anode)을 공통의 전극에 접속하고 있다. 이렇게 함으로써, 발광을 위한 신호를 공급하는 전극의 수를 적게 할 수 있기 때문에, 발광 소자의 배열 피치를 작게 할 수 있다.
도 1은 상기 특허 명세서에 개시되어 있는 발광 사이리스터 매트릭스 어레이의 구조를 도시하는 도면이다. pn형 반도체 기판(1) 상에, n형 반도체층(24), p형 반도체층(23), n형 반도체층(22) 및 p형 반도체층(21)으로 이루어지는 pnpn 구조의 발광 사이리스터(T1, T2, T3 …)가 형성되어 있다. 2개의 발광 사이리스터마다 블록으로 그룹화되고, 각 블록의 발광 사이리스터의 게이트 전극((g1, g2), (g3, g4), …)은, 게이트 선택선(G1, G2)에 교대로 접속되며, 각 블록의 발광 사이리스터의 양극 전극((a1, a2), (a3, a4), …)은, 양극 단자(A1, A2, A3 …)에 각각 접속되어 있다. 기판(1)의 이면에는, 음극 전극(K)이 설치되어 있다.
도 2는 도 1의 발광 사이리스터 매트릭스 어레이의 사시도이다. 이 도면으로부터, 게이트 전극(g2, g4, …)으로부터의 배선(L2, L4, …)이 게이트 선택선(G2)과 교차하는 것이 이해될 것이다.
도 3은 발광 사이리스터 매트릭스 어레이의 평면도이고, 본딩 패드(BP)를 발광 사이리스터 어레이의 양측에 배치한 예이다. 도면에 있어서, BP(A1), BP(A2), BP(A3), …는 단자(A1, A2, A3, …)용의 본딩 패드이고, BP(G1), BP(G2)는, 게이트 선택선(G1, G2)용의 본딩 패드를 도시한다. B1, B2, B3 …은, 발광 사이리스터를2개마다 나눈 블록을 나타내고 있다.
도 4 및 도 5는 본딩 패드를 발광 사이리스터 어레이의 한 쪽에 배치한 예이고, 도 4는 본딩 패드를 게이트 선택선과는 반대측에 배치하고, 도 5는 본딩 패드를 게이트 선택선측에 배치한 예이다.
도 3 내지 도 5에서 분명한 바와 같이, 본딩 패드의 배치에 관계 없이, 배선이 교차하는 배선 레이아웃이 반드시 생기는 것을 알 수 있다. 배선이 교차하는 부분에서는, 배선끼리가 전기적으로 접속되어서는 안 된다.
본 발명은 발광 사이리스터 매트릭스 어레이, 특히 배선이 교차하는 부분에서 전기적으로 단락하지 않도록 한 배선 레이아웃을 실현한 발광 사이리스터 매트릭스 어레이에 관한 것이다.
도 1은 종래의 발광 사이리스터 매트릭스 어레이의 구조를 도시하는 도면.
도 2는 도 1의 발광 사이리스터 매트릭스 어레이의 사시도.
도 3은 발광 사이리스터 매트릭스 어레이의 평면도이고, 본딩 패드를 발광 사이리스터 매트릭스 어레이의 양측에 배치한 예를 도시하는 도면.
도 4는 본딩 패드를 게이트 선택선과는 반대측에 배치한 발광 사이리스터 매트릭스 어레이를 도시하는 평면도.
도 5는 본딩 패드를 게이트 선택선측에 배치한 발광 사이리스터를 도시하는 평면도.
도 6은 2층 배선 구조를 도시하는 도면.
도 7은 전극을 크로스 언더 배선으로서 이용하는 구조를 도시하는 평면도.
도 8은 분리된 아일랜드 상의 게이트 전극을 크로스 언더 배선으로서 이용하는 구조를 도시하는 평면도.
도 9는 도 8의 x-y선 단면도.
도 10은 분리된 아일랜드 상의 양극 전극을 크로스 언더 배선으로서 이용하는 구조를 도시하는 단면도.
도 11은 발광 사이리스터의 발광부의 주위에 배치된 게이트 전극을 크로스 언더 배선으로서 이용하는 구조를 도시하는 평면도.
도 12는 게이트층을 통하여 전기적으로 접속된 2개의 게이트 전극 부분을 크로스 언더 배선으로서 이용하는 구조를 도시하는 평면도.
도 13은 양극을 선택선에 접속한 발광 사이리스터 매트릭스 어레이를 도시하는 평면도.
본 발명의 목적은 상술한 종래의 발광 사이리스터 매트릭스 어레이에 있어서, 전기적으로 접속되지 않고서 배선을 교차시키는 구조를 제공하는 것에 있다.
본 발명은 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 독립된 n개의 게이트 선택선과 접속하고, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이이다.
제 1 예에 따르면, 전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 2층 배선 구조에 의해 실현되어 있다.
본 발명의 제 2 예에 따르면, 전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 게이트 전극을 크로스 언더 배선으로서 실현되어 있다.
본 발명의 제 3 예에 따르면, 발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 한 쪽에 본딩 패드가 배열되어 있으며, 상기 본딩 패드로의 접속이 상기 게이트 선택선과 교차하는 배선 레이아웃을, 상기 발광 사이리스터와 분리된 아일랜드형의 전극을 크로스 언더 배선으로서 실현되어 있다.
본 발명의 제 4 예에 따르면, 발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며, 상기 본딩 패드로의 배선이 상기 게이트 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 발광부의 주위에 배치된 게이트 전극을 크로스 언더 배선으로서 실현되어 있다.
본 발명의 제 5 예에 따르면, 발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며, 상기 본딩 패드로의 배선이 상기 게이트 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 발광부의 주위에 설치되고, 아래쪽의 게이트층에 전기적으로 접속되어 있는 2개의 게이트 전극 부분을 크로스 언더 배선으로서 실현되어 있다.
또, 이상의 5개의 각 예는, 양극 또는 음극을 선택선에 접속한 발광 사이리스터 매트릭스 어레이에 대해서도 적용할 수 있다.
이하, 본 발명의 발광 사이리스터 매트릭스 어레이의 실시예를 도면을 참조하여 설명한다.
(실시예 1)
도 6에, 전기적으로 단락되지 않고서 배선을 교차시키기 위해서 2층 배선 구조를 도시한다. 이 2층 배선 구조에 의하면, 기판(1) 상에 SiO2로 이루어지는 하지 절연막(2)이 설치되고, 하지 절연막(2) 상에 Al로 이루어지는 제 1 층째 배선(3), 제 2 층째 배선(5)이 형성된다. 제 1 층째 배선(3)과 제 2 층째 배선(5)과의 사이에는, SiO2로 이루어지는 층간 절연막(4)이 설치되고, 제 2 층째 배선(5)은, SiO2로 이루어지는 보호 절연막(6)으로 피복된다.
이러한 2층 배선 구조는, 다음과 같이 제작된다. 우선, 하지 절연막(2)을 기판(1)의 전체면에 형성한다. 다음에, 하지 절연막(2) 상에, 제 1 층째 배선(3)을 형성한다. 다음에, 층간 절연막(4)을 구조 전체면에 형성한다. 다음에, 층간 절연막(4) 상에, 제 2 층 배선(5)을 형성한다. 마지막으로, 구조 전체면에 보호 절연막(6)을 형성한다.
또, 제 1 층째 배선(3)을, 2층 배선 구조를 형성하기 이전에 형성된 전극 및 배선과 전기적으로 접속시킬 필요가 있는 부분에는, 미리 하지 절연막(2)에 콘택트 홀을 형성하고, 또한, 제 1 층째 배선(3)을 제 2 층째 배선(5)과 전기적으로 접속시킬 필요가 있는 부분에는, 층간 절연막(4)에 콘택트 홀을 형성한다.
이상과 같은 2층 배선 구조는, 예를 들면 도 2에 도시하는 바와 같은 발광 사이리스터 매트릭스 어레이에 있어서, 배선(L1, L2, L3, …)을 제 1 층째 배선(3)으로 하여, 게이트 선택선(G1, G2)을 제 2 층째 배선(5)으로 한 배선 레이아웃에 적용할 수 있다.
(실시예 2)
본 실시예에서는, 교차 배선 레이아웃을 실현시키기 위해서, 단일한 발광 사이리스터를 제작할 때에 형성하는 전극을 크로스 언더 배선으로서 이용한다. 도 7에, 본 실시예의 구조를 나타내는 평면도를 도시한다.
전기적으로 접속시키지 않고서 배선을 교차시키기 위한 구조로서, 발광 사이리스터의 게이트 전극(g1, g2, g3, …)을 펼쳐내고, 펼쳐낸 게이트 전극을 크로스 언더로서 채용하였다. 즉, 게이트 전극을 Al로 이루어지는 게이트 선택선(G1, G2)에 대하여 수직인 방향으로 늘어나게 하여, 게이트 전극은, 배선 교차부에서 콘택트 홀(10)을 통하여 게이트 선택선에 접속시킨다. 게이트 전극을 게이트 선택선과 접속할 필요가 없는 경우에는, 배선 교차부에는 콘택트 홀을 제작하지 않는다.
이러한 구조를 구비하는 발광 사이리스터 매트릭스 어레이의 제작은, 다음과 같이 제작된다. 우선, 반도체 기판 상에 pnpn 구조의 반도체층을 적층한다. 다음에, 양극 전극을, 최상층의 p형 반도체층 상에 형성하고, 이 최상층의 p형 반도체층의 일부를 에칭하여 게이트층을 노출시키며, 노출한 게이트층 상에 게이트 전극을 제작한다. 다음에, 에칭을 행하여 소자 분리하여, 메사(mesa) 구조로 하고, 절연막을 성막한다. 다음에, 절연막에 콘택트 홀을 제작하여, 게이트 선택선을 게이트 전극 상을 지나도록 제작한다. 마지막으로, 반도체 기판의 이면에 음극 전극을 제작한다.
상술한 프로세스는, 단일한 발광 사이리스터 제작 프로세스와 동일하고, 발광 사이리스터 매트릭스 어레이 특유의 교차 배선 레이아웃을 실현하기 위한 새로운 프로세스를 필요로 하지 않는다.
이와 같이, 크로스 언더 배선으로서, 발광 사이리스터의 게이트 전극을 이용하고 있기 때문에, 단일의 발광 사이리스터의 제작 프로세스와 완전히 동일의 제작 프로세스로, 교차 배선 레이아웃을 구비하는 발광 사이리스터 매트릭스 어레이가 실현된다.
본 실시예에서는, 2층 배선 구조를 채용하는 실시예 1과 비교하여, 제작 프로세스가 증가하지 않기 때문에, 염가의 발광 사이리스터 매트릭스 어레이를 제작할 수 있다. 또한, 2층 배선 구조를 위한 배선 형성 영역을 필요로 하는 실시예 1과 비교하여, 매트릭스 어레이에 필요한 면적이 작아진다. 따라서, 발광 사이리스터 매트릭스 어레이 칩의 웨이퍼당의 취득수가 증가하기 때문에, 제조 비용 저감이 실현된다.
(실시예 3)
본 실시예는 특히, 도 5에서 설명한, 모든 본딩 패드를 발광 사이리스터의 어레이의 한 쪽에 배치한 발광 사이리스터 매트릭스 어레이에 적용된다. 이와 같이 모든 본딩 패드를 발광 사이리스터 어레이의 한 쪽에 배치하는 이유는, 발광 사이리스터 매트릭스 어레이 칩의 점유 면적을 작게 하여, 칩당의 제조 비용의 저감화를 실현하기 위해서이다.
본 실시예는 이러한 구조의 발광 사이리스터 매트릭스 어레이에 있어서, 게이트 선택선을 배선에 의해 본딩 패드에 접속하는 경우에, 단일의 발광 사이리스터 형성 프로세스와 동일 프로세스에서, 전기적으로 단락하지 않고서 배선을 교차시키는 구조를 실현하는 것이다.
도 8 및 도 9는 본 실시예의 발광 사이리스터 매트릭스 어레이를 도시하는 도면이다. 또, 도 8은 평면도, 도 9는, 도 8의 x-y선 단면도이다.
발광 사이리스터(T2 와 T3)의 사이, 및 발광 사이리스터(T4 와 T5)의 사이에, 발광 사이리스터로부터 분리된 게이트 아일랜드(30)를 각각 형성하고, 게이트 아일랜드(30)의 게이트층 상에 게이트 전극(32)을 형성한다. 게이트 전극(32)은, 게이트 선택선(G1, G2)과 교차하도록 연장되어 있고, 절연층에 설치된 콘택트 홀(34)을 통하여, 게이트 선택선(G1 또는 G2)과 전기적으로 접속된다. 게이트 전극(32)의 본딩 패드측의 일단은, 절연막에 설치된 콘택트 홀(35)을 통하여 Al 배선(36)에 전기적으로 접속되고, Al 배선(36)은 본딩 패드 BP(G1) 또는 BP(G2)에 접속되어 있다. 이렇게 함으로써, 발광 사이리스터와 분리하여 형성된 게이트 전극을 크로스 언더 배선으로 한 교차 배선 레이아웃이 실현된다.
이상과 같은 구조의 발광 사이리스터 매트릭스 어레이는, 다음과 같이 하여 제작된다. 우선, n형 반도체 기판(1) 상에, n형 반도체층(24), p형 반도체층(23), n형 반도체층(22) 및 p형 반도체층(21)으로 이루어지는 pnpn 구조를 적층한다. 다음에, 양극 전극(a1, a2, a3, …)을 최상층의 p형 반도체층(21) 상에 제작하고, 최상층의 p형 반도체층(21)의 일부를 에칭하여 n형 반도체층(22; 게이트층)을 노출시켜, 노출한 게이트층(22) 상에 게이트 전극(32)을 제작한다. 다음에, 에칭을 행하여, 메사(mesa) 구조의 발광 사이리스터(T1, T2, T3, …) 및 게이트 아일랜드(30)를 분리하여, 전체면에 절연막(20)을 피막한다. 다음에, 절연막(20)에 콘택트 홀(34, 35)을 제작하여, 게이트 선택선(G1, G2), Al 배선(36), 본딩 패드(BP)를 제작한다. 마지막으로, 기판(1)의 이면에 음극 전극(38)을 제작한다.
이 프로세스는, 단일의 사이리스터 제작 프로세스와 동일하고, 발광 사이리스터 매트릭스 어레이 특유의 교차 배선 레이 아웃을 실현하기 위한 새로운 프로세스를 필요로 하지 않는다.
이상의 구조에서는, 게이트 아일랜드의 게이트층 상에 게이트 전극을 형성하였지만, 분리된 아일랜드 상에 게이트 전극이 형성되어 있으면 좋다. 예를 들면 최상층의 양극층 상에 게이트 전극을 형성하는 것이나, 분리 홈의 저면부에 게이트전극을 형성하는 것도 가능하다.
또한, 이상의 구조에서는, 게이트 전극을 크로스 언더 배선으로서 사용하였지만, 양극층 상의 양극 전극을 사용하는 것도 가능하다. 이 경우도, 게이트 전극과 같이, 분리된 아일랜드 상에 양극 전극이 형성되어 있으면 좋다.
양극층 상에 형성된 양극 전극을 크로스 언더 배선으로서 이용하는 경우, 배선 하에 사이리스터가 기생한다. 이 기생 사이리스터의 발생을 방지하기 위해서, 도 10에 도시한 바와 같이, 양극 전극(40)과 게이트 전극(42)을, Al 배선(36)으로단락시키는 구조로 하는 것도 가능하다.
이상의 구조에서는, 크로스 언더 배선을, 발광 사이리스터(T2)와 발광 사이리스터(T3)의 사이, 및 발광 사이리스터(T4)와 발광 사이리스터(T5)의 사이에 형성하였지만, 임의의 T(n)과 T(n+1)의 사이에 형성하는 것이 가능하다.
또한, 이상의 구조에서는, 본딩 패드를 발광 사이리스터 어레이에 대하여 게이트 선택선(G1 및 G2)의 반대측에 배치하였지만, 게이트 선택선(G1 및 G2)측으로의 배치는, 본딩 패드에의 배선을, 크로스 언더 배선으로, 게이트 선택선(G1 및 G2)의 외측으로 끌어냄으로써 실현 가능하다.
본 실시예에 따르면, 모든 본딩 패드를 발광 사이리스터 어레이의 한 쪽에 용이하게 배치하는 것이 가능해진다. 이로써 발광 사이리스터 매트릭스 어레이 칩의 점유 면적을 작게 할 수 있고, 칩당의 제조 비용의 저감화가 실현된다. 모든 본딩 패드를 발광 사이리스터 어레이의 한 쪽에 배치할 때에 발생하는 교차 배선 레이아웃을 단일의 발광 사이리스터 형성 프로세스와 동일 프로세스로 실현되기 때문에, 2층 배선 구조를 필요로 하는 제 1 실시예와 비교하여, 제조 비용이 저감할 수 있다.
(실시예 4)
실시예 3과 마찬가지로, 모든 본딩 패드를 어레이의 한 쪽에 배치한 발광 사이리스터 매트릭스 어레이에 적용되는 다른 구조의 실시예이다. 도 11에, 이 구조의 평면도를 도시한다. 이 구조에서는, 게이트 전극(g1, g2, g3, …)을, 발광 사이리스터의 발광부(44)의 주위에 배치하고 있다. 게이트 전극(g1, g2, g3, …)이,게이트 선택선(G1 또는 G2)에 접속되는 구조는, 제 3 실시예와 동일하다. 게이트 선택선(G1, G2)과 본딩 패드 BP(G1), BP(G2)와의 접속은, 본딩 패드를, 발광부(44)를 둘러싸는 게이트 전극 부분에 콘택트 홀(46)을 통하여 접속함으로써 실현된다. 즉, 발광 사이리스터(T2)의 게이트 전극(g2)을 본딩 패드 BP(G2)에 접속하고, 발광 사이리스터(T5)의 게이트 전극(g5)을 본딩 패드 BP(G1)에 접속한다.
이상의 실시예에서는, 발광부(44)를 둘러싸는 게이트 전극 부분의 형상은, 일부가 열린 형상이거나, 발광부(44)를 완전히 둘러싸는 형상이더라도 좋다.
(실시예 5)
실시예 3, 실시예 4와 마찬가지로, 모든 본딩 패드를 발광 사이리스터 어레이의 한 쪽에 배치한 발광 사이리스터 매트릭스 어레이에 적용되는 또 다른 구조의 실시예이다. 도 12에, 그 평면도를 도시한다. 이 구조에서는, 발광 사이리스터의 게이트 전극을, 발광부(44)를 끼우고, 본딩 패드측의 부분과 게이트 선택선(G1 및 G2)측의 부분으로 나눈다. 이들 2개의 게이트 전극 부분은, 하층의 게이트층을 통하여 전기적으로 접속되어 있다.
도 12에 있어서, 게이트 전극 부분(50)은 본딩 패드 BP(G1)에 콘택트 홀을 통하여 접속되고, 게이트 전극 부분(52)은 게이트 선택선(G1)에 콘택트 홀을 통하여 접속되어 있기 때문에, 본딩 패드(BP(G1))는 게이트 선택선(G1)에 전기적으로 접속된다. 동일하게 하여, 본딩 패드(BP(G2))는, 게이트 선택선(G2)에 전기적으로 접속된다. 이상의 구조에 의해, G1 및 G2용의 본딩 패드로부터의 신호를 게이트층을 통하여 게이트 선택선(G1 및 G2)에 전할 수 있다.
이 구조에서는, 분리된 게이트 아일랜드를 설치하는 제 3 실시예와 비교하여, 고분해능 발광 사이리스터 매트릭스 어레이를 용이하게 제작할 수 있다.
(실시예 6)
실시예 1 내지 실시예 5에서는, 도 2의 발광 사이리스터 매트릭스 어레이에 대하여 적용할 수 있는 구조에 대하여 설명하였지만, 본 발명은, 양극 또는 음극을 선택선에 접속한 발광 사이리스터 매트릭스 어레이에 대해서도 적용할 수 있다. 양극을 선택선에 접속한 발광 사이리스터 매트릭스 어레이를, 도 13에 도시한다.
발광 사이리스터(T1, T2, T3, …)는, 2개의 발광 사이리스터마다 그룹화되고, 각 그룹의 발광 사이리스터의 양극 전극((a1, a2), (a3, a4), …)은, 양극 선택선(A1, A2)에 교대로 접속되고, 각 그룹의 발광 사이리스터의 게이트 전극(g1, g2), (g3, g4), …)은, 게이트 단자(G1, G2, G3 …)에 각각 접속되어 있다.
또, 당업자는, 도 13의 발광 사이리스터 매트릭스 어레이에는, 상술한 실시예 1 내지 실시예 4의 구조를 적용할 수 있는 것은 분명하다.
본 발명에 따르면, 발광 사이리스터를 n개마다 블록화하여, 각 블록마다 게이트 선택선을 공통으로 하고, 또한, 각 블록마다 양극 또는 음극을 공통의 전극에 접속한 타입의 발광 사이리스터 매트릭스 어레이에 있어서, 전기적으로 단락하지 않고서 배선을 교차시키는 구조를 실현할 수 있었다.

Claims (12)

  1. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 2층 배선 구조에 의해 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  2. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 각각 n개의 양극 선택선 또는 음극 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 게이트를 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 2층 배선 구조에 의해 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  3. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 게이트 전극을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  4. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 각각 n개의 양극 선택선 또는 음극 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 게이트를 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    전기적으로 단락해서는 안 되는 배선이 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 양극 전극 또는 음극 전극을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  5. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며,
    상기 본딩 패드로의 배선이 상기 게이트 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터와 분리된 아일랜드 상의 전극을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  6. 제 5 항에 있어서,
    상기 발광 사이리스터와 분리된 아일랜드 상의 전극은, 게이트 전극, 양극 전극, 또는 음극 전극인 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  7. 제 6 항에 있어서,
    상기 크로스 언더 배선으로서, 양극 전극 또는 음극 전극이 사용되고 있는 경우에는, 상기 양극 전극 또는 음극 전극이, 동일 아일랜드 상의 게이트 전극과 단락되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  8. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며,
    상기 본딩 패드로의 배선이 상기 게이트 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 발광부의 주위로 둘러친 게이트 전극을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  9. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를 n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 게이트를 각각 n개의 게이트 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며,
    상기 본딩 패드로의 배선이 상기 게이트 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터의 발광부의 주위에 설치되고, 아래쪽의 게이트층에 전기적으로 접속되어 있는 2개의 게이트 전극 부분을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  10. 기판을 공통의 음극 또는 양극으로 하는 3단자 발광 사이리스터의 어레이를n개(n은 2 이상의 정수)의 발광 사이리스터마다 블록으로 나누고, 각 블록 내의 n개의 발광 사이리스터의 양극 또는 음극을 각각 n개의 양극 선택선 또는 음극 선택선과 접속하며, 또한 각 블록 내의 n개의 발광 사이리스터의 게이트를 공통의 1개의 단자에 접속하고 있는 발광 사이리스터 매트릭스 어레이에 있어서,
    발광 사이리스터의 배열 방향에 평행하고, 또한, 발광 사이리스터의 어레이의 한 쪽에 본딩 패드가 배열되어 있으며,
    상기 본딩 패드로의 배선이 상기 양극 선택선 또는 음극 선택선과 교차하는 배선 레이아웃이, 상기 발광 사이리스터와 분리된 아일랜드 상의 전극을 크로스 언더 배선으로서 실현되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  11. 제 10 항에 있어서,
    상기 발광 사이리스터와 분리된 아일랜드 상의 전극은, 게이트 전극, 양극 전극, 또는 음극 전극인 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
  12. 제 11 항에 있어서,
    상기 크로스 언더 배선으로서, 양극 전극 또는 음극 전극이 사용되고 있는 경우에는, 상기 양극 전극 또는 음극 전극이, 동일 아일랜드 상의 게이트 전극과 단락되어 있는 것을 특징으로 하는 발광 사이리스터 매트릭스 어레이.
KR1020017012424A 2000-01-31 2001-01-30 발광 사이리스터 매트릭스 어레이 KR100742520B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00022207 2000-01-31
JP2000022207A JP4292668B2 (ja) 2000-01-31 2000-01-31 発光サイリスタアレイ
PCT/JP2001/000595 WO2001057934A1 (fr) 2000-01-31 2001-01-30 Ensemble matriciel de thyristors electroluminescents

Publications (2)

Publication Number Publication Date
KR20020001809A true KR20020001809A (ko) 2002-01-09
KR100742520B1 KR100742520B1 (ko) 2007-08-02

Family

ID=18548535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017012424A KR100742520B1 (ko) 2000-01-31 2001-01-30 발광 사이리스터 매트릭스 어레이

Country Status (8)

Country Link
US (1) US20030071267A1 (ko)
EP (1) EP1182711A1 (ko)
JP (1) JP4292668B2 (ko)
KR (1) KR100742520B1 (ko)
CN (1) CN1358335A (ko)
CA (1) CA2368720A1 (ko)
TW (1) TW479375B (ko)
WO (1) WO2001057934A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007299955A (ja) * 2006-04-28 2007-11-15 Kyocera Corp 電子装置、発光装置および画像形成装置
JP4871978B2 (ja) * 2009-07-10 2012-02-08 株式会社沖データ 半導体装置、及び光プリントヘッド
CN102262995B (zh) * 2011-06-27 2013-07-03 福州大学 平栅极表面传导场发射阴极结构及其制作方法
US9059362B2 (en) * 2011-08-30 2015-06-16 Fuji Xerox Co., Ltd. Light emitting element, light emitting element array, optical writing head, and image forming apparatus
JP5853496B2 (ja) * 2011-08-30 2016-02-09 富士ゼロックス株式会社 発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置
JP6111434B2 (ja) * 2012-03-09 2017-04-12 パナソニックＩｐマネジメント株式会社 慣性力センサ
KR102351775B1 (ko) * 2015-11-18 2022-01-14 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 화상 형성 장치 및 이에 포함되는 발광 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58127363A (ja) * 1982-01-25 1983-07-29 Hitachi Ltd 半導体集積回路装置
KR910002036A (ko) * 1989-06-22 1991-01-31 이헌조 광 화학 증착장치
JP2807910B2 (ja) * 1989-12-22 1998-10-08 日本板硝子株式会社 発光素子アレイ
JPH05144949A (ja) * 1991-11-18 1993-06-11 Sharp Corp 半導体装置の製造方法
JP3245942B2 (ja) * 1992-03-13 2002-01-15 ソニー株式会社 ２層配線構造のマスクｒｏｍのプログラム方法
JP4068172B2 (ja) * 1996-04-12 2008-03-26 富士ゼロックス株式会社 面発光サイリスタおよび自己走査型発光装置
JPH09283794A (ja) * 1996-04-08 1997-10-31 Nippon Sheet Glass Co Ltd 面発光素子および自己走査型発光装置
JP2854556B2 (ja) * 1996-05-31 1999-02-03 日本板硝子株式会社 自己走査形発光素子アレイおよびその駆動方法

Also Published As

Publication number Publication date
WO2001057934A1 (fr) 2001-08-09
KR100742520B1 (ko) 2007-08-02
JP2001217458A (ja) 2001-08-10
CN1358335A (zh) 2002-07-10
CA2368720A1 (en) 2001-08-09
JP4292668B2 (ja) 2009-07-08
TW479375B (en) 2002-03-11
US20030071267A1 (en) 2003-04-17
EP1182711A1 (en) 2002-02-27

Similar Documents

Publication Publication Date Title
US6563138B2 (en) Low-cost, high-density light-emitting-diode array and fabrication method thereof
KR100644954B1 (ko) 발광 다이오드 어레이
US10658423B2 (en) Method of manufacturing light emitting device
JPH0644642B2 (ja) 発光ダイオードアレイヘッドの製造方法
US10381400B2 (en) Method of manufacturing light emitting device
CN111416027A (zh) 一种倒装高压发光二极管及发光装置
JP3824497B2 (ja) 発光素子アレイ
KR100742520B1 (ko) 발광 사이리스터 매트릭스 어레이
JP4115197B2 (ja) 発光素子アレイ
US7754512B2 (en) Method of fabricating semiconductor light-emitting devices with isolation trenches
CN1321123A (zh) 自扫描型发光装置的交叉连接金属布线结构
KR100675034B1 (ko) 발광 소자 매트릭스 어레이
JP2001308375A (ja) 発光素子および発光素子アレイ
KR102122847B1 (ko) 웨이퍼 레벨의 발광 다이오드 어레이
JP2001326383A (ja) 発光ダイオードアレイ
JP4020838B2 (ja) 発光素子アレイ及び光プリントヘッド
KR20160124718A (ko) 웨이퍼 레벨의 발광 다이오드 어레이 및 그의 제조방법
KR920000329B1 (ko) 발광소자 어레이
JP2006216668A (ja) 発光ダイオードアレイ
JP3763683B2 (ja) 半導体装置
JP4036800B2 (ja) 発光素子アレイ
JP2000294830A (ja) 発光素子アレイ
JPH05251820A (ja) 半導体レーザアレイ装置
JPH01110784A (ja) Ｌｅｄアレイモジュール
JP2008041840A (ja) 発光ダイオードアレイ及び発光ダイオードアレイの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 12