JP3245942B2 - ２層配線構造のマスクｒｏｍのプログラム方法 - Google Patents
２層配線構造のマスクｒｏｍのプログラム方法Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、２層配線構造のマスク
ＲＯＭのプログラム方法に関する。
ＲＯＭのプログラム方法に関する。
【０００２】
【従来の技術】従来の２層配線構造のマスクＲＯＭのプ
ログラム方法を、図３のプログラム工程図により説明す
る。図３の（１）に示すように、半導体基板３１上に、
マスクＲＯＭ３２の複数のメモリトランジスタ３３を形
成する。その後例えば化学的気相成長法によって、上記
各メモリトランジスタ３３を覆う状態に、第１の層間絶
縁膜３４を成膜する。
ログラム方法を、図３のプログラム工程図により説明す
る。図３の（１）に示すように、半導体基板３１上に、
マスクＲＯＭ３２の複数のメモリトランジスタ３３を形
成する。その後例えば化学的気相成長法によって、上記
各メモリトランジスタ３３を覆う状態に、第１の層間絶
縁膜３４を成膜する。
【０００３】次いで通常の配線形成を行う。まず通常の
ホトリソグラフィーとエッチングとによって、例えばメ
モリトランジスタ３３のソース・ドレイン領域３５上に
おける上記第１の層間絶縁膜３４にコンタクトホール３
６を形成する。その後、例えばスパッタ法によって、コ
ンタクトホール３６の内部と上記第１の層間絶縁膜３４
上とに１層目の配線形成層（３７）を成膜する。次いで
通常のホトリソグラフィーとエッチングとによって、上
記１層目の配線形成層（３７）で１層目の配線３８を形
成する。その後例えば化学的気相成長法によって、１層
目の配線３８を覆う状態に、第２の層間絶縁膜３９を成
膜する。
ホトリソグラフィーとエッチングとによって、例えばメ
モリトランジスタ３３のソース・ドレイン領域３５上に
おける上記第１の層間絶縁膜３４にコンタクトホール３
６を形成する。その後、例えばスパッタ法によって、コ
ンタクトホール３６の内部と上記第１の層間絶縁膜３４
上とに１層目の配線形成層（３７）を成膜する。次いで
通常のホトリソグラフィーとエッチングとによって、上
記１層目の配線形成層（３７）で１層目の配線３８を形
成する。その後例えば化学的気相成長法によって、１層
目の配線３８を覆う状態に、第２の層間絶縁膜３９を成
膜する。
【０００４】次いで図３の（２）に示す如く、通常のレ
ジスト塗布技術によって、上記第２の層間絶縁膜３９上
にレジスト膜よりなるイオン注入マスク４０を形成す
る。次いで通常のホトリソグラフィー技術によって、プ
ログラムを行うメモリトランジスタ３３のゲート４１上
のイオン注入マスク４０に開口４２を設ける。その後通
常のイオン注入法によって、上記第１，第２の層間絶縁
膜３４，３９を通して上記ゲート４１に、プログラム用
の不純物として、例えばホウ素（Ｂ+）を導入する。こ
のときのイオン注入エネルギーを例えば４００ｋｅＶに
設定する。その後、アッシャー処理等によって、イオン
注入マスク４０を除去する。そして通常の配線形成技術
によって、２層目の配線（図示せず）を形成する。この
ようにして、マスクＲＯＭ３２のプログラムが行われ
る。
ジスト塗布技術によって、上記第２の層間絶縁膜３９上
にレジスト膜よりなるイオン注入マスク４０を形成す
る。次いで通常のホトリソグラフィー技術によって、プ
ログラムを行うメモリトランジスタ３３のゲート４１上
のイオン注入マスク４０に開口４２を設ける。その後通
常のイオン注入法によって、上記第１，第２の層間絶縁
膜３４，３９を通して上記ゲート４１に、プログラム用
の不純物として、例えばホウ素（Ｂ+）を導入する。こ
のときのイオン注入エネルギーを例えば４００ｋｅＶに
設定する。その後、アッシャー処理等によって、イオン
注入マスク４０を除去する。そして通常の配線形成技術
によって、２層目の配線（図示せず）を形成する。この
ようにして、マスクＲＯＭ３２のプログラムが行われ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記プ
ログラム方法では、プログラムを行うためのイオン注入
を第１，第２の層間絶縁膜を通して行う。このため、メ
モリトランジスタのゲートにプログラム用の不純物を高
エネルギーで注入しなければならない。この結果、当該
ゲートに正確なドーズ量でプログラム用の不純物を注入
することが困難になる。したがって、メモリトランジス
タの電気的特性がばらつくので、読み出し性能が低下す
る。またマスクＲＯＭにプログラムを行うためだけに、
イオン注入マスクを形成するホトリソグラフィー工程を
行わなければならない。このため、ＴＡＴ（TurnAround
Time）が長くなる。
ログラム方法では、プログラムを行うためのイオン注入
を第１，第２の層間絶縁膜を通して行う。このため、メ
モリトランジスタのゲートにプログラム用の不純物を高
エネルギーで注入しなければならない。この結果、当該
ゲートに正確なドーズ量でプログラム用の不純物を注入
することが困難になる。したがって、メモリトランジス
タの電気的特性がばらつくので、読み出し性能が低下す
る。またマスクＲＯＭにプログラムを行うためだけに、
イオン注入マスクを形成するホトリソグラフィー工程を
行わなければならない。このため、ＴＡＴ（TurnAround
Time）が長くなる。
【０００６】本発明は、短いＴＡＴでプログラム精度に
優れた２層配線構造のマスクＲＯＭのプログラム方法を
提供することを目的とする。
優れた２層配線構造のマスクＲＯＭのプログラム方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた方法である。すなわち、第１の工
程で、基板にマスクＲＯＭのメモリトランジスタを形成
した後、当該メモリトランジスタを覆う状態に第１の層
間絶縁膜を成膜する。次いで第１の層間絶縁膜上に１層
目の配線を形成した後、第１の層間絶縁膜上に１層目の
配線を覆う第２の層間絶縁膜を成膜する。その後第２の
工程で、メモリトランジスタのゲート上の第２の層間絶
縁膜を除去して、さらに絶縁性を確保できる厚さを残し
て第１の層間絶縁膜を薄膜化する。あるいはメモリトラ
ンジスタのゲート上において絶縁性を確保できる厚さを
残して第２の層間絶縁膜を薄膜化する。その後第３の工
程で、上記ゲートにプログラム用の不純物を導入して、
当該メモリトランジスタにプログラムを行う方法であ
る。
成するためになされた方法である。すなわち、第１の工
程で、基板にマスクＲＯＭのメモリトランジスタを形成
した後、当該メモリトランジスタを覆う状態に第１の層
間絶縁膜を成膜する。次いで第１の層間絶縁膜上に１層
目の配線を形成した後、第１の層間絶縁膜上に１層目の
配線を覆う第２の層間絶縁膜を成膜する。その後第２の
工程で、メモリトランジスタのゲート上の第２の層間絶
縁膜を除去して、さらに絶縁性を確保できる厚さを残し
て第１の層間絶縁膜を薄膜化する。あるいはメモリトラ
ンジスタのゲート上において絶縁性を確保できる厚さを
残して第２の層間絶縁膜を薄膜化する。その後第３の工
程で、上記ゲートにプログラム用の不純物を導入して、
当該メモリトランジスタにプログラムを行う方法であ
る。
【０００８】その上、上記第２の工程では、メモリトラ
ンジスタのゲート上の第２の層間絶縁膜を除去してさら
に絶縁性を確保できる厚さを残して第１の層間絶縁膜を
薄膜化すると同時に２層目の配線を形成するためのコン
タクトホールを設ける、あるいはメモリトランジスタの
ゲート上において絶縁性を確保できる厚さを残して第２
の層間絶縁膜を薄膜化すると同時に２層目の配線を形成
するためのコンタクトホールを設ける工程を行う。
ンジスタのゲート上の第２の層間絶縁膜を除去してさら
に絶縁性を確保できる厚さを残して第１の層間絶縁膜を
薄膜化すると同時に２層目の配線を形成するためのコン
タクトホールを設ける、あるいはメモリトランジスタの
ゲート上において絶縁性を確保できる厚さを残して第２
の層間絶縁膜を薄膜化すると同時に２層目の配線を形成
するためのコンタクトホールを設ける工程を行う。
【０００９】
【作用】上記方法によれば、メモリトランジスタのゲー
ト上の第２の層間絶縁膜を除去してさらに絶縁性を確保
できる厚さを残して第１の層間絶縁膜を薄膜化するか、
あるいはメモリトランジスタのゲート上において絶縁性
を確保できる厚さを残して第２の層間絶縁膜を薄膜化す
るので、プログラム用の不純物が低いエネルギーでゲー
トに導入される。このため、プログラム用の不純物の導
入量を精度良く制御することが可能になるので、その導
入量はほぼ設計値になる。その上、上記第２の工程を、
２層目の配線を形成するためのコンタクトホールを設け
る工程と同時に行うことにより、コンタクトホールを設
けるためのホトリソグラフィーとプログラムを行う不純
物を導入するためマスクを形成するホトリソグラフィー
とが同時に行える。このため、ＴＡＴ（Turn Around
Time）が短縮される。
ト上の第２の層間絶縁膜を除去してさらに絶縁性を確保
できる厚さを残して第１の層間絶縁膜を薄膜化するか、
あるいはメモリトランジスタのゲート上において絶縁性
を確保できる厚さを残して第２の層間絶縁膜を薄膜化す
るので、プログラム用の不純物が低いエネルギーでゲー
トに導入される。このため、プログラム用の不純物の導
入量を精度良く制御することが可能になるので、その導
入量はほぼ設計値になる。その上、上記第２の工程を、
２層目の配線を形成するためのコンタクトホールを設け
る工程と同時に行うことにより、コンタクトホールを設
けるためのホトリソグラフィーとプログラムを行う不純
物を導入するためマスクを形成するホトリソグラフィー
とが同時に行える。このため、ＴＡＴ（Turn Around
Time）が短縮される。
【００１０】
【実施例】本発明の実施例を図１に示すプログラム工程
図により説明する。図では、一例として、２層配線構造
のマスクＲＯＭを示す。まず図１の（１）に示す第１の
工程を行う。この工程では、図に示すように、通常のプ
ロセスによって、半導体基板１１にマスクＲＯＭ１２の
複数のメモリトランジスタ１３を形成する。その後各メ
モリトランジスタ１３を覆う状態に、第１の層間絶縁膜
１４を形成する。この第１の層間絶縁膜１４は例えば２
層よりなる。当該第１の層間絶縁膜１４の下層は、例え
ばプラズマによる化学的気相成長（以下ＣＶＤと記す）
法によって、窒化シリコン（ＳｉＮ）膜１５を、例えば
５０ｎｍの厚さに成膜することにより形成する。また当
該第１の層間絶縁膜１４の上層は、例えばプラズマＣＶ
Ｄ法によって、窒化シリコン膜１５の上面に、ホウ素リ
ンシリケートガラス（ＢＰＳＧ）１６を、例えば５００
ｎｍの厚さに成膜することにより形成する。
図により説明する。図では、一例として、２層配線構造
のマスクＲＯＭを示す。まず図１の（１）に示す第１の
工程を行う。この工程では、図に示すように、通常のプ
ロセスによって、半導体基板１１にマスクＲＯＭ１２の
複数のメモリトランジスタ１３を形成する。その後各メ
モリトランジスタ１３を覆う状態に、第１の層間絶縁膜
１４を形成する。この第１の層間絶縁膜１４は例えば２
層よりなる。当該第１の層間絶縁膜１４の下層は、例え
ばプラズマによる化学的気相成長（以下ＣＶＤと記す）
法によって、窒化シリコン（ＳｉＮ）膜１５を、例えば
５０ｎｍの厚さに成膜することにより形成する。また当
該第１の層間絶縁膜１４の上層は、例えばプラズマＣＶ
Ｄ法によって、窒化シリコン膜１５の上面に、ホウ素リ
ンシリケートガラス（ＢＰＳＧ）１６を、例えば５００
ｎｍの厚さに成膜することにより形成する。
【００１１】次いでホトリソグラフィーとエッチングと
によって、上記第１の層間絶縁膜１４の所定の位置にコ
ンタクトホール１７を形成する。続いて例えば通常のス
パッタ法によって、上記第１の層間絶縁膜１４と上記コ
ンタクトホール１７の内部とに、１層目の配線形成膜
（１８）を、例えばアルミニウム合金膜で成膜する。そ
の後ホトリソグラフィーとエッチングとによって、１層
目の配線形成膜（１８）の不要な部分を除去して１層目
の配線１９を形成する。
によって、上記第１の層間絶縁膜１４の所定の位置にコ
ンタクトホール１７を形成する。続いて例えば通常のス
パッタ法によって、上記第１の層間絶縁膜１４と上記コ
ンタクトホール１７の内部とに、１層目の配線形成膜
（１８）を、例えばアルミニウム合金膜で成膜する。そ
の後ホトリソグラフィーとエッチングとによって、１層
目の配線形成膜（１８）の不要な部分を除去して１層目
の配線１９を形成する。
【００１２】次いで例えば反応ガスにテトラエトキシシ
ラン（ＴＥＯＳ）を用いた熱分解法によるＣＶＤ法によ
って、上記１層目の配線１９を覆う状態に、第２の層間
絶縁膜２０の下層を形成する。この下層は、例えば酸化
シリコン（ＳｉＯ2 ）膜２１を２００ｎｍの厚さに形成
する。さらにこの上層は、例えば通常のプラズマＣＶＤ
法によって、例えば厚さが２００ｎｍのリンシリケート
ガラス（ＰＳＧ）膜２２で形成する。
ラン（ＴＥＯＳ）を用いた熱分解法によるＣＶＤ法によ
って、上記１層目の配線１９を覆う状態に、第２の層間
絶縁膜２０の下層を形成する。この下層は、例えば酸化
シリコン（ＳｉＯ2 ）膜２１を２００ｎｍの厚さに形成
する。さらにこの上層は、例えば通常のプラズマＣＶＤ
法によって、例えば厚さが２００ｎｍのリンシリケート
ガラス（ＰＳＧ）膜２２で形成する。
【００１３】続いて図１の（２）に示す第２の工程を行
う。この工程では、通常のレジスト塗布技術によって、
上記第２の層間絶縁膜２０の上面に、レジストよりなる
エッチングマスク２３を形成する。そしてホトリソグラ
フィーによって、プログラムを行うメモリトランジスタ
１３のゲート２４上におけるエッチングマスク２３に開
口２５を形成する。その後例えば等方性エッチングによ
って、上記ＰＳＧ膜２２の２点鎖線で示す部分を、いわ
ゆるテーパエッチングして除去する。この等方性エッチ
ングは、例えばフッ化水素酸（ＨＦ＋Ｈ2 Ｏ）中に所定
時間浸漬して行う。
う。この工程では、通常のレジスト塗布技術によって、
上記第２の層間絶縁膜２０の上面に、レジストよりなる
エッチングマスク２３を形成する。そしてホトリソグラ
フィーによって、プログラムを行うメモリトランジスタ
１３のゲート２４上におけるエッチングマスク２３に開
口２５を形成する。その後例えば等方性エッチングによ
って、上記ＰＳＧ膜２２の２点鎖線で示す部分を、いわ
ゆるテーパエッチングして除去する。この等方性エッチ
ングは、例えばフッ化水素酸（ＨＦ＋Ｈ2 Ｏ）中に所定
時間浸漬して行う。
【００１４】その後例えば異方性エッチングによって、
酸化シリコン膜２１の１点鎖線で示す部分を除去する。
この異方性エッチングは、例えば反応ガスにトリフルオ
ロメタン（ＣＨＦ3 ）またはオクタフルオロシクロブタ
ン（Ｃ4 Ｆ8 ）等を用いた反応性イオンエッチング（Ｒ
ＩＥ）によって行う。このとき、第１の層間絶縁膜１４
の上層側の酸化シリコン膜１６の破線で示す部分を除去
してもよい。ただしゲート２４上における絶縁性が確保
できる厚さに、第１の層間絶縁膜１４を残しておく。
酸化シリコン膜２１の１点鎖線で示す部分を除去する。
この異方性エッチングは、例えば反応ガスにトリフルオ
ロメタン（ＣＨＦ3 ）またはオクタフルオロシクロブタ
ン（Ｃ4 Ｆ8 ）等を用いた反応性イオンエッチング（Ｒ
ＩＥ）によって行う。このとき、第１の層間絶縁膜１４
の上層側の酸化シリコン膜１６の破線で示す部分を除去
してもよい。ただしゲート２４上における絶縁性が確保
できる厚さに、第１の層間絶縁膜１４を残しておく。
【００１５】その後図１の（３）に示すように、第３の
工程を行う。この工程では、上記エッチングマスク２３
をイオン注入マスク２６にし、通常のイオン注入法によ
って、上記ゲート２４にプログラム用の不純物を導入す
る。プログラム用の不純物には例えばホウ素（Ｂ+ ）を
用い、このときのイオン注入エネルギーを例えば３００
ｋｅＶに設定する。そして当該メモリトランジスタ１３
にプログラムを行う。上記の如くして、２層配線構造の
マスクＲＯＭ１２のプログラムが終了する。
工程を行う。この工程では、上記エッチングマスク２３
をイオン注入マスク２６にし、通常のイオン注入法によ
って、上記ゲート２４にプログラム用の不純物を導入す
る。プログラム用の不純物には例えばホウ素（Ｂ+ ）を
用い、このときのイオン注入エネルギーを例えば３００
ｋｅＶに設定する。そして当該メモリトランジスタ１３
にプログラムを行う。上記の如くして、２層配線構造の
マスクＲＯＭ１２のプログラムが終了する。
【００１６】上記説明したプログラム方法では、メモリ
トランジスタ１３のゲート２４上の第２の層間絶縁膜２
０を除去してさらにその下の第１の層間絶縁膜１４を薄
膜化したので、プログラム用の不純物を低いエネルギー
（イオン注入エネルギー）で導入することが可能にな
る。このため、プログラム用の不純物の導入量（イオン
注入のドーズ量）のばらつきが低減される。
トランジスタ１３のゲート２４上の第２の層間絶縁膜２
０を除去してさらにその下の第１の層間絶縁膜１４を薄
膜化したので、プログラム用の不純物を低いエネルギー
（イオン注入エネルギー）で導入することが可能にな
る。このため、プログラム用の不純物の導入量（イオン
注入のドーズ量）のばらつきが低減される。
【００１７】上記実施例では、メモリトランジスタ１３
のゲート２４上の第２の層間絶縁膜２０を除去してさら
にその下の第１の層間絶縁膜１４を薄膜化したが、第２
の層間絶縁膜２０を薄膜化する、または除去するだけで
も、イオン注入エネルギーを低減することが可能にな
る。よって、イオン注入のドーズ量のばらつきが低減さ
れる。
のゲート２４上の第２の層間絶縁膜２０を除去してさら
にその下の第１の層間絶縁膜１４を薄膜化したが、第２
の層間絶縁膜２０を薄膜化する、または除去するだけで
も、イオン注入エネルギーを低減することが可能にな
る。よって、イオン注入のドーズ量のばらつきが低減さ
れる。
【００１８】また図２に示す如く、上記実施例の第１の
工程を行った後の第２の工程において、エッチングマス
ク２３に開口２５を形成するとともに、当該エッチング
マスク２３に２層目の配線（図示せず）を形成するため
のコンタクトホール形成用の開口２７を形成する。その
後例えば等方性エッチングによって、ＰＳＧ膜２２の２
点鎖線で示す部分をいわゆるテーパエッチングして除去
する。続いて例えば異方性エッチングによって、酸化シ
リコン膜２１の１点鎖線で示す部分を除去する。このよ
うにして、ゲート２４上の第２の層間絶縁膜２０が除去
される。それとともに２層目の配線（図示せず）を形成
するためのコンタクトホール２８が形成される。このと
き、ＰＳＧ膜２２が等方性エッチングされるので、コン
タクトホール２８の上部側はテーパ形状になる。またコ
ンタクトホール２８の底部にエッチング残りが生じるの
を防ぐために、通常オーバエッチングを行う。このた
め、ゲート２４上の第１の層間絶縁膜１４の上層の一部
分が除去される。その後前記図１の（３）で説明した第
３の工程を行う。
工程を行った後の第２の工程において、エッチングマス
ク２３に開口２５を形成するとともに、当該エッチング
マスク２３に２層目の配線（図示せず）を形成するため
のコンタクトホール形成用の開口２７を形成する。その
後例えば等方性エッチングによって、ＰＳＧ膜２２の２
点鎖線で示す部分をいわゆるテーパエッチングして除去
する。続いて例えば異方性エッチングによって、酸化シ
リコン膜２１の１点鎖線で示す部分を除去する。このよ
うにして、ゲート２４上の第２の層間絶縁膜２０が除去
される。それとともに２層目の配線（図示せず）を形成
するためのコンタクトホール２８が形成される。このと
き、ＰＳＧ膜２２が等方性エッチングされるので、コン
タクトホール２８の上部側はテーパ形状になる。またコ
ンタクトホール２８の底部にエッチング残りが生じるの
を防ぐために、通常オーバエッチングを行う。このた
め、ゲート２４上の第１の層間絶縁膜１４の上層の一部
分が除去される。その後前記図１の（３）で説明した第
３の工程を行う。
【００１９】上記方法では、ゲート２４上の第１，第２
の層間絶縁膜１４，２０を薄くする工程と２層目の配線
を形成するためのコンタクトホール２８を形成する工程
とを同時に行える。すなわち、コンタクトホール２８を
形成する工程のホトリソグラフィーと第１，第２の層間
絶縁膜１４，２０を薄くする工程のホトリソグラフィー
とを兼ねて行える。したがって、ＴＡＴ（Turn Around
Time）は短縮される。
の層間絶縁膜１４，２０を薄くする工程と２層目の配線
を形成するためのコンタクトホール２８を形成する工程
とを同時に行える。すなわち、コンタクトホール２８を
形成する工程のホトリソグラフィーと第１，第２の層間
絶縁膜１４，２０を薄くする工程のホトリソグラフィー
とを兼ねて行える。したがって、ＴＡＴ（Turn Around
Time）は短縮される。
【００２０】
【発明の効果】以上、説明したように本発明によれば、
メモリトランジスタのゲート上の第２の層間絶縁膜を除
去してさらに絶縁性を確保できる厚さを残して第１の層
間絶縁膜を薄膜化するか、あるいはメモリトランジスタ
のゲート上において絶縁性を確保できる厚さを残して第
２の層間絶縁膜を薄膜化するので、低いエネルギーでゲ
ートにプログラム用の不純物を導入できる。このため、
プログラム用の不純物の導入量のばらつきが低減され
て、不純物の導入量がほぼ設計値通りになる。よって、
メモリトランジスタの電気的特性が高められて、メモリ
トランジスタのプログラム特性の向上が図れる。また不
純物を導入するときに用いるイオン注入マスクを形成す
る第２の工程を、２層目の配線を形成するためのコンタ
クトホールを形成する工程と同時に行えるので、それぞ
れの工程で行うホトリソグラフィーを兼ねることが可能
になる。このため、ＴＡＴ（Turn Around Time）を短
縮することができる。
メモリトランジスタのゲート上の第２の層間絶縁膜を除
去してさらに絶縁性を確保できる厚さを残して第１の層
間絶縁膜を薄膜化するか、あるいはメモリトランジスタ
のゲート上において絶縁性を確保できる厚さを残して第
２の層間絶縁膜を薄膜化するので、低いエネルギーでゲ
ートにプログラム用の不純物を導入できる。このため、
プログラム用の不純物の導入量のばらつきが低減され
て、不純物の導入量がほぼ設計値通りになる。よって、
メモリトランジスタの電気的特性が高められて、メモリ
トランジスタのプログラム特性の向上が図れる。また不
純物を導入するときに用いるイオン注入マスクを形成す
る第２の工程を、２層目の配線を形成するためのコンタ
クトホールを形成する工程と同時に行えるので、それぞ
れの工程で行うホトリソグラフィーを兼ねることが可能
になる。このため、ＴＡＴ（Turn Around Time）を短
縮することができる。
【図１】実施例のプログラム工程図である。
【図２】別の実施例のプログラム方法の説明図である。
【図３】従来例のプログラム工程図である。
１１ 半導体基板 １２ マスクＲＯＭ １３ メモリトランジスタ １４ 第１の層間絶縁膜 １９ １層目の配線 ２０ 第２の層間絶縁膜 ２４ ゲート ２６ イオン注入マスク ２８ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 21/768 H01L 27/112
Claims (1)
- 【請求項１】 ２層配線構造のマスクＲＯＭのプログラ
ム方法であって、 基板にマスクＲＯＭのメモリトランジスタを形成した
後、各メモリトランジスタを覆う状態に第１の層間絶縁
膜を成膜し、次いで前記第１の層間絶縁膜上に１層目の
配線を形成した後、前記第１の層間絶縁膜上に前記１層
目の配線を覆う第２の層間絶縁膜を成膜する第１の工程
と、 前記メモリトランジスタのゲート上における、前記第２
の層間絶縁膜を除去してさらに絶縁性を確保できる厚さ
を残して前記第１の層間絶縁膜を薄膜化すると同時に、
２層目の配線を形成するためのコンタクトホールを設け
る、あるいは絶縁性を確保できる厚さを残して前記第２
の層間絶縁膜を薄膜化すると同時に、２層目の配線を形
成するためのコンタクトホールを設ける第２の工程と、 前記ゲートにプログラム用の不純物を導入して、当該メ
モリトランジスタにプログラムを行う第３の工程とより
なることを特徴とする２層配線構造のマスクＲＯＭのプ
ログラム方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08963692A JP3245942B2 (ja) | 1992-03-13 | 1992-03-13 | ２層配線構造のマスクｒｏｍのプログラム方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08963692A JP3245942B2 (ja) | 1992-03-13 | 1992-03-13 | ２層配線構造のマスクｒｏｍのプログラム方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259411A JPH05259411A (ja) | 1993-10-08 |
| JP3245942B2 true JP3245942B2 (ja) | 2002-01-15 |
Family
ID=13976259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08963692A Expired - Fee Related JP3245942B2 (ja) | 1992-03-13 | 1992-03-13 | ２層配線構造のマスクｒｏｍのプログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245942B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4292668B2 (ja) * | 2000-01-31 | 2009-07-08 | 富士ゼロックス株式会社 | 発光サイリスタアレイ |
-
1992
- 1992-03-13 JP JP08963692A patent/JP3245942B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259411A (ja) | 1993-10-08 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |