KR100644954B1 - 발광 다이오드 어레이 - Google Patents

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KR100644954B1
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유키모토도미히사
구니다케에이이치
스기야마사토시
스케가와도시미쓰
노구치마사히로
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히다치 덴센 가부시끼가이샤
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Abstract

본 발명은 발광 다이오드 어레이에 관한 것으로서, 기판 상에 형성된 도전층과, 상기 도전층 상에 형성된 각각 독립된 복수개의 발광부와, 상기 발광부를 블록으로 나누도록 상기 도전층에 형성된 제1 홈과, 각 발광부의 상면의 적어도 일부에 형성된 제1 전극과, 각 블록 내에서 도전층 상에 직접 형성된 1개의 제2 전극과, 상기 제1 전극과 개별적으로 접속되는 스위치용 공통 배선과, 상기 공통 배선의 각각에 접속되는 제1 본딩 패드와, 상기 제2 전극의 각각에 접속되는 제2 본딩 패드를 구비하고, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 길이 방향으로 일렬로 배치되어 있고, 상기 제1 본딩 패드와 상기 제2 본딩 패드와의 수의 비율은 1:n(n≥3)인 것을 특징으로 한다.
발광 다이오드 어레이, 본딩 패드, 발광부, 도전층.

Description

발광 다이오드 어레이{LIGHT-EMITTING DIODE ARRAY}
도 1은 본 발명의 일실시예에 의한 발광 다이오드 어레이의 1셀을 나타낸 상면도이다.
도 2는 도 1의 일부를 나타낸 확대 상면도이다.
도 3은 도 2의 단면을 나타낸 것으로서, (a)는 A-A 단면도이며, (b)는 B-B 단면도이다.
도 4는 발광부 및 그 주변을 나타낸 부분 확대 상면도이다.
도 5는 본 발명의 발광 다이오드 어레이에 있어서의 캐소드 전극의 구조(접속부의 길이)와 성능과의 관계를 나타낸 그래프로서, (a)는 접속부의 길이와 발광 출력과의 관계를 나타내고, (b)는 접속부의 길이와 구동 전압과의 관계를 나타낸다.
도 6은 본 발명의 다른 실시예에 의한 발광 다이오드 어레이를 나타낸 상면도이다.
도 7은 도 6의 단면을 나타낸 것으로서, (a)는 C-C 단면도이며, (b)는 D-D 단면도이다.
도 8은 종래의 발광 다이오드 어레이의 일례를 나타낸 상면도이다.
도 9는 도 8의 단면을 나타낸 것으로서, (a)는 E-E 단면도이며, (b)는 F-F 단면도이며, (c)는 G-G 단면도이다.
본 발명은 발광 출력이 큰 소형의 발광 다이오드 어레이에 관한 것이며, 특히 전자 사진 방식의 프린터 광원 등에 매우 적합한 발광 다이오드 어레이에 관한 것이다.
전자 사진 방식의 프린터는, 화상 신호에 따른 광에 의해 감광 드럼 상에 정전 잠상(靜電潛像)을 형성하고, 토너를 선택적으로 부착시켜 현상한 후, 용지에 전사하여 화상을 얻는다. 잠상을 형성하기 위한 광원으로서는 레이저 방식과 발광 다이오드 어레이 방식의 광원이 널리 사용되고 있다. 특히, 발광 다이오드 어레이 방식의 광원은, 레이저 방식과 같이 광로 길이를 길게 취할 필요가 없으므로, 소형의 프린터에 적합하다. 또, 발광 다이오드 어레이는 옆으로 길게 형성할 수 있으므로, 큰 사이즈의 인쇄에도 적합하다. 근년, 인쇄의 고속·고화질화나 프린터의 새로운 소형화의 요구에 따라서, 고정밀의 고출력 저비용의 발광 다이오드 어레이가 요구되고 있다.
발광 다이오드 어레이 헤드의 저비용화를 실현하기 위해서는, 각각 독립적으로 발광 다이오드를 구동시키는 IC를 구비하는 방식(스태틱 구동 방식)이 아니라, 복수개의 발광 다이오드를 1개의 블록으로 하고, 스위치용의 매트릭스 배선에 의해 시간 분할 구동시켜, 구동 IC나 본딩 개수를 삭감하는 방식(다이나믹 구동 방식 또는 매트릭스 구동 방식이라고 함)이 유리하다.
다이나믹 구동 방식의 발광 다이오드 어레이를 제조하는 경우에 보다 저비용화를 실현하는 유효한 수단의 하나로서, LED 어레이 칩(단지 「LED 칩」이라고도 함)의 사이즈를 축소함으로써, 웨이퍼 당의 LED 칩의 수를 증대시키는 것을 생각할 수 있다. 그러나, LED 헤드는 프린터의 출력 용지의 사이즈분만큼 LED 칩을 배열할 필요가 있으므로, LED 칩의 길이 방향의 사이즈를 축소하는 것은, 배열할 LED 칩의 수를 증가시키게 되어, 저비용화로 이어지지 않는다. 따라서, LED 칩을 소형화하여도 폭 방향의 사이즈를 축소할 수 있을 뿐이다.
LED 칩의 폭을 단축하는 방법으로서는, (i) LED 칩의 면적의 대부분을 차지하는 본딩 패드의 사이즈를 축소하는 방법과, (ii) 공통 배선을 통하여 캐소드 전극에 접속되는 제1 본딩 패드와, 애노드 전극에 접속되는 제2 본딩 패드를 LED 칩의 편측에 일렬로 배치하는 방법을 생각할 수 있다. (i)와 (ii)의 대책을 동시에 행하는 것이 최선이지만, 특히 (i)에 대해서는, 본딩 패드의 소형화 자체에 한계가 있고, 또 소형의 본딩 패드용의 본딩 설비는 고가이므로, 양산 비용이 상승한다는 문제도 생긴다. 한편, (ii)에 대해서는, LED 헤드를 600dpi, 특히 1200dpi로 고정세화하면, 각 본딩 패드에 충분한 면적을 확보하는 것이 어려워진다. 일반적으로 LED 칩의 본딩 패드의 사이즈는, 가로 방향(LED 칩의 길이 방향)의 사이즈로 60~80μm, 세로 방향(LED 칩 폭 방향)의 사이즈로 80~12Oμm 필요하다.
4분할 다이나믹 구동 방식의 발광 다이오드 어레이의 일례를 도 8 및 9에 나타낸다. 이 예에서는, 발광 다이오드 어레이는, 기판(10)과, 기판(10) 상에 형성된 도전층(11)과, 도전층(11) 상에 형성된 각각 독립된 복수개의 발광부(1)와, 발광부(1)의 상면에 형성된 캐소드 전극(2)과, 도전층(11) 상에 형성된 애노드 전극(3)과, 인출 배선(5c)을 통하여 캐소드 전극(2)에 개별적으로 접속되는 4개의 공통 배선(4)과, 공통 배선(4)에 개별적으로 접속되는 본딩 패드(6c)와, 인출 배선(5a)을 통하여 애노드 전극(3)에 접속되는 본딩 패드(6a)를 가진다. 도 8에 나타낸 바와 같이, 본딩 패드(6c, 6a)는, 본딩 패드 6c와 본딩 패드 6a의 수의 비율이 1:1로 되도록 일렬로 배치되어 있다. 발광부(1)는 도전층(11)에 형성된 사변형 형상의 제1 홈(20)에 의해 4개마다 블록으로 나누어져 있다.
LED 칩 내의 본딩 패드(6c, 6a)의 합계는 LED 칩 내의 발광부(1)의 수의 반이다. 예를 들면, 1200dpi의 발광 다이오드 어레이에서는 도트 간격은 21.2μm이므로, 각 본딩 패드의 폭을 42.4μm 미만으로 하지 않으면 안되지만, 이것은 본딩 패드의 필요 최소 치수(60μm) 미만이다.
이러한 문제를 해결한 발광 다이오드 어레이로서, 8개의 공통 배선으로 8도트의 다이오드가 시간 구동되는 것이 개시되어 있다[일본국 특개2001-77431호(특허 문헌 1, 沖 테크니컬 리뷰, 2002년 1월, 189호, Vol.69, No.1(비특허 문헌 1)]. 이와 같이 공통 배선을 8개로 증가시키고, 8×8의 매트릭스 다층 배선을 이용함으로써, 본딩 패드의 수를 반감하여, 가로 방향의 설계 여유를 2배인 84.8μm 미만까지 넓힐 수 있다. 그러나, 공통 배선을 증가시킨분만큼 LED 칩 폭이 넓어져 버린다는 문제가 생긴다.
[특허 문헌 1]
일본국 특개 2001-77431호 공보
[비특허 문헌 1]
沖 테크니컬 리뷰, 2002년 1월, 제69권, 제189호, No.1
따라서, 본 발명의 목적은, 저비용이며 양산성이 뛰어나면서 고발광 출력을 얻을 수 있는 소형의 발광 다이오드 어레이를 제공하는 것이다.
상기 목적을 감안하여 예의 연구한 결과, 본 발명자들은, 매트릭스 구동 방식의 발광 다이오드 어레이에 있어서, 공통 배선을 통하여 캐소드 전극에 접속되는 제1 본딩 패드의 수와 애노드 전극에 접속되는 제2 본딩 패드의 수를 소정의 비율로 함으로써, 제1 본딩 패드 및 공통 배선의 수를 삭감하고, 이로써, 본딩 패드의 필요 면적을 확보하면서 LED 칩 폭을 단축할 수 있는 것을 발견하고, 본 발명에 이르렀다.
즉, 본 발명의 발광 다이오드 어레이는, 기판 상에 형성된 도전층과, 상기 도전층 상에 형성된 각각 독립된 복수개의 발광부와, 상기 발광부를 블록으로 나누도록 상기 도전층에 형성된 제1 홈과, 각 발광부의 상면의 적어도 일부에 형성된 제1 전극과, 각 블록 내에서 도전층 상에 직접 형성된 1개의 제2 전극과, 상기 제1 전극과 별개로 접속되는 스위치용 공통 배선과, 상기 공통 배선의 각각에 접속되는 제1 본딩 패드와, 상기 제2 전극의 각각에 접속되는 제2 본딩 패드를 구비하고, 상기 제1 본딩 패드와 상기 제2 본딩 패드는 길이 방향으로 일렬로 배치되어 있고, 상기 제1 본딩 패드와 상기 제2 본딩 패드의 수의 비율은 1:n(n≥3)인 것을 특징으로 한다.
상기 제1 및 제2 본딩 패드의 각각에 접속되는 제3 및 제4 본딩 패드는 상기 공통 배선을 덮는 절연막 상에 연재되는 것이 바람직하다.
상기 제1 및 제2 본딩 패드는, 상기 도전층 상에 길이 방향으로 일렬의 섬형상으로 형성된 각각 독립된 본딩부 상에 형성되는 것이 바람직하고, 상기 발광부 및 상기 본딩부는 메사 에칭홈에 의해 각각 독립되어 형성되어 있는 것이 바람직하다.
상기 제1 전극은, 상기 발광부의 일단(상기 제2 전극으로부터 먼 쪽) 측으로부터 대략 상기 발광부의 폭으로 연재되는 접속부와, 상기 발광부의 중앙 부분으로 연재되는 가늘고 긴 연장부로 이루어지는, T자 형상인 것이 바람직하고, 상기 제1 전극의 접속부의 길이(어레이의 측방향)는 10∼20μm인 것이 바람직하다.
인접하는 발광부 사이의 상기 도전층에는 제2 홈이 형성되어 있는 것이 바람직하고, 각 블록을 둘러싸는 상기 제1 홈은 사변형 형상이며, 상기 제1 전극 측의 홈부와, 상기 제2 전극 측의 홈부와, 인접하는 블록을 나누는 한 쌍의 홈부로 이루어지고, 상기 제2 홈은 상기 제1 전극 측의 홈부에 빗형상(comb-shaped)으로 연결되어 있는 것이 바람직하고, 제2 홈은 상기 제1 전극의 접속부 단부(상기 제2 전극 측)까지 형성되어 있는 것이 바람직하다.
상기 구성을 가지는 본 발명의 발광 다이오드 어레이는, 저구동 전압으로 높은 발광 출력을 얻을 수 있는 동시에, 본딩 패드 및 공통 배선의 수의 삭감에 따라 LED 칩 폭이 단축되어 있으므로, LED 칩으로서 1매의 웨이퍼로부터 보다 많이 채취할 수 있다.
제1 및 제2 본딩 패드의 각각에 접속되는 제3 및 제4 본딩 패드는 공통 배선을 덮는 절연막 상에 연재됨으로써, 본딩부의 측방향의 폭을 감축할 수 있어, 웨이퍼당의 LED 칩의 수를 더욱 증가시킬 수 있다.
발광부를 메사 에칭홈에 의해 각각 독립되게 형성하면, 그 치수 제어가 용이해진다. 또, 본딩부도 마찬가지로 메사 에칭홈에 의해 각각 독립되게 형성하면, 각각의 본딩부에 형성하는 Au 배선층끼리의 절연이 확실하게 된다. 이러한 구성에 의해, 저비용 및 고수율로 양산성이 우수한 발광 다이오드 어레이로 된다.
또한, (1) 제1 전극이, 발광부의 일단(제2 전극으로부터 먼 쪽) 측으로부터 대략 발광부의 폭으로 연재하는 접속부와 발광부의 중앙 부분에 연재하는 가늘고 긴 연장부로 이루어지는 T자 형상인(즉, 제1 전극과 오믹 접합되는 GaAs 캡층의 길이를 규정함) 것, (2) 인접하는 발광부 사이의 도전층에 제2 홈이 형성되어 있는(즉, 발광에 기여하지 않는 회귀 전류를 제2 홈에 의해 억제함) 것, (3) 각 블록을 둘러싸는 상기 제1 홈은 사변형 형상이며, 상기 제1 전극 측의 홈부와, 상기 제2 전극 측의 홈부와, 인접하는 블록을 나누는 한쌍의 홈부로 이루어지고, 상기 제2 홈은 상기 제1 전극 측의 홈부에 빗형상으로 연결되어 있는 것, 및 (4) 제2 홈은 상기 제1 전극의 접속부의 대략 단부(상기 제2 전극 측)까지 형성되어 있는 것은 모두, 고발광 출력화, 저구동 전압화, 저비용화 및 고수율화에 기여한다.
소정의 폭의 발광부에 있어서, 제1 전극의 접속부의 길이(어레이의 측방향)를 10∼20μm로 짧게 하면(광픽업부를 그 만큼 측방향으로 길게 하면), 발광 다이오드 어레이의 발광 출력은 증대하는 경향이 있다.
[1] 발광 다이오드 어레이의 구조
본 발명의 발광 다이오드 어레이를 도 1~도 7을 참조하여 상세하게 설명한다. 그리고, 설명의 간략화를 위해, 상면도로부터 절연층을 생략하고 있다.
도 1은 본 발명의 바람직한 일실시예에 의한 4분할 매트릭스 어레이의 1셀 전체를 나타낸 상면도이며, 도 2는 도 1에 나타낸 발광 다이오드 어레이의 일부를 나타낸 확대 상면도이다. 도 3 (a) 및 (b)는 각각 도 2의 A-A 및 B-B 단면도이다.
도시한 실시예에서는, 1셀은 16개의 블록을 가지고, 각 블록은 4개의 발광부(1)를 가진다. 따라서, 1셀은 64도트의 발광부(1)로 이루어진다. 이 발광 다이오드 어레이는, 각 발광부(1) 상에 T자형으로 형성된 제1 전극(캐소드 전극)(2)과, 4개의 발광부(1)의 캐소드 전극(2)과, 각각 접속되는 4개의 스위치용 공통 배선(4)과, 각 블록 내에 형성된 1개의 제2 전극(애노드 전극)(3)과, 공통 배선(4)의 각각에 접속되는 4개의 본딩 패드(6c)와, 각 블록 내의 애노드 전극(3)에 접속되는 본딩 패드(6a)(합계 16개)를 가진다.
본딩 패드(6c)와 본딩 패드(6a)는 LED 칩의 길이 방향으로 일렬로 배치되어 있고, 본딩 패드(6c)의 수와 본딩 패드(6a)의 수의 비율은 1:n(이 예에서는, 1:4)이다. 본딩 패드(6a),(6c)의 1셀당의 합계는 20개이며, 발광부(1)의 수의 3분의 1이다. 그러므로, 발광 다이오드 어레이의 길이 방향으로 일렬로 배치하는 본딩 패드(6a),(6c)의 폭에 여유가 생긴다. 따라서, 이 예의 발광 다이오드 어레이를 예를 들면 1200dpi의 LED 어레이 칩(도트 간격은 21.2μm이며, 본딩 패드의 피치는 67.8 μm임)으로 한 경우라도, 본딩 패드는 60~80μm이라고 하는 폭의 조건을 여유를 가지고 만족시킬 수 있다.
도전층(11)에 형성된 사변형 형상의 제1 홈(20)에 포위된 4개의 발광부(1)와, 각 본딩 패드(6a, 6c)가 형성된 각 본딩부(8a, 8c)는 각각 메사 에칭홈(19)에 의해 각각 독립되어 분리되어 있다. 각 발광부(1)는 기판(10) 상에 형성된 에피택셜층으로 이루어진다. 스위치용 공통 배선(4)은 본딩부 8a 및 본딩부 8c와 제1 홈(20) 사이에 형성되어 있다.
각 블록은, 4개의 발광부(1)와, 발광부(1)를 포위하는 사변형 형상의 제1 홈(20)과, 인접하는 발광부(1) 사이에서 제1 홈(20)의 변(20a)(애노드 전극(3)으로부터 가장 먼 쪽)으로부터 연재되는 3개의 제2 홈(21)과, 발광부(1)에 근접하는 위치에서 도전층(11) 상에 형성된 1개의 애노드 전극(3)을 가진다.
제1 및 제2 홈(20, 21)은 도전층(11)을 완전하게 제거하는 메사 에칭홈인 것이 바람직하다. 제1 홈(20)은 각 블록을 인접하는 블록으로부터 전기적으로 절연하고 있고, 제2 홈(21)은 인접하는 발광부(1) 사이를 흐르는 전류를 제어하고 있다.
도 4는 발광부(1) 및 그 주변을 나타낸 상면도이다. 각 배선은 설명을 위해 생략하고 있다. 발광부(1)는 캐소드 전극(2)에 덮이지 않은 상면에 광픽업부(9)를 가진다. 제2 홈(21)에 의해, 회귀 전류 중 발광에 기여하지 않는 분만큼을 억제하여, 광픽업부(9) 바로 아래를 지나는 발광에 기여하는 분만큼(회귀 전류(26b))을 양호한 효율로 흐르게 할 수 있다. 이로써, 발광 출력의 증대 및 저전압 구동이 가 능하게 된다.
4개의 발광부(1)를 블록으로 나누기 위해, 도전층(11)에 사변형 형상의 제1 홈(20)이 형성되어 있다. 또한, 인접하는 발광부(1) 사이에서 제1 홈(20)의 변(애노드 전극(3)으로부터 가장 먼 쪽)으로부터 연재하는 제2 홈(21)이 형성되어 있다. 제2 홈(21)은 대략 광픽업부(9)의 단부(애노드 전극(3)으로부터 가장 먼 쪽)까지 연재되어 있는 것이 바람직하다. 제2 홈(21)을 형성함으로써 발광에 기여하지 않는 회귀 전류를 저지할 수 있어, 발광 강도를 증대시키는 동시에, 구동 전압을 저감할 수 있다.
제1 및 제2 홈(20, 21) 이외의 본 발명의 발광 다이오드 어레이의 각 부의 구성에 대해서는, 다음에 보다 상세하게 설명한다.
(1) 기판 및 도전층
기판(10)은 발광 다이오드에 사용할 수 있는 도전성 또는 반도전성의 기판이면 된다. 도전성 기판은 n형이라도 p형이라도 되고, 예를 들면 n형 GaAs 기판 등을 들 수 있다. 기판(10)과 도전층(11) 사이에 도핑되지 않은 GaAs층 등의 고저항층을 형성함으로써, 기판(10)과 도전층(11)과의 절연성을 향상시킬 수도 있다. 또, 기판(10)과 도전층(11) 사이에, 도전층(11)에 대해서 역의 극성을 가지는 반도체층을 형성해도 된다. n형 GaAs로 이루어지는 기판(10)의 경우, 도전층(11)은 p형 GaAs로 이루어지는 것이 바람직하다.
(2) 발광부
발광부(1)에서는, 도전층(11) 상에 적층되는 화합물 반도체의 종류나 결정층 의 두께는, 원하는 발광 파장 및 발광 출력에 따라 적당히 선택한다. 화합물 반도체로서는, 예를 들면 AlGaAs, AlGaInP 등을 사용할 수 있다. 발광부(1)는 제1 도전형의 클래드층, 활성층 및 제2 도전형의 클래드층으로 이루어지는 더블 헤테로 구조를 가지는 것이 바람직하다. 각 발광부(1)는 도전층(11) 상에 형성된 에피택셜층을 메사 에칭홈(19)에 의해 분할함으로써 형성할 수 있다.
도 3에 나타낸 실시예에서는, 발광 다이오드 어레이의 발광부(1)는, n형 GaAs 기판(10) 상에 p형 GaAs 도전층(11)을 사이에 두고 차례로 형성된 p형 AlGaAs 에칭 스토퍼층(12), p형 AlGaAs 클래드층(13), p형 AlGaAs 활성층(14), n형 AlGaAs 클래드층(15) 및 n형 GaAs 캡층(16)으로 이루어진다. n형 GaAs 캡층(16)은, 광픽업부(9)의 영역에서는 에칭에 의해 제거되어 있다.
상기 발광부(1) 중 발광에 직접 관여하는 영역은, 발광 파장에 대응하는 에너지 밴드 갭을 가지는 p형 AlGaAs 활성층(14)을, 그보다도 에너지 밴드 갭이 큰 p형 AlGaAs 클래드층(13)(제1 도전형의 클래드층) 및 n형 AlGaAs 클래드층(15)(제2 도전형의 클래드층)으로 협지한, 이른바 더블 헤테로 구조를 가진다.
(3) 메사 에칭홈
각각 독립된 복수개의 발광부(1) 및 본딩부(8)를 형성하기 위해, 즉 발광부(1) 및 본딩부(8)를 각각 독립된 섬형상으로 나누기 위해, 도전층(11) 또는 에칭 스토퍼층(12)까지에 이르는 메사 에칭홈(19)이 형성되어 있다. 개개의 본딩부(8) 사이에 메사 에칭홈(19)이 있으므로, 본딩 패드 사이에 단락이 생기지 않는다. 본딩부(8) 사이의 메사 에칭홈(19)의 면적은 비교적 작으므로, 본딩부(8)를 섬형상으 로 나누어도 로딩 효과에 의한 에칭 속도의 저하는 거의 없다.
(4) 절연막
도 3에 나타낸 바와 같이, 발광부(1), 본딩부(8) 및 메사 에칭홈(19)은 전체적으로 제1 절연막(17) 및 제2 절연막(18)으로 덮여 있다. 또, 후술하는 바와 같이 전극 및 배선 상에는, 본딩 패드(6a, 6c)를 제외하고, 제3 절연막(24) 및 제4 절연막(25)이 형성되어 있다. 각 본딩 패드(6c, 6a)에는 본딩용 창(27c, 27a)이 형성되어 있고, 각 본딩 패드(6c, 6a)는 창(27c, 27a)을 통하여, 와이어 본딩에 의해 IC 드라이버(도시하지 않음)와 접속된다.
(5) 전극 및 배선
제1 및 제2 전극은 한쪽이 캐소드 전극이며, 다른 쪽이 애노드 전극이면 되고, 각각의 전극은 캐소드 전극이라도 애노드 전극이라도 된다. 각 전극은 본딩 특성, 하층과의 오믹 접속 특성 및 밀착성이 양호할 것이 요구되므로, 복수개의 금속층으로 구성되는 것이 바람직하다. 예를 들면, 애노드 전극에 AuZn/Ni/Au나 Ti/Pt/Au 등의 적층 전극을 사용하고, 캐소드 전극에 AuGe/Ni/Au 등의 적층 전극을 사용할 수 있다.
공통 배선(4) 및 인출 배선(5)은, 본딩 특성 및 상층·하층과의 밀착성이 양호할 것이 요구되기 때문에, 복수개의 금속층으로 구성되는 것이 바람직하다. 최상층·최하층에는 본딩 특성이 양호한 Ti, Mo, TiW 등의 금속층을 가지는 것이 바람직하다. 예를 들면, Ti/Au/Ti, Mo/Au/Mo, TiW/Au/TiW 등으로 이루어지는 적층 구조로 할 수 있다. 또, 공정의 간략화를 위해 애노드 전극(3)과 공통 배선(4)을 동시 에 형성하는 경우는 Ti/Pt/Au/Ti 등의 적층 구조를 사용해도 된다.
각 전극의 금속층은 저항 가열 증착법, 전자빔 가열 증착법, 스퍼터링법 등에 의해 형성할 수 있고, 산화물층은 공지의 각종 성막 방법에 의해 형성할 수 있다. 캐소드 및 애노드 금속층에는, 오믹성을 부여하기 위해 재차 열처리(합금화)를 행하는 것이 바람직하다.
각 발광부(1)의 n형 GaAs 캡층(16)의 일부가 에칭에 의해 제거되고, 노출된 n형 AlGaAs 클래드층(15)의 상면이 광픽업부(9)가 되고, 남은 n형 GaAs 캡층(16)의 상면에는 그와 같은 형상의 캐소드 전극(2)이 오믹 접합되도록 형성되어 있다.
발광부(1)의 상면에 형성된 캐소드 전극(2)은, 일단(애노드 전극(3)으로부터 먼 쪽) 측으로부터 대략 발광부(1)의 폭으로 연재되는 접속부(2a)와, 광픽업부(9)의 중앙 부분으로 연재되는 가늘고 긴 연장부(2b)로 이루어지는 T자 형상이므로, 발광부(1)의 바로 아래를 지나는 애노드 전극(3)으로부터의 직진 전류(26a) 뿐아니라, 회귀 전류(26b)도 광픽업부(9) 바로 아래로 유인할 수 있다.
광픽업부(9)의 폭 및 캐소드 전극(2)의 길이를 조정함으로써 발광 출력을 향상시킬 수 있다. 도 5 (a) 및 (b)는, 광픽업부의 폭(길이 방향 길이)이 12.5μm 일 때의, 각각 캐소드 전극(2)의 접속부(2a)의 길이 L와 발광 출력 및 구동 전압과의 관계를 나타낸다. 도 5 (a) 및 (b)에 나타낸 바와 같이, 발광부(1) 전체의 측방향 길이를 변경시키지 않고, 접속부(2a)의 길이 L를 10∼20μm 범위로 함으로써(그 만큼 광픽업부(9)를 길게 함으로써), 구동 전압의 증대를 억제하면서, 발광 출력을 대폭 향상시킬 수 있다. 캐소드 전극(2)의 연장부(2b)의 형상에 대해서는, 미세 가공이 가능하다면 복수개의 스트라이프, 그물코 등의 형상으로 해도 된다.
각 발광부(1) 상의 캐소드 전극(2)은 인출 배선(5c)에 의해 공통 배선(4)의 각각에 접속되어 있고, 각 공통 배선(4)은 인출 배선(5k)에 의해 각 본딩부(8c) 상의 각 본딩 패드(6c)에 접속되어 있다. 각 애노드 전극(3)은 인출 배선(5a)을 통하여 각 본딩부(8a) 상의 각 본딩 패드(6a)에 접속되어 있다.
인출 배선(5a, 5c)은, 제1 절연막(17) 및 제2 절연막(18)을 에칭함으로써 형성된 컨택공(7a, 7c)에 의해, 각각 애노드 전극(3), 캐소드 전극(2)에 접속되어 있다. 또, 인출 배선(5k)은, 제2 절연막(18)을 에칭함으로써 형성된 컨택공(7k)에 의해, 공통 배선(4)(제1 절연막(17)과 제2 절연막(18) 사이에 형성되어 있음)에 접속되어 있다.
[2] 발광 다이오드 어레이의 제조 방법
본 발명의 발광 다이오드 어레이의 바람직한 제조 방법을 도 1~도 3을 참조하여 설명한다. 먼저, 유기 금속 기상 성장법(MOVPE법)에 의해 n형 GaAs 기판(10)의 상면에, p형 GaAs 도전층(11)(캐리어 농도: 4×1019㎝-3, 두께:1μm), p형 AlGaAs 에칭 스토퍼층(12)(캐리어 농도: 3×1019㎝-3, 두께:0.1μm), p형 AlGaAs 클래드층(13)(캐리어 농도:1×1018㎝-3, 두께:1μm), p형 AlGaAs 활성층(14)(캐리어 농도:1×1018㎝-3, 두께:1μm), n형 AlGaAs 클래드층(15)(캐리어 농도:2×1018㎝-3, 두께:3μm), 및 n형 GaAs 캡층(16)(캐리어 농도: 1×1018㎝-3, 두께:O.5μm)를 차례로 성장시킨다.
형성한 결정층에 웨트 에칭을 선택적으로 행한다. 먼저, 발광부(1) 중 캐소드 전극(2)과 접촉하는 부분 및 본딩부(8)를 남기고, n형 GaAs 캡층(16)을 제거한다. 이 단계에서, 발광부(1)의 광픽업부(9)가 형성되어 있다. 이어서, 에칭 스토퍼층(12)이 노출되는 깊이까지 상기 메사 에칭홈(19)을 형성하면, 에칭 스토퍼층(12) 상에 에피택셜층으로 이루어지는 각각 독립된 발광부(1) 및 각각 독립된 본딩부(8)가 형성된다.
또한, p형 GaAs 도전층(11)에, 발광부(1)를 블록으로 나누는 제1 홈(20)과, 발광부(1) 사이를 제1 홈(20)의 한 변으로부터 빗형상으로 연장되는 제2 홈(21)을 형성한다. n형 GaAs 기판(10)도 약간 에칭하도록 제1 및 제2 홈(20, 21)의 깊이를 설정하면, 에칭 오차가 있어도 홈(20, 21)의 위치에 도전층(11)이 잔류하지 않는다.
AuGe/Ni/Au로 이루어지는 캐소드 전극(2) 및 AuZn/Ni/Au로 이루어지는 애노드 전극(3)을 증착법 및 리프트오프법에 의해 형성한 후, 발광 다이오드 어레이의 상면 전체를 덮도록 화학 기상 성장법(CVD법)에 의해 제1 절연막(17)을 성장시킨다. 제1 절연막(17) 상에 Ti/Au/Ti로 이루어지는 공통 배선(4)을 증착법 및 리프트오프법에 의해 형성한다.
또한, CVD법에 의해 발광 다이오드 어레이의 상면 전체를 덮도록 제2 절연막(18)을 성장시킨 후, 캐소드 전극(2), 애노드 전극(3) 및 공통 배선(4)에 각각 컨택공(7c, 7a, 7k)을 에칭에 의해 형성한다. 컨택공 7c와 컨택공 7k 사이, 컨택공 7a와 본딩부 8a 사이, 컨택공 7k와 본딩부 8c 사이, 및 본딩부(8c, 8a) 상에 Ti/Au/Ti를 스퍼터링하고, 이온 밀링함으로써, Ti/Au/Ti로 이루어지는 인출 배선(5c, 5a, 5k) 및 본딩 패드(6c, 6a)를 형성한다.
광픽업부(9) 및 스트라이프 영역(23) 상의 제1 절연막(17) 및 제2 절연막(18)을, CHF3/O2 등의 공지의 혼합 가스를 이용한 드라이 에칭에 의해 제거한다. 또한, 수분 등의 침입을 막을 목적으로, 발광 다이오드 어레이의 상면 전체를 덮도록 제3 절연막(24) 및 제4 절연막(25)을 증착한다. 제4 절연막(25)은 파이널 패시베이션이기 때문에, 질소 화합물 등의 치밀한 막이 바람직하다. 제3 절연막(24)과 제4 절연막(25)의 굴절률이 상이한 경우, 발광 파장에 의해 반사막으로 되지 않도록 막두께를 설정할 필요가 있다. 구체적으로는, 일본국 특개 2003-031840호에 기재되어 있는 바와 같이, 제3 절연막(24)과 제4 절연막(25)의 합계 막두께를 1μm 보다 얇게 설정하는 것이 바람직하다.
마지막에, 본딩 패드(6) 상의 제3 절연막(24) 및 제4 절연막(25)을 에칭하여, 본딩용 창(27)을 개방한다.
본 발명의 다른 실시예에 의한 발광 다이오드 어레이를 도 6 및 7에 나타낸다. 이 실시예의 발광 다이오드 어레이는, 본딩 패드(6c, 6a)에 본딩용 창(27c, 27a)이 형성되고, 본딩용 창(27c, 27a)에 접속하는 제3 및 제4 본딩 패드(28c, 28a)가 공통 배선(4)을 덮는 제4 절연막(25) 상에 연재되어 있는 것 외에는, 도 1 내지 도 4의 실시예와 마찬가지이다. 제3 및 제4 본딩 패드(28c, 28a)는 본딩용 창(27c, 27a)으로부터 제4 절연막(25) 상에 되접어 꺾인 형상을 가지므로, 되접힌 본딩 패드라고 할 수도 있다.
제3 및 제4 본딩 패드(28c, 28a)는, 각각 본딩 패드(6c, 6a) 대신에 IC 드라이버와의 접속부의 역할을 한다. 이로써, 본딩부(8c, 8a)의 길이(발광 다이오드 어레이의 LED 칩 폭 방향)를 단축할 수 있다. 그 결과, 발광 다이오드 어레이의 LED 칩 폭을 단축할 수 있어, 종래와 비교하여 웨이퍼당에 약 1.5배의 LED 칩을 제조할 수 있다. 그리고, 본딩 패드(28c, 28a)의 재질은 본딩 패드(6c, 6a)와 마찬가지로 Ti/Au/Ti로 된다.
전술한 실시예는 모두 4개의 발광부를 1블록으로 하여 공통 전극을 4개로 한 4×4 구조이지만, 본 발명의 발광 다이오드 어레이는 이 구조에 한정되지 않고, 2개의 발광부를 1블록으로 하여 2개의 공통 전극을 가지는 2×2 구조 및 3×3의 구조라도 가능하며, 일반적으로 n×n(n는 자연수) 구조이면 된다. 또, 본 예의 발광 다이오드 어레이는 예를 들면 1200dpi의 해상도를 가지지만, 이에 한정되지 않는다.
또, 전술한 실시예에 있어서는, 공통 배선(4)은 1셀 내에서 멈추는 길이를 가지지만, LED 칩 내의 셀들 사이를 서로 연결하도록 길게 할 수도 있다. 예를 들면, 해상도가 1200dpi의 LED 칩의 경우, 통상 1칩당 256도트 또는 384도트이므로, LED 칩 내의 셀의 수는 4~6이지만, 복수개의 셀을 연결하도록 공통 배선(4)을 길게 설계해도 된다.
전술한 바와 같이, 본 발명의 발광 다이오드 어레이는, 저구동 전압으로 높은 발광 출력을 얻을 수 있는 동시에, 본딩 패드 및 공통 배선의 수의 삭감에 따라 LED 칩 폭이 단축되어 있으므로, LED 칩으로서 1매의 웨이퍼로부터 보다 많이 채취할 수 있다. 또한, 제1 및 제2 본딩 패드의 각각에 접속되는 제3 및 제4 본딩 패드가 공통 배선을 덮는 절연막 상에 연재함으로써, 본딩부의 측방향의 폭을 감축할 수 있어, 웨이퍼당의 LED 칩의 수를 더욱 증가시킬 수 있다.

Claims (9)

  1. 발광 다이오드 어레이에 있어서,
    기판 상에 형성된 도전층과,
    상기 도전층 상에 형성된 각각 독립된 복수개의 발광부와,
    상기 발광부를 블록으로 나누도록 상기 도전층에 형성된 제1 홈과,
    각 발광부의 상면의 적어도 일부에 형성된 제1 전극과,
    각 블록 내에서 도전층 상에 직접 형성된 1개의 제2 전극과,
    상기 제1 전극과 별개로 접속되는 스위치용 공통 배선과,
    상기 공통 배선의 각각에 접속되는 제1 본딩 패드와,
    상기 제2 전극의 각각에 접속되는 제2 본딩 패드
    를 구비하고,
    상기 제1 본딩 패드와 상기 제2 본딩 패드는 길이 방향으로 일렬로 배치되어 있고, 상기 제1 본딩 패드와 상기 제2 본딩 패드의 수의 비율은 1:n(n≥3)인 것을 특징으로 하는 발광 다이오드 어레이.
  2. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드의 각각에 접속되는 제3 및 제4 본딩 패드가 상기 공통 배선을 덮는 절연막 상에 연재되는 것을 특징으로 하는 발광 다이오드 어레이.
  3. 제1항에 있어서,
    상기 제1 및 제2 본딩 패드는, 상기 도전층 상에 길이 방향으로 일렬의 섬형상으로 형성된 각각 독립된 본딩부 상에 형성되는 것을 특징으로 하는 발광 다이오드 어레이.
  4. 제3항에 있어서,
    상기 발광부 및 상기 본딩부는 메사 에칭홈에 의해 각각 독립되어 형성되어 있는 것을 특징으로 하는 발광 다이오드 어레이.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 전극은, 상기 발광부의 일단(상기 제2 전극으로부터 먼 쪽) 측으로부터 상기 발광부의 폭으로 연재되는 접속부와 상기 발광부의 중앙 부분으로 연재되는 가늘고 긴 연장부로 이루어지는 T자 형상인 것을 특징으로 하는 발광 다이오드 어레이.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 전극의 접속부의 길이(어레이의 측방향)는 10∼20μm인 것을 특징 으로 하는 발광 다이오드 어레이.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    인접하는 발광부 사이의 상기 도전층에는 제2 홈이 형성되어 있는 것을 특징으로 하는 발광 다이오드 어레이.
  8. 제7항에 있어서,
    상기 각 블록을 둘러싸는 상기 제1 홈은 사변형 형상이며, 상기 제1 전극 측의 홈부와, 상기 제2 전극 측의 홈부와, 인접하는 블록을 나누는 한 쌍의 홈부로 이루어지고, 상기 제2 홈은 상기 제1 전극 측의 홈부에 빗형상(comb-shaped)으로 연결되어 있는 것을 특징으로 하는 발광 다이오드 어레이.
  9. 제7항에 있어서,
    상기 제2 홈은 상기 제1 전극의 접속부의 단부(상기 제2 전극 측)까지 형성되어 있는 것을 특징으로 하는 발광 다이오드 어레이.
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