JP2006005046A - 自己走査型発光素子アレイチップおよびその製造方法 - Google Patents

Abstract

【課題】基板の表面側にアノード電極またはカソード電極を設けた発光素子サイリスタが複数配列された自己走査型発光素子アレイチップであって、チップ面積が大きくならない構造を提供する。
【解決手段】ｐ形ＧａＡｓ基板１０の上に、ｐ形ＧａＡｓ層１２，ｎ形ＧａＡｓ層１４，ｐ形ＧａＡｓ層１６，ｎ形ＧａＡｓ層１８が順次積層され、ｎ形ＧａＡｓ層１８上にカソード電極２２が、ｐ形ＧａＡｓ層１６上にゲート電極２３が形成されている。ＧａＡｓ層１２に溝５０が設けられ、溝の側壁にアノード電極２０が形成されている。
【選択図】図６

Description

本発明は、自己走査型発光素子アレイチップおよび製造方法に関し、特に電極の構成およびその形成方法に関する。

ｐｎｐｎ構造の３端子発光サイリスタを利用した自己走査型発光素子アレイは、発光点の自己走査を実現できるので、発光素子ピッチを細かくでき、コンパクトな構成となるため、光プリンタ用光源として実装が簡便となる。

このような自己走査型発光素子アレイについて、発光サイリスタの発光効率を上げるために、ｐｎｐｎ構造の最下層の半導体層上に電極を設けることが特許文献１に開示されている。

図１において、特許文献１に開示の自己走査型発光素子アレイの構造を説明するが、（Ａ）は従来の構造を、（Ｂ）は発光効率を改善した構造を示している。

図１（Ａ）の従来構造では、ｐ形半導体基板１０上に、ｐ形半導体層１２，ｎ形半導体層１４，ｐ形半導体層１６，ｎ形半導体層１８が順次積層され、アノード電極２０は基板１０の裏面に形成され、カソード電極２２は最上層のｎ形半導体層１８上に形成され、ゲート電極２３は、下層のｐ形半導体層１６上に形成されている。

このような構造では、点線矢印で示すように、アノード電極２０からの電流がカソード電極２２に向かって流れるので発光中心はカソード電極下にあり、電極下で発光した光の一部が電極２２に遮られてしまい、外部への発光効率が低下する。

このような問題を解決した特許文献１に開示の自己走査型発光素子アレイでは、図１（Ｂ）に示すように、アノード電極２０をｐｎｐｎ構造の最下層の半導体層１２の表面に設けている。このような構造では、アノード電極２０からのカソード電極２２への電流は、点線矢印で示すように流れる結果、発光中心がカソード電極直下からアノード電極側にずれる。

図２は、自己走査型発光素子アレイチップのカソード電極部分の平面図であり、発光中心のずれに伴い、発光部２４もずれている状態を示している。このため、カソード電極２２に遮られる光の量が少なくなるので、発光効率が改善される。
特開平９−２８３７９４号公報

図１（Ｂ）に示した構造では、アノード電極を半導体層の表面に設けるので、チップ面積を大きくしなければならず、チップコストが上がるという問題があった。

また、このチップを使用した光プリントヘッドにおいて、複数のチップを千鳥配置して光源を構成する場合、発光部間の副走査方向の距離が大きくなってしまうという問題がある。

この問題を、図３，図４に基づいて説明する。図３は、自己走査型発光素子アレイチップの一例の平面図を、図４は、その等価回路図である。

図４に示すように、この自己走査型発光素子アレイチップは、スイッチ素子Ｔ₁ ，Ｔ₂ ，Ｔ₃ …、書込み用発光素子Ｌ₁，Ｌ₂ ，Ｌ₃ …からなる。スイッチ素子のゲート電極間は、ダイオードＤ₁ ，Ｄ₂，Ｄ₃ …によりそれぞれ接続されている。Ｖ_GAは電源であり、負荷抵抗Ｒ_L を経て各スイッチ素子のゲート電極Ｇ₁，Ｇ₂ ，Ｇ₃ …に接続されている。また、スイッチ素子のゲート電極Ｇ₁ ，Ｇ₂，Ｇ₃ …は、発光素子Ｌ₁ ，Ｌ₂ ，Ｌ₃ …のゲート電極にも接続される。スイッチ素子のカソード電極には、交互に転送用クロックパルスφ１，φ２が加えられ、発光素子のカソード電極には、書込み信号φ_Iが加えられ、アノード電極はグランド端子Ｇndに接続されている。

図３において、φ_I ，φ１，φ２，Ｖ_GA，Ｇndを付している部分は、それぞれ対応するボンディングパッドである。これら各ボンディングパッドは、それぞれアルミ配線３０，３２，３４，３６，３８を経て、図３に示すように各素子に接続されている。グランド配線（またはアノード配線）３８がチップの長手方向エッジに沿って延びていることがわかる。

図５は、チップを千鳥配列して、チップ間で発光部２４の配列ピッチを合わせた状態を示す図である。図では、２個のチップ４０，４２のみを示している。

図中、ａは走査方向の発光部２４の配列ピッチを、ｂは副走査方向の発光部間の距離を示している。アノード配線３８の幅を２０μｍとすると、距離ｂは、少なくとも４０μｍ大きくなってしまう。

以上は、ｐ形半導体基板上または半絶縁性基板上にｐ形，ｎ形，ｐ形，ｎ形の順で半導体層を積層した構造の発光サイリスタについて説明したが、ｎ形半導体基板上または半絶縁性基板上にｎ形，ｐ形，ｎ形，ｐ形の順で半導体層を積層した構造の発光サイリスタについても同様である。この場合には、最上層のｐ形半導体上に設けられる電極はアノード電極であり、最下層のｎ形半導体上に設けられる電極はカソード電極である。

したがって、本発明の目的は、特許文献１で示した構造で得られる発光効率を維持したままで基板の表面側にアノード電極またはカソード電極を設けた発光サイリスタが複数配列された自己走査型発光素子アレイチップを千鳥配列した場合に、副走査方向の発光部間の距離を、基板の裏面にアノード電極またはカソード電極を設けた発光サイリスタが複数配列された自己走査型発光素子アレイチップを千鳥配列した場合の副走査方向の発光部間の距離と同程度の距離にすることができる自己走査型発光素子アレイチップを提供することにある。

本発明の他の目的は、このような自己走査型発光素子アレイチップの製造方法を提供することにある。

本発明は、基板上に、複数個の３端子発光サイリスタが直線状に配列されている自己走査型発光素子アレイチップにおいて、３端子発光サイリスタは、基板上に設けられた第１導電形の第１の半導体層と、第１の半導体層上にメサ構造により設けられた、第２導電形の第２の半導体層，第１導電形の第３の半導体層，第２導電形の第４の半導体層と、第１の半導体層に設けられた溝の側壁に形成された第１の電極と、第３の半導体層上に設けられた第２の電極と、第４の半導体層上に設けられた第３の電極とを備える３端子発光サイリスタであることを特徴とする。

基板は、半導体基板または半絶縁性基板とすることができる。

溝の側壁への電極の形成は、（１）溝を、レジストのフォトリソグラフィと、ウェットエッチングとで形成し、形成された溝の側壁に、電極を蒸着する、または（２）溝を、レジストのフォトリソグラフィと、ドライエッチングとで形成し、形成された溝の側壁に、電極を蒸着する、または（３）溝を、ダイサーによるハーフカットにより形成し、形成された溝の側壁に、電極を蒸着することにより行うことができる。

本発明によれば、アノード電極またはカソード電極を基板の表面側に設けて発光効率を高めたタイプの自己走査型発光素子アレイチップを千鳥状に配列した場合に、隣接する２個のチップの発光部間の副走査方向距離を、基板の裏面にアノード電極またはカソード電極を設けた従来タイプの自己走査型発光素子アレイチップを千鳥状に配列した場合と同程度とすることができるので、チップ面積が増大しない。

図６は、本発明の自己走査型発光素子アレイチップの一実施例の断面を示す。図１（Ｂ）と同一の構成要素については、同一の参照番号を付して示す。なお、本実施例では、基板および半導体層にはＧａＡｓを用いるものとする。

本発明によれば、ｐｎｐｎ構造の最下層のＧａＡｓ層１２に溝５０を設け、溝の側壁にアノード電極２０を形成する。このような構造では、パターン上面から見たチップ幅の増加分は、チップ裏面に電極を形成した場合と比較して、せいぜい０．５μｍ程度増大するが、殆ど大きさは変わらない。例えば、幅２０μｍのアノード電極を形成した場合、本発明によれば、チップを千鳥配列した場合の距離ｂの拡大幅は１μｍ程度に抑制できる。

次に、このような自己走査型発光素子アレイチップの製造方法を説明する。

ｐ形ＧａＡｓ基板１０の（１００）面上に、ｐ形ＧａＡｓ層１２，ｎ形ＧａＡｓ層１４，ｐ形ＧａＡｓ層１６，ｎ形ＧａＡｓ層１８を順次積層する。次に、ｎ形ＧａＡｓ層１８上にカソード電極２２を形成し、ゲート出しエッチングを行った後、ｐ形ＧａＡｓ層１６上にゲート電極２３を形成する。

ここまでの工程で、アノード電極用のボンディングパッド（図３のＧndに相当）を配置する部分を、電気的に素子分離状態にしておく。

次に、溝を形成し、その側壁にアノード電極を形成するが、種々の方法で行うことができる。以下に、３つの方法について、それぞれ説明する。

（１）ウェットエッチングおよび蒸着による方法
図７は、工程を示す断面図である。まず、図７（Ａ）に示すように、ｐ形ＧａＡｓ層１２上にフォトレジストスト５２を形成する。溝を形成するために、深さ方向のエッチング速度とサイドエッチング速度を考慮して、発光部から所望の距離に側壁段差の位置がくるように、フォトリソグラフィ（露光，現像）を行って開口部５４を形成する。

次に、図７（Ｂ）に示すように、パターニングされたフォトレジストスト５２を用いて、ウェットエッチングにより溝５０を形成する。用いるエッチング液の組成は、硫酸：過酸化水素水：水＝１：８：１とし、液温２３度で、エッチング速度は１４．６μｍ／ｍｉｎとする。ウェットエッチングは等方エッチングのため、エッチング速度から、所望のエッチング深さに対するサイドエッチング量を計算できる。本実施例では、溝の側壁高さを３０μｍとし、側壁段差の位置が分離エッチング段差の位置となるようにフォトプロセスを実施した。ウェットエッチング完了後、ヒサシ状に残留したレジスト部分５６を再露光と現像で除去し、フォトレジストの開口部幅を２５μｍとした。この際、アノード電極のボンディングパッド形成部分にもパターニングできるように、露光，現像を施しておく。

次に、図７（Ｃ）に示すように、アノード電極材料（ｐ形ＧａＡｓ用オーミック電極材料）であるＣｒ／Ａｕを溝５０の側壁に対して４５度斜め方向から蒸着して、溝５０の側壁、およびチップ表面のボンディングパッドＧnd、およびそれらを接続するようにアノード配線を形成した。図では、Ｃｒ／Ａｕ膜を５８で示す。本実施例では、Ｃｒ膜厚２０ｎｍ，Ａｕ膜厚１００ｎｍとした。その後、レジスト上のＣｒ／Ａｕ膜５８をリフトオフ除去することで、図７（Ｄ）に示すように、アノード用ボンディングパッドにアノード配線を介して接続した状態でアノード電極の形成が完了する。

その後、再び、従来工程通り、アニール→ＳｉＯ₂ 絶縁膜形成→コンタクトホール形成→Ａｌ配線の形成を行い、自己走査型発光素子アレイを形成した。

図８は、Ｃｒ／Ａｕ膜５８で形成されたチップ表面のボンディングパッドＧnd形成領域，および溝５０の側壁に形成されたアノード配線の状態を示す図である。（Ａ）はボンディングパッド領域の平面図、（Ｂ）はボンディングパッド領域とアノード配線との接続関係がわかるように、溝５０の側壁側を見た斜視図である。

Ｃｒ／Ａｕ膜５８を斜め蒸着することによって、チップ上面のボンディングパッドＧnd形成領域５９とアノード配線６１とが同時に形成されていることが理解できるであろう。

上記の例では、ＧａＡｓ基板の（１００）面上に素子を形成した場合についての説明だが、これ以外の結晶面でも面方向とサイドエッチング方向のエッチング速度が明らかにできれば、本発明を適用できる。

また、アノード電極材料としてＣｒ／Ａｕを用いたが、これらの膜厚比に制約はなく、どのような膜厚比としてもよい。但し、Ｃｒ膜厚は少なくとも５ｎｍ以上必要である。

さらに、アノード電極材料として、ＡｕＺｎを母材とした材料、Ｔｉ／Ｐｔ／Ａｕを組み合わせた材料、ＡｕＭｎやＡｕＢｅを母材とした材料、Ｚｎ／Ｐｄ／Ａｕを組み合わせた材料でもよい。蒸着角度は４５度でなくてもよく、斜め蒸着することが可能な角度であればよい。

（２）ドライエッチングおよび蒸着による方法
上記の例（１）では、ウェットエッチングにより溝を形成したが、ドライエッチングにより溝を形成してもよい。

図９に、ドライエッチングを用いた場合の溝の形成を示す。図７と同一の構成要素には、同一の参照番号を付して示す。

まず、図９（Ａ）に示すように、ｐ形ＧａＡｓ層１２上にフォトレジストスト５２を形成する。溝を形成するために、発光部から所望の距離に側壁段差の位置がくるように、露光，現像を行って開口部６０を形成する。

次に、図９（Ｂ）に示すように、パターニングされたフォトレジストスト５２を用いて、ドライエッチングにより溝５０を形成する。

その後、図９（Ｃ）に示すように、アノード電極材料であるＣｒ／Ａｕを溝５０の側壁に対して４５度斜め方向から蒸着して、溝５０の側壁、およびチップ表面のボンディングパッドＧnd、およびそれらを接続するようにアノード配線を形成した。図では、Ｃｒ／Ａｕ膜を５８で示す。その後、レジスト上のＣｒ／Ａｕ膜５８をリフトオフ除去することで、図９（Ｄ）に示すように、アノード用ボンディングパッドにアノード配線を介して接続した状態でアノード電極２０の形成が完了する。

その後、再び、従来工程通り、アニール→ＳｉＯ₂ 絶縁膜形成→コンタクトホール形成→Ａｌ配線の形成を行い、自己走査型発光素子アレイを形成した。

ドライエッチングは、サイドエッチングが抑制された異方性エッチングとなるので、エッチング時にサイドエッチング量を考慮する必要が無いという利点がある。

（３）ダイサーによるハーフカットおよび蒸着による方法
ダイサー（ダイシングソー）によるハーフカットにより、溝を形成してもよい。図１０は、その形成方法を示す。図７と同一の構成要素には、同一の参照番号を付して示す。

まず、図１０（Ａ）に示すように、ｐ形ＧａＡｓ層１２上にフォトレジスト５２を塗布する。

次に、図１０（Ｂ）に示すように、ダイサーブレード（図示せず）によりハーフカットを行い、溝５０を形成する。

次に、図１０（Ｃ）に示すように、アノード電極材料であるＣｒ／Ａｕを溝５０の側壁に対して４５度斜め方向から蒸着して、溝５０の側壁、およびチップ表面のボンディングパッドＧnd、およびそれらを接続するようにアノード配線を形成した。図では、Ｃｒ／Ａｕ膜を５８で示す。その後、レジスト上のＣｒ／Ａｕ膜５８をリフトオフ除去することで、図１０（Ｄ）に示すように、アノード用ボンディングパッドにアノード配線を介して接続した状態でアノード電極２０の形成が完了する。

その後、再び、従来工程通り、アニール→ＳｉＯ₂ 絶縁膜形成→コンタクトホール形成→Ａｌ配線の形成を行い、自己走査型発光素子アレイを形成した。

この例の場合、チップ表面のアノード電極部分にも蒸着がされるように、ハーフカットした直後にフォトリソグラフィを追加して実施する必要があるが、工程の内容は、例（１）と同様である。

従来の発光サイリスタの構造を示す図である。 自己走査型発光素子アレイチップのカソード電極部分の平面図である。 自己走査型発光素子アレイチップの一例の平面図である。 図３の自己走査型発光素子アレイの等価回路図である。 自己走査型発光素子アレイチップを千鳥配列した状態を示す図である。 本発明の自己走査型発光素子アレイチップの一実施例の断面図である。 アノード電極の形成の第１の例を示す図である。 ボンディングパッドＧnd形成領域およびアノード配線を示す図である。 アノード電極の形成の第２の例を示す図である。 アノード電極の形成の第３の例を示す図である。

符号の説明

１０ ｐ形半導体基板
１２，１６ ｐ形半導体層
１４，１８ ｎ形半導体層
２０ アノード電極
２２ カソード電極
２３ ゲート電極
２４ 発光部
３０，３２，３４，３６，３８ アルミ配線
４０，４２ 自己走査型発光素子アレイチップ
５０ 溝
５２ フォトレジスト
５８ Ｃｒ／Ａｕ膜
５９ ボンディングパッドＧnd形成領域
６１ アノード配線

Claims (8)

1. 基板上に、複数個の３端子発光サイリスタが直線状に配列されている自己走査型発光素子アレイチップにおいて、
   前記３端子発光サイリスタは、前記基板上に設けられた第１導電形の第１の半導体層と、第１の半導体層上にメサ構造により設けられた、第２導電形の第２の半導体層，第１導電形の第３の半導体層，第２導電形の第４の半導体層と、第１の半導体層に設けられた溝の側壁に形成された第１の電極と、第３の半導体層上に設けられた第２の電極と、第４の半導体層上に設けられた第３の電極とを備える３端子発光サイリスタであることを特徴とする自己走査型発光素子アレイチップ。
2. 第１導電形はｐ形であり、第２導電形はｎ形である、請求項１に記載の自己走査型発光素子アレイチップ。
3. 第１導電形はｎ形であり、第２導電形はｐ形である、請求項１に記載の自己走査型発光素子アレイチップ。
4. 前記基板は半導体基板である、請求項１，２または３に記載の自己走査型発光素子アレイチップ。
5. 前記基板は半絶縁性基板である、請求項１，２または３に記載の自己走査型発光素子アレイチップ。
6. 請求項１〜５のいずれかに記載の自己走査型発光素子アレイチップの製造方法において、
   前記溝を、レジストのフォトリソグラフィと、ウェットエッチングとで形成する工程と、
   形成された前記溝の側壁に、前記第１の電極を蒸着する工程と、
   を含むことを特徴とする製造方法。
7. 請求項１〜５のいずれかに記載の自己走査型発光素子アレイチップの製造方法において、
   前記溝を、レジストのフォトリソグラフィと、ドライエッチングとで形成する工程と、
   形成された前記溝の側壁に、前記第１の電極を蒸着する工程と、
   を含むことを特徴とする製造方法。
8. 請求項１〜５のいずれかに記載の自己走査型発光素子アレイチップの製造方法において、
   前記溝を、ダイサーによるハーフカットにより形成する工程と、
   形成された前記溝の側壁に、前記第１の電極を蒸着する工程と、
   を含むことを特徴とする製造方法。

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