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Integrierte Schaltung
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Die Erfindung betrifft eine integrierte Schaltung mit wenigstens zwei
MOS-Transistoren auf einem gemeinsamen Substrat, wobei jeder Transistor eine Source,
eine Drain und ein Gate aufweist und wobei wenigstens einer der Source- und Drain-Bereiche
für die zwei Transistoren gemeinsam ist.
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Mit der Entstehung von integrierten MOS-Großschaltkreisen sind die
meisten Schaltungen Standard-Produkte mit entsprechender Beschaltung. Während die
Anordnung und die Auslegung oder Architektur für die spezielle Schaltung optimalisirt
werden können, ist ein erhebliches Maß an Ingenieurzeit erforderlich und kann nur
durch eine Fertigung in großen Stückzahlen gerechtfertigt werden. Wenn nur geringere
Stückzahlen voraussichtlich benötigt werden, ist die für die Auslegung oder Architektur
erforderliche Zeit oft ein Hindernis für die entsprechende Ausbildung solcher Schaltungen,
so daß gegenwärtig nur ein verhältnismäßig kleiner Markt für Kunden-MOS-Schaltungen
vorhanden ist.
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Der Erfindung liegt die A u f g a b e zugrunde, eine integrierte Schaltung
der eingangs näher genannten Art zu schaffen, welche auch für verhältnismäßig kleine
Stückzahlen besonders preiswert hergestellt werden kann.
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Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren
niedergelegten Merkmale.
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Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß eine
komplementäre MOS-Zellenanordnung geschaffen werden kann, die auch als Mutterschablonen-Scheiben-Halbleiter-Chip
verwendet werden kann.
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Die erfindungsgemäße Anordnung kann auch bei einem Mutterschablonen-Scheiben-Halbleiter-Chip
vorteilhaft verwendet werden, bei welchem die P-Kanal- und die N-Kanal-Einrich tungen
mit denselben Geschwindigkeiten arbeiten.
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Gemäß der Erfindung wird eine Zellenanordnung geschaffen, bei welcher
in der X- und in der Y-Richtung eine spiegelbildliche Auslegung verwendet werden
kann.
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Alle Durchgangslöcher zur Kontaktierung der individuellen Elemente
mit der diskreten Verdrahtung oder Verbindung sind auf einem X/Y-Gitter für eine
geradlinige Verbindung ausgelegt.
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Der Vorteil einer symmetrischen Auslegung ermöglicht, daß Funktionsblöcke
an eine beliebige Stelle in der Schaltungsanordnung verschoben werden können.
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Die gesamte Verdrahtung oder Verbindung ist in vorteilhafter Weise
in Form einer Unterführung ausgebildet, die in einer geeigneten Beziehung zu den
Transistorelementen steht, und zwar unter Berücksichtigung der jeweiligen Konstruktion,
um Unterschiede in der Leitfähigkeit auszugleichen.
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Es können in der Geschwindigkeit angepaßte N- und P-Kanal-MOS-Einrichtungspaare
verwendet werden.
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Weiterhin ist eine gleichmäßige Verteilung der Energie zwischen den
einzelnen Funktionsblöcken möglich.
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Es können getrennte P-Bereiche verwendet werden, um die großen N-Puffer-Einricjitungen
zu isolieren, so daß sie getrennt von der internen Logik mit Energie versorgt werden
können.
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Eine besonders bevorzugte Ausführungsform der erfindungsgemäßen Anordnung
zeichnet sich durch folgende Merkmale aus: 1. Eine Einheitszelle oder Elementarzelle,
welche drei Transistoren mit einem einzigen Leitfähigkeittyp aufweist.
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2. Jede Gruppe von drei Transistoren weist vier Source-und/oder Drain-Bereiche
auf.
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3. Jeder Source- und/oder Drain-Bereich hat zwei. Durchgänge zur Herstellung
entsprechender Kontakte; eines von jedem Paar von Durchgängen liegt auf jeder Seite
der negativen oder positiven Spannungsversorgungsschienen.
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4. In der CMOS-Version der Schaltung sind die N-Kanal-Einrichtungen
derart ausgebildet, daß sie eine effektive Breite haben, die annähernd einem Drittel
derjenigen der P-Kanal-Einrichtungen entspricht, um die Beweglichkeitsunterschiede
in den verschiedenen Kanälen zu kompensieren.
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5. Dieses effektive Breitenverhältnis zwischen den N-Kanal-Einrichtungen
einerseits und den P-Kanal-Einrichtungen andererseits wird dadurch erreicht, daß
ein Teil des Source- oder Drain-Bereiches der N-Kanal-Einri.chtung von dem Gate-Bereich
getrennt wird, damit der Source-und/oder Drain-Bereich noch lang genug ist, um das
Merkmal eines Kontaktes zu bilden, der auf jeder Seite einer Versorgungsschiene
vorhanden ist.
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6. Die Versorgungsschi.enen stellen einen Kontakt mit dem Substrat
her oder im Falle von CMOS-Einrichtungen mit dem Bereich vom Leitfahigkeittyp P
bei jeder Einheitszelle oder Elementarzelle.
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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung
beschrieben; in dieser zeigen: Fig. 1 einen Grundriß einer Elementarzelle einer
CMOS-Anordnung nach dem Stand der Technik mit einer diskreten Verdrahtung, Fig.
2 einen Querschnitt entlang der Linie 2-2 in der Fig. 1, welcher die Einzelheiten
der Konstruktion der diffundierten Schichten, der Isolierschichten und der Verbindungsschichten
der integrierten MOS-Schaltung darstellt, Fig. 3 eine bevorzugte Ausführungsform
eines NOR-Gliedes der in der Fig. 1 dargestellten Elementarzelle nach der Erfindung
und Fig. 4 eine Anordnung mit vier Elementarzellen der in der Fig. 1 dargestellten
Art für eine integrierte Schaltung mit hohem Integrationsgrad.
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Es sind viele Wege bekannt, Einzelkanal- oder komplementäre MOS-Schaltungen
als integrierte Schaltungen herzustellen.
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Die Wahl der günstigsten Anordnung hängt weitgehend von der Ausbeute
und von der Leistung ab und ist verhältnismäßig stark unabhängig von der Auslegung
oder Architektur der MOS-Anordnung gemäß der Erfindung, welche grundsätzlich bei
einer beliebigen MOS-Fabrikationstechnik anwendbar ist.
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Es werden daher nachfolgend direkt die erfindungsgemäßen Merkmale
der in der Fig. 1 dargestellten Anordnung beschrieben, in welcher ein Grundriß eines
Teils einer teilweise fertiggestellten integrierten CMOS-Schaltung gemäß der Erfindung
dargestellt ist.
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Die Fig. 2 ist ein Querschnitt durch die Anordnung gemäß der Fig.
1, in welchem die konstruktiven Merkmale im einzelnen veranschaulicht sind. Die
Fig. 2 wird daher in Verbindung mit der Fig. 1 erläutert.
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Die Fig. 1 zeigt einen Teil eines Halbleitersubstrats 1, welches zahlreiche
MOS-Anordnungen enthält. Es ist eine Einheitszelle oder Elementarzelle veranschaulicht.
Das Substrat 1 ist in zahlreiche Abschnitte mit unterschiedlichem Lei.tfähigkeitstyp
unterteilt. Gemäß der üblichen Praxis ist mit 2 ein Bereich mit N-Leitfähigkeit
bezeichnet, welcher zugleich den größeren Teil des Substrats umfaßt und einen Bereich
darstellt, in welchem P-Kanal-MOS-Elemente angeordnet werden können. Der Bereich
3 ist ein Bereich mit einer P-Leitfähigkeit, der in dem N-Substrat ausgebildet ist
und zur Anordnung von Elementen vom Leitfähigkeittyp N verwendet wird Diese Anordnung
kann verschiedenen Elementarzellen gemeinsam sein, oder sie kann mit einem oder
mehreren N-Kanal-Transistoren oder Elementarzellen verbunden sein, um sie von den
anderen N-Kanal-Transistoren zu isolieren. Die Bereiche 6 vom Leitfähigkeitstyp
P sind in dem Bereich 2 vom Leitfähigkeittyp N des Substrats 1 ausgebildet, und
sie bilden die Source- und Drain-Bereiche der 3-Kanal-P-MOS-Transistoren, die im
rechten Teil der Fig. 1 dargestellt sind. Die Bereiche 5 sind vom Leitfähigkeittyp
N und sind in dem mit 3 bezeichneten P-Bereich ausgebildet.
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Diese Bereiche bilden wiederum drei N-Kanal-MOS-Transistoren im linken
Teil der Fig. 1 Bei der in den Fig. 1 und 2 dargestellten Ausführungsform der CMOS-Anordnung
hat jeder der drei Transistoren jedes Leitfähigkeitstyps gemeinsame Gate-Bereiche
7, wobei jeder der drei Transistoren vom entgegengesetzten Leitfähigkeitstyp ist.
Gemäß der Darstellung in der Fig. 2 liegen diese Gate-Bereiche 7 über der Isolierschicht
20 und bilden
somit die Kanäle der leitenden Einrichtungen. Die
Gate-Bereiche sind vorzugsweise aus polykristallinem Silicium hergestellt, können
jedoch auch aus Metall oder aus Metall-Silicium-Verbindungen hergestellt sein, in
Abhängigkeit von dem jeweils gewählten Fabrikationsverfahren. Bei der CMOS Anordnung
ist jedes Gate 7 der N-Kanal-Einrichtung auf der linken Seite der Fig. 1 und der
P-Kanal-Einrichtung auf der rechten Seite der Fig. 1 gemeinsam. Die Source- und
Drain-Bereiche 5 der N-Kanal-Transistoren sowie die Bereiche 6 der P-Kanal-Transistoren
sind gemäß der Darstellung in der Zeichnung für den mittleren und die äußeren Einrichtungen
jeder Transistorgruppe gemeinsam. Dadurch kommt eine teilweise Verbindung der verschiedenen
Teile in einer Elementarzelle zustande, wie es nachfolgend näher erläutert wird.
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Eines der besonders wesentlichen Merkmale zur Lösung der Erfindungsaufgabe
ist in den in der Fig. 1 dargestellten P- und N-Kanal-Einrichtungen dargestellt.
Jede Einrichtung hat Source- und Drain-Bereiche, mit zwei Kontakteinricntungen 13
an den Enden oder äußeren Teilen der Source-und Drain-Bereiche Gemäß der Darstellung
in der Fig. 1 bestehen diese Kontaktbereiche aus Löchern oder Öffnungen in den Isolierschichten
20 und 30, welche die Anbringung einer Metallkontakteinrichtung an beiden Enden
der Source-und Drain-Bereiche ermöglichen. Gemäß der Darstellung liegen Metallschienen
9 und 10 über den Source-, Drain-und Gate-Einrichtungen auf der Isolierschicht 30,
welche die Metallbereiche von den Gate-Bereichen 7 trennt und isoliert, wie es in
der Fig. 2 dargestellt ist. Bei der CM0S-Anordnung ist der metallische Leiter 10
mit einer positiven Versorgung verbunden. Mit Hilfe der Kontaktlöcher 13 in den
Enden jedes Source- und Drain-Bereiches jeder Anordnung bzw. Einrichtung kann Strom
in der Source und der Drain unter rechten Winkeln zu den Metallschichten 9 und 10
fließen. Dadurch entsteht eine zur Verbindung
dienende Unterführung,
die bei einer komplexen Schaltung außerordentlich vorteilhaft ist. Durch die zwei
Kontaktlöcher 13 bei jedem Source- und Drain-Bereich wird die Anzahl derjenigen
Elemente vermindert, die andernfalls erforderlich wären, um eine derartige Unterführungs-Verbindung
zu schaffen. Beispielsweise ist in der Fig. 1 mit 8 eine leitende Schicht bezeichnet,
welche denselben Aufbau hat wie die Gate-Schicht 7, die jedoch nicht als Gate dient,
weil benachbart dazu keine Source und keine Drain vorhanden sind. Diese Schicht
hat auch eine Kontakteinrichtung 13 an jedem ihrer Enden, die eine linterführungs-Verbindung
ermöglicht, wo eine solche Verbindung notwendigerweise unter den beiden Metallschichten
9 und 10 hindurchgeht. Das Vorhandensein zusätzlicher leitender Schichten wie 8,
um die Funktion der doppelt kontaktierten Source/Drain-Bereiche zu erfüllen, würde
zu einem unnötigerweise komplizierten Aufbau der integrierten Schaltung führen.
Während die Fig. 1 eine Kontakteinrichtung zur Verbindung mit den beiden Enden der
Source und der Drain der Einrichtungen mit beiden Kanal-Leitfähigkeits-Typen führt,
ist eine solche Anordnung bei einer Schaltung vorteilhaft, bei welcher nur Transistoren
mit einem einzigen Leitfähigkeitstyp verwendet werden.
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Die Kanallänge jedes Transistors in der Fig. 1 ist durch die Dimension
L festgelegt. Die effektive Umfangsbreite der Kanäle der Einrichtungen beider Leitfähigkeitstypen
wird durch die Abmessungen der Source- und Drain-Bereiche bestimmt, die an die Gate-Bereiche
7 angrenzen. In der Fig. 1 ist mit Wp die Breite des P-Kanal-Transistor-Kanals bezeichnet,
während mit Wn die Breite des N-Kanal-Transistors bezeichnet ist. Während die Gesamtlängen
der Source- und Drain-Bereiche der Einrichtungen beider Leitfähigkeitstypen annähernd
gleich sind, ist ersichtlich, daß die effektiven Kanal breiten der N-Kanal-Transistoren
wesentlich
geringer sind als die Breiten der Kanäle der P-Kanal-Einrichtungen. Dies ist im
allgemeinen auch erwünscht, und zwar wegen der größeren Leitfähigkeit in den N-Kanal-Einrichtungen,
welche von der größeren Mobilität der Elektronen gegenüber den Löchern herrührt.
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Dieses Verhältnis in der Mobilität bzw. Beweglichkeit zwischen einem
Elektron und einem Loch schwankt zwischen etwa zweieinhalb und drei, in Abhängigkeit
von der Dotierung und der Orientierung des Kanalbereiches selbst.
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Um das oben beschriebene Merkmal der Unterführungs-Verbindung bei
den N-Kanal-Einrichtungen mit geringerer Breite aufrecht zu erhalten, haben die
N-Kanal-Source und die N-Kanal-Drain eine gesamte Umfangsbreite, welche ungefähr
derjenigen der P-Einrichtungen entspricht. Die effektiven Breiten der N-Kanal-Source
und der N-Kanal-Drain betragen nur ungefähr ein Drittel von der gesamten Umfangsbreite,
und zwar auf Grund der Tatsache, daß die Bereiche 5 mit dem Leitfähigkeitstyp N
von dem Gate-Bereich 7 über etwa zwei Drittel ihrer gesamten Umfangsbreite versetzt
sind.
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Ein weiteres wesentliches Merkmal der Anordnung der Fig.
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1, welches maßgeblich zu der Lösung der gestellten Aufgabe beiträgt,
besteht darin, daß ein angereicherter Bereich vom Leitfähigkeittyp P in dem mit
3 bezeichnetem Bereich unter dem Abschnitt 11 des metallischen Bereichs 9 angeordnet
ist. Dadurch wird ein guter Kontakt zu dem P-Bereich erreicht, der einen hohen spezifischen
Schichtwiderstand oder Flächenwiderstand aufweist. In ähnlicher Weise werden angereicherte
Bereiche vom Leitfähigkeittyp N unter dem Bereich 12 der Metallschicht 10 ausgebildet,
um das Potential des Bereichs 2 auf dem Versorgungspegel zu halten. Die Anordnung
dieser Kontakte zu diesen hochdotierten Bereichen trägt dazu bei, eine gleichförmige
Stromverteilung
über einen integrierten Großschaltkreis oder eine integrierte Schaltung mit hohem
Integrationsgrad zu gewährleisten, wobei in dieser Schaltung eine Vielzahl von Zellen
der in der Fig. 1 dargestelten Art vorhanden sind.
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Die Fig. 3 zeigt die Anordnung gemäß der Fig. 1 mit einer diskreten
Verdrahtung der internen Zellen der Bauelementengruppe. Diese Darstellung veranschaulicht
die Ausbildung eines NOR-Gliedes aus der Zelle nach der Fig. 1. Die metallischen
Verbindungskontakte 17 stellen eine Verbindung mit der, Versorgungsleitunfi 10 dar,
um einer ersten P-Kanal-Einrichtung Energie zuzuführen. Die metallische Zwischenverbindung
18 auf einem X-Y-Gitter stellt eine Verbindung zwischen einer anderen P-Kanal-Einrichtung
(die durch ihre Drain mit der ersten P-Kanal-Einrichtung verbunden ist) und mit
einem Paar von N-Kanal-Einrichtungen her, deren Source-Elektroden mit der negativen
Versorgungsleitung, nämlich mit der entsprechenden metallischen Verbindung 9 über
die metallischen Anschlüsse 19 und 20 verbunden sind, die ihrerseits einen Kontakt
mit einem der zwei Source/Drain-Kontaktlöcher herstellen, die oben beschrieben wurden.
Eine kompliziertere Anordnung als ein NOR-Glied kann dadurch hergestellt werden,
daß weitere Einrichtungen gemäß der Zeichnung miteinander verbunden werden.
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Wenn ein noch höherer Integrationsgrad erforderlich ist, kann ein
solcher Integrationsgrad dadurch herbeigeführt werden, daß eine weitere Verbindung
mit benachbarten Einheitszellen oder Elementarzellen hergestellt wird, wie es insbesondere
aus der Fig. 4 ersichtlich ist.
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Die Erfindung wird weiterhin anhand der Fig. 4 beschrieben, welche
eine Gruppe von vier komplementären Einrichtungen der in der Fig. 1 dargestellten
Art darstellt, die beispielsweise in einen Bereich mit hohem Integrationsgrad oder
in eine Anordnung eingeschlossen sind, die als
integrierter Großschaltkreis
zu bezeichnen ist. Bereiche 17 dienen dazu, zusätzliche Unterführungs-Verbindungen
herzustellen, und sie sind aus der Gate-Schicht 7 des leitenden Materials hergestellt,
wie es in den Fig. 1 und 2 veranschaulicht ist. Die Energieversorgungsleitungen
9 und 10 laufen gemäß der Darstellung in der Zeichnung in einer weiten Y-Richtung,
und alle Zwischenverbindungen sind auf einem X-Y-Gitter angeordnet, welches eine
leichte Spezifikation der diskreten Zwischenverbindungen zwischen den dargestellten
Komponenten ermöglicht. Zusätzliche Metallschichten können quer angeordnet sein
d.h., in einer Y-Richtung zu den in der Fig. 4 dargestellten Unterführungs-Verbindungen
70.
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Die Erfindung wurde anhand einer speziellen integrierten CMOS-Sc-haltung
erläutert, und es wurde die Anwendung einer diskreten Verdrahtung oder Verschaltung
beschrieben. Für den Fachmann ist ersichtlich, daß die oben beschriebenen Unter-Anordnungen
auf viele Arten von integrierten MOS-Schaltungen anwendbar sind. Beispielsweise
können bei integrierten Schaltungen mit einem einzigen Kanal die oben in Verbindung
mit den Source- und Drain-Bereichen der verschiedenen Einrichtungen von jedem Leitfähigkeittyp
beschriebenen Unterführungs-Verbindungen in vorteilhafter Weise ausgenutzt werden.
Getrennte Bereiche vom Leitfähigkeittyp P können vorgesehen und einzeln mit Energie
versorgt werden, wo die Zusatzschaltungen oder -Transistoren nicht erforderlich
sind, um auf einer kontinuierlichen Basis zu arbeiten, beispielsweise bei Eingangs-
oder Ausgangs-Puffereinrichtungen oder bei ausgewählten internen Einheitszellen
oder Elementarzellen.
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Natürlich kann die oben beschriebene Anordnung für bestimmte Anwendungsfälle
abgewandelt und den jeweiligen Erfordernissen des Einzelfalls angepaßt werden, beispielsweise
im Hinblick auf unterschiedliche Anzahlen von Transistoren in jeder Einheitszelle
oder Elementarzelle.
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