DE3917303C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterscheibe in Master-Slice Technik nach dem Oberbegriff des Patentanspruches 1.

Im allgemeinen ist eine Halbleiterscheibe oder eine Gate-Array- Halbleiterscheibe derart aufgebaut, daß die Basiselemente, wie Transistoren o. dgl., in einer regelmäßigen Anordnung auf dem Master-Chip von einer bestimmten Größe angeordnet sind, so daß durch Ausführen eines Verdrahtungsprozesses die kundenspezi­ fische Anpassung durchgeführt werden kann.

Der in Fig. 2 dargestellte herkömmliche Gate-Array-Master-Chip (2) umfaßt im allgemeinen einen inneren Bereich (3) mit einer logischen Schaltung, der einen zentralen Zellen-Array-Bereich (5) und einen peripheren Eingabe/Ausgabe-Zellenbereich (6) enthält. Der Chip (2) enthält ferner einen Bondbereich (4), der eine Vielzahl von Bondinseln (7) um den Eingabe/Ausgabe-Zellen­ bereich (6) aufweist. Die Größe des Master-Chips (2) ist auf einen festgelegten Wert normiert.

Die Größe oder Fläche des Master-Chips wird jedoch von der darin enthaltenen Anzahl von Gattern bestimmt, wodurch die Lieferanten von Halbleiter-Bauelementen gezwungen worden sind, entsprechend der Vielzahl der Kundenwünsche verschiedene in Abhängigkeit von der Anzahl der Gatter sortierte Master-Wafer herzustellen.

Umgekehrt wird das Halbleiter-Bauelement durch die Verdrahtung auf Gate-Arrays hergestellt, deren Größe gleich oder größer als die ist, die zur Herstellung für das spezielle kundenspezi­ fische Produkt erforderlich ist.

Ein solches in Master-Slice-Technik hergestelltes Halbleiter­ bauelement, bei der bei fixierter Chipgröße durch nachträglich geeignete Verdrahtung der einzelnen Basiszellen des Gate-Arrays die gewünschten Chipschaltungsfunktionen hergestellt werden, ist in der Patentschrift US 44 12 237 offenbart. Die dortigen Spalten- und Reihenzwischenräume zwischen den einzelnen Basis­ zellen dienen der Unterbringung von Verdrahtungsleitungen, nicht dagegen als Trennlinien, da bereits von einem Chip fester Größe ausgegangen wird. Dementsprechend ist dort für jeweils bestimmte Reihen von Basiszellen ein zusammenhängender, sich auch in den Zwischenräumen erstreckender Wannenbereich vorge­ sehen. Bei einer Weiterentwicklung dieses Bauelements nach der EP 01 36 990 B1 sind kammartig miteinander verbundene Diffu­ sionsbereiche für die einzelnen Basiszellen vorgesehen.

Somit sind die herkömmlichen Gate-Arrays standardisiert, wodurch eine die optimale Chip-Größe berücksichtigende und die Anforderungen des Kunden erfüllende Konstruktion zu schwierig ist. Dies ist mit dem weiteren Nachteil verbunden, daß die Herstellung und die Endkontrolle für jede Größe getrennt durchzuführen sind. Weil weiterhin lediglich die begrenzte Anzahl von Gattern in den standardisierten Chips verwendet werden können, ist die Freiheit beim Entwurf der Schaltung verringert.

Um dem zu begegnen, ist es bekannt, die Halbleiterscheibe in einer sogenannten Master-Slice Technik zu fertigen, bei der eine Vielzahl von Logikschaltkreisen auf der Halbleiterscheibe ohne oder nur mit in einer Richtung vorgesehenen Trennlinien angeordnet ist, wodurch variable Typgrößen ermöglicht werden, wie dies in der gattungsgemäßen GB 21 68 840 A grob schemati­ siert beschrieben ist. Bei einer solchen Master-Slice-Fertigung der Halbleiterscheibe erfolgt erst durch nachfolgende Metalli­ sierungsschritte die kundenspezifisch erwünschte Verdrahtung der einzelnen Logikschaltkreise, wodurch dann die eigentliche Chipgröße bestimmt ist und dieser Chip daraufhin genau in der erforderlichen Fläche aus dem Wafer herausgetrennt werden kann.

Der Erfindung liegt die Aufgabe zugrunde, die Nachteile der herkömmlichen Technik zu überwinden, indem eine Halbleiterscheibe geschaffen wird, bei der die Größe des Master-Chips beliebig bis zu der vom Kunden erwünschten Größe gestaltet werden kann, ohne daß Master-Chips mit verschiedenen Größen erforderlich sind, was den Herstellungsprozeß und die Produktkontrolle vereinfacht.

Diese Aufgabe wird durch eine Halbleiterscheibe in Master- Slice-Technik mit den Merkmalen des Patentanspruchs 1 gelöst.

Die erfindungsgemäße Halbleiterscheibe enthält eine Vielzahl von unabhängigen Wannenbereichen eines ersten Leitfähigkeits­ types, die in Reihen auf der gesamten Fläche der Halbleiter­ scheibe angeordnet sind, und weiterhin eine Vielzahl von Zwi­ schenbereichen, die in Reihen zwischen benachbarten unabhän­ gigen Wannenbereichen angeordnet sind. In den unabhängigen Wannenbereichen des ersten Leitfähigkeitstypes sind in Richtung der Reihe eine Vielzahl von MOS-Transistor-Gruppen eines zweiten Leitfähigkeitstypes angeordnet und weiterhin sind Diffusionsbereiche vom ersten Leitfähigkeitstyp an den gegen­ überliegenden Seiten der jeweiligen MOS-Transistor-Gruppe vom zweiten Leitfähigkeitstyp vorgesehen. Die Zwischenbereiche vom zweiten Leitfähigkeitstyp enthalten eine Vielzahl von MOS- Transistor-Gruppen vom ersten Leitfähigkeitstyp, die in Rich­ tung der Reihen entsprechend den MOS-Transistor-Gruppen vom zweiten Leitfähigkeitstyp angeordnet sind. An den gegenüber­ liegenden Seiten der jeweiligen MOS-Transistor-Gruppen vom ersten Leitfähigkeitstyp sind weiterhin eine Vielzahl von Diffusionsgebieten vom zweiten Leitfähigkeitstyp vorgesehen.

Wenigstens zwei Transistorgruppen verschiedenen Typs, einige Diffusionsbereiche innerhalb der jeweiligen unabhängigen Wannenbereiche und die jeweiligen Zwischenbereiche, die auf der Gesamtfläche des Wafers in matrixförmiger Anordnung vorgesehen sind, bilden eine unabhängige Basiszelle, wodurch die Haupt­ gruppen der Transistoren zur Bildung des Master-Chips sogar dann noch elektrisch stabil sind, wenn einige Transistor­ bereiche entlang der Schnittlinie während des abschließenden Trennprozesses des Wafers zerteilt werden.

Mit dem Aufbringen von programmierbaren Schichten mittels eines vielstufigen Verdrahtungsprozesses auf dem oben erwähnten Wafer, der eine Vielzahl von Basiszellen enthält und bei dem keine Schnittlinien zur Realisierung einer speziellen Schaltung angebracht werden, wird erfindungsgemäß erreicht, daß die Größe des Master-Chips in einem gewünschten Umfang frei bestimmt werden kann.

Eine vorteilhafte Ausführungsform der Erfindung ist in der Zeichnung dargestellt und wird nachfolgend beschrieben. Es zeigen:

Fig. 1 eine schematische Draufsicht auf einen herkömmlichen Gate-Array-Wafer,

Fig. 2 eine vergrößerte Darstellung eines herkömmlichen Gate-Array-Master-Chips,

Fig. 3 eine schematische Draufsicht auf den Gate-Array- Master-Wafer nach der Erfindung,

Fig. 4 eine vergrößerte Draufsicht auf den Bereich A der Fig. 3,

Fig. 5 eine schematische Ansicht des Gate-Array-Master- Wafers, nachdem der erfindungsgemäße Master-Chip gebildet wurde, und

Fig. 6 eine vergrößerte Darstellung des Bereichs S der Fig. 5.

Die Fig. 3 zeigt in einer Draufsicht einen Gate-Array-Wafer (1) (Halbleiterscheibe mit Gate-Arrays) nach der Erfindung. Fig. 4 ist eine vergrößerte Ansicht des Bereiches (A) der Fig. 3. Das Bezugszeichen (10) in Fig. 4 bezeichnet die Basiszelle eines CMOS-Gate-Arrays nach der vorliegenden Erfindung, die einen un­ abhängigen Wannenbereich (20) und einen Zwischenbereich (30) enthält, der zwischen dem unabhängigen Wannenbereich (20) und einem weiteren unabhängigen Wannenbereich der benachbarten Basiszelle angeordnet ist, die in Richtung einer Reihe oder Spalte angeordnet sind.

Der unabhängige Wannenbereich (20) besteht aus einem leit­ fähigen Material (hier als "erstes Leitfähigkeitsmaterial" bezeichnet), das vom Material des Halbleiter-Wafers (hier als "zweites Leitfähigkeitsmaterial" bezeichnet) verschieden ist. Er ist entweder durch Dotierung von Störstellen vom p-Typ in einem Halbleiter-Wafer vom n-Typ oder durch Dotierung von Störstellen vom n-Typ in einen Halbleiter-Wafer vom p-Typ gebildet worden. In dem Wannenbereich vom p-Typ sind reihen­ förmig wenigstens zwei Gruppen von n-Kanal-MOS-Transistoren (21) vorgesehen.

Eine Gruppe von n-Kanal-MOS-Transistoren (21) besteht aus einem Paar von n-Kanal-MOS-Transistoren, die mit zwei in Serie ver­ bundenen Strombahnen und zwei Gate-Anschlüssen versehen sind, die parallel zueinander reihenförmig angeordnet sind. Die beiden n-Kanal-MOS-Transistoren (21) sind in Form eines ersten Gebietes vom n⁺-Typ, eines ersten Gate-Anschlusses aus Silizium, eines zweiten Gebietes vom n⁺-Typ, eines zweiten Gate-Anschlusses aus Silizium und eines dritten Gebietes vom n⁺-Typ ausgelegt. Das zweite Gebiet vom n⁺-Typ dient als Drain- Gebiet für einen der beiden n-Kanal-MOS-Transistoren und gleichzeitig als Source-Gebiet für den anderen der beiden n-Kanal-MOS-Transistoren. Der Wannenbereich (20) vom p-Typ ent­ hält drei Diffusionsgebiete (22) vom p⁺-Typ, die auf den gegen­ überliegenden Seiten der jeweiligen n-Kanal-MOS-Transistor- Gruppen angeordnet sind.

Wie oben erwähnt, ist das Zwischengebiet (30) zwischen den un­ abhängigen Wannengebieten, die spaltenförmig in einem Halb­ leiter-Wafer vom n-Typ (oder einem p-Typ-Halbleiter-Wafer) angeordnet sind, vorgesehen. Falls das Zwischengebiet (30) aus einem Material vom n-Typ besteht, enthält das Gebiet (30) wenigstens zwei Gruppen von p-Kanal-MOS-Transistoren, die reihenförmig derart angeordnet sind, daß die p-Kanal-MOS- Transistor-Gruppen (31) wenigstens zwei Gruppen von n-Kanal- MOS-Transistoren (21) innerhalb dem unabhängigen Wannengebiet (20) gegenüberliegen.

Eine Gruppe von p-Kanal-MOS-Transistoren (31) besteht aus einem Paar von p-Kanal-MOS-Transistoren, die zwei in Reihe geschal­ tete Strombahnen und zwei Gate-Anschlüsse besitzen, die parallel zueinander reihenförmig angeordnet sind, und wobei die p-Kanal-MOS-Transistor-Gruppen (31) ebenfalls in Form eines ersten p⁺-Gebietes, eines ersten Gate-Anschlusses aus Silizium, eines zweiten p⁺-Gebietes, eines zweiten Gate-Anschlusses aus Silizium und eines dritten p⁺-Gebietes angeordnet sind. Das zweite p⁺-Gebiet dient als Drain-Gebiet für einen der beiden p-Kanal-MOS-Transistoren und gleichzeitig als Source-Gebiet für den anderen der beiden p-Kanal-MOS-Transistoren. Weiterhin enthält das Zwischengebiet (30) drei Diffusionsgebiete (32) vom n⁺-Typ. Diese Diffusionsgebiete (32) vom n⁺-Gebiet sind an den gegenüberliegenden Seiten der jeweiligen p-Kanal-MOS-Transistor­ gruppen angeordnet. Die Diffusionsgebiete (22, 32) vom n⁺-Typ und vom p⁺-Typ dienen zur Bildung vorgegebener Potentiale der Substrate innerhalb des Wannengebietes (20) und des Zwischen­ gebietes (30), um den bei CMOS-Schaltkreisen auftretenden "Latch-up"-Effekt zu verhindern.

Die wie oben erwähnt aufgebaute Basiszelle (10) bildet ein Paar CMOS-Transistoren, von denen jeder eine Gruppe von n-Kanal-MOS- Transistoren (21) in dem Wannengebiet (20) und eine Gruppe von p-Kanal-MOS-Transistoren (31) in dem Zwischengebiet (30) besitzt, die entsprechend in einer Spalte angeordnet sind. Die Basiszelle (10) wird ebenfalls zur Bildung einer Eingabe/Aus­ gabe-Schutzschaltung verwendet, die zwischen Anschlußflächen und internen logischen Schaltungen angeordnet ist. Da, wie oben beschrieben, eine Basiszelle (10) gemäß der vorliegenden Er­ findung mit einer Vielzahl von CMOS-Transistoren ausgebildet ist, können selbst beim Ausfall eines CMOS-Transistors während des Fabrikationsprozesses die verbleibenden CMOS-Transistoren verwendet werden, wodurch eine Steigerung der Produktausbeute erzielt wird.

Mittels eines metallischen Verdrahtungsprozesses, der auf einer Mehrschichtverdrahtung basiert, werden die Master-Chips auf dem Master-Wafer der vorliegenden Erfindung gebildet, auf dem die Basis-Zellen (10) über das ganze Gebiet gemäß einem in Fig. 4 dargestellten Matrix-Muster gebildet werden. Die Master-Chips der Fig. 5 werden auf dem Wafer durch Hinzufügen von program­ mierbaren Schichten mittels Vielschicht-Verdrahtungsschritten gebildet, beispielsweise bestehend aus: der Bildung von Kontakt­ löchern; dem Bilden von Metallverdrahtungen aus der ersten Schicht; der Bildung von vertikalen Verbindungen; der Bildung von Metallverdrahtungen aus der zweiten Schicht; und der Bildung von Bondinseln. Die Master-Chips enthalten zunächst interne logische Schaltungen, die von dem zentralen Basis­ zellen-Array gebildet werden, sowie Eingabe/Ausgabe-Schutz­ schaltungen, die aus den unbenutzten Basiszellen (10) im Randbereich der internen logischen Schaltungen gebildet werden, sowie ferner Bondinseln, die auf den um die Eingabe/Ausgabe- Schutzschaltungen herum verbleibenden Basiszellen eingerichtet werden.

Um schließlich aus den Wafern die Master-Chips zu erhalten, werden die unbenutzten Basiszellen-Bereiche um die Bereiche der Bondinseln (40), wie dies in Fig. 6 gezeigt ist, an der Schnittlinie (50) abgetrennt, wobei es nicht zu elektrischen Störungen kommt, da die jeweiligen Basiszellen unabhängig voneinander gebildet sind.

Nach der vorliegenden Erfindung werden, wie dies oben be­ schrieben ist, unabhängige Basiszellen in einem Matrixmuster auf dem gesamten Gebiet des Wafers gebildet. Die Größe der Chips für bestimmte Anwendungen werden mittels der Vielschicht­ verdrahtungstechnik entsprechend den Kundenwünschen angepaßt und bestimmt. Aus diesem Grund kann die Größe der Chips optimiert werden, wobei die Miniaturisierung der Chips möglich wird. Weiterhin ist die verwendbare Anzahl von Gates bei der Auslegung der Schaltung nicht begrenzt, wodurch eine Freizügig­ keit in der Konstruktion der Schaltung möglich ist. Aufgrund der vorliegenden Erfindung kann der Lieferant die gewünschten Master-Wafer unter Verwendung eines einzigen Maskensatzes herstellen und sie unabhängig von der Größe des Master-Chips behandeln. Damit wird die herkömmliche Forderung beseitigt, daß die Gate-Arrays in Einheiten mit entsprechender Anzahl der Gates hergestellt werden müssen und daß die hergestellten Gate- Arrays für jeden der verschiedenen Arten getrennt behandelt werden müssen.

Es wird noch darauf hingewiesen, daß die vorliegende Erfindung, die vorstehend anhand einer bevorzugten Ausführungsform be­ schrieben wurde, nicht auf diese Ausführungsform beschränkt ist. Beispielsweise kann ein Verdrahtungsbereich unabhängig in dem Zwischenbereich vorgesehen werden.

Claims (6)

1. Halbleiterscheibe in Master-Slice Technik mit einer Vielzahl von in einem Matrixmuster angeordneten, in vorbe­ stimmten Abständen auf der ganzen Fläche des Halbleiter-Wafers ohne definierte Schnittlinien angeordneten Gate-Array-Basis­ zellen, wobei die Lage und die Größe von hieraus erhältlichen Master-Chips durch eine programmierbare vielschichtige Ver­ drahtung bestimmt wird, dadurch gekennzeichnet, daß die Basis­ zellen (10) folgenden Aufbau besitzen:

• - es ist eine Vielzahl von voneinander unabhängigen Wannen­ bereichen (20) eines ersten Leitfähigkeitstyps vorgesehen, die in Zeilenrichtung ausgerichtet sind und auf der gesamten Fläche des Halbleiter-Wafers eines zweiten Leitfähigkeitstyps angeordnet sind,
• - es ist eine Vielzahl von MOS-Transistor-Gruppen (21) vom zweiten Leitfähigkeitstyp vorgesehen, die in Zeilenrichtung ausgerichtet sind, innerhalb der unabhängigen Wannenbereiche (20) vom ersten Leitfähigkeitstyp angeordnet, wobei jede der MOS-Transistor-Gruppen (21) jeweils in Serie verbundene Strompfade besitzt und wobei die Gate-Anschlüsse zueinander parallel angeordnet sind,
• - es ist eine Vielzahl von Diffusionsbereichen (22) des ersten Leitfähigkeitstyps vorgesehen, die auf den gegenüberliegenden Seiten jeder der MOS-Transistor-Gruppen (21) des zweiten Leitfähigkeitstyps angeordnet sind,
• - es ist eine Vielzahl von Zwischenbereichen (30) des zweiten Leitfähigkeitstyps vorgesehen, die zwischen in Spaltenrich­ tung benachbarten, unabhängigen Wannenbereichen (20) angeord­ net sind,
• - es ist eine Vielzahl von MOS-Transistor-Gruppen (31) des ersten Leitfähigkeitstyps vorgesehen, die in Zeilenrichtung ausgerichtet sind und innerhalb der Zwischenbereiche (30) in Entsprechung zu den innerhalb der Wannenbereiche (20) ange­ ordneten MOS-Transistor-Gruppen (21) vom zweiten Leitfähig­ keitstyp angeordnet sind, wobei jede der MOS-Transistor- Gruppen (31) in Serie verbundene Strompfade und zueinander parallel angeordnete Gate-Anschlüsse besitzt und
• - es ist eine Vielzahl von Diffusionsbereichen (32) des zweiten Leitfähigkeitstyps vorgesehen, die auf den gegenüberliegenden Seiten jeder der MOS-Transistor-Gruppen (31) vom ersten Leit­ fähigkeitstyp angeordnet sind.

2. Halbleiterscheibe in Master-Slice Technik nach Anspruch 1, dadurch gekennzeichnet, daß aus ihr eine Vielzahl von Master-Chips durch einen vielschichtigen Verdrahtungsprozeß gebildet wird, der die Bildung von Kontaktlöchern, das Auf­ bringen einer ersten metallischen Verdrahtungsschicht, die Bildung von vertikalen Verbindungen, das Aufbringen einer zweiten metallischen Verdrahtungsschicht und die Bildung von Bondinseln (40) umfaßt.

3. Halbleiterscheibe in Master-Slice Technik nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß wenigstens eine der MOS- Transistor-Gruppen (31) vom ersten Leitfähigkeitstyp und eine der MOS-Transistor-Gruppen (21) vom zweiten Leitfähigkeitstyp zur Ausbildung einer internen logischen Schaltung des Master- Chips dienen.

4. Halbleiterscheibe in Master-Slice Technik nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß wenigstens eine der MOS-Transistor-Gruppen (31) vom ersten Leitfähigkeits­ typ und eine der MOS-Transistor-Gruppen (21) vom zweiten Leit­ fähigkeitstyp zur Bildung einer Eingabe/Ausgabe-Schutzschaltung ausgestaltet sind.

5. Halbleiterscheibe in Master-Slice Technik nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in dem Fall, in dem die Halbleiterscheibe vom zweiten Leitfähigkeitstyp und die Zwischenbereiche (30) vom zweiten Leitfähigkeitstyp aus Halbleitermaterial vom n-Typ bestehen und weiterhin die Wannen­ bereiche (20) vom ersten Leitfähigkeitstyp aus Halbleitermate­ rial vom p-Typ bestehen, die Vielzahl von MOS-Transistor- Gruppen (21) vom zweiten Leitfähigkeitstyp aus n-Kanal-MOS- Transistoren, die Vielzahl von Diffusionsbereichen (22) vom ersten Leitfähigkeitstyp aus Halbleitermaterial vom p⁺-Typ, die MOS-Transistor-Gruppen (31) vom ersten Leitfähigkeitstyp aus p-Kanal-MOS-Transistoren und die Vielzahl der Diffusions­ bereiche (32) vom zweiten Leitfähigkeitstyp aus Halbleiter­ material vom n⁺-Typ bestehen.

6. Halbleiterscheibe in Master-Slice Technik nach den An­ sprüchen 1 bis 4, dadurch gekennzeichnet, daß in dem Fall, in dem der Halbleiter-Wafer vom zweiten Leitfähigkeitstyp und die Zwischenbereiche (30) vom zweiten Leitfähigkeitstyp aus Halb­ leitermaterial vom p-Typ und weiterhin die Wannenbereiche (20) aus Halbleitermaterial vom n-Typ bestehen, die Vielzahl der MOS- Transistor-Gruppen (21) vom zweiten Leitfähigkeitstyp aus p-Kanal-MOS-Transistoren, die Vielzahl von Diffusionsbereichen (22) vom ersten Leitfähigkeitstyp aus Halbleitermaterial vom n⁺-Typ, die MOS-Transistor-Gruppen (31) vom ersten Leitfähig­ keitstyp aus n-Kanal-MOS-Transistoren und die Vielzahl von Diffusionsbereichen (32) vom zweiten Leitfähigkeitstyp aus Halbleitermaterial vom p⁺-Typ bestehen.