NL8901301A

NL8901301A - Randloze moederschijf-halfgeleiderinrichting.

Info

Publication number: NL8901301A
Application number: NL8901301A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1988-07-23
Filing date: 1989-05-24
Publication date: 1990-02-16
Also published as: DE3917303A1; US4942447A; GB2221090B; FR2635412A1; FR2635412B1; DE3917303C2; JPH0258871A; NL194182C; NL194182B; GB8913760D0; GB2221090A

Description

Randloze moederschijf-halfgeleiderinrichting.

De uitvinding heeft betrekking op een moeder-schijfhalfgeleiderinrichting, en in het bijzonder op een randloze moederschijfhalfgeleiderinrichting, waarin onafhankelijke basiscelstructuren zijn gevormd over het gehele oppervlak van de schijf, teneinde op arbitraire wijze te besluiten tot de grootte van de moederchip.

Algemeen is een moederschijf- of poortreeks-halfgeleiderinrichting zo gevormd, dat de basiselementen zoals transistoren en dergelijke gerangschikt zijn in een regelmatig patroon op de moederschijf van een bepaalde grootte, zodat het in gebruiknemen kan geschieden door toevoeging van de bedrading.

De gebruikelijke poortreeksmoederchip 2, omvat algemeen een inwendige logische-ketenformatiegebied 3, bestaande uit een centraal celreeksgebied 5 en een perife-raal ingang/uitgang-celgebied 6, en een verbindingskussen-formatiegebied 4, bevattende een aantal verbindingskussens 7 rondom het ingang/uitgang-celgebied 6, waarbij de grootte van de moederchip 2 is genormaliseerd tot een vaste maat.

De grootte of het oppervlak van de moederchip wordt evenwel bepaald door het aantal poorten, dat daarin aanwezig is, en zodoende is de leverancier van halfge-leiderinrichtingen er aan gewend geraakt om verschillende moederschijven, ingedeeld op het aantal poorten, te vervaardigen in overeenstemming met de behoefte van de klant.

Op haar beurt wordt de halfgeleiderinrichting vervaardigd door middel van een bedradingsproces aan poortreeksen van een grootte, gelijk aan of groter dan die, vereist voor de specifieke, voor gebruik gewenste produkten.

Daarom zijn de gebruikelijke poortreeksen gestandaardiseerd, en is het vormen tot de optimale chip-grootte te moeilijk om te beantwoorden aan de vraag van de klant: Dit gaat vergezeld van het verdere nadeel, dat de produktie en de produktiecontrole voor elke afmeting afzonderlijk dienen te worden uitgevoerd. Aangezien verder slechts de beperkte poorten, aanwezig in de ge- standaardiseerde chip, kunnen worden gebruikt, is de vrijheid van schakelingsontwerpen beperkt.

De onderhavige uitvinding beoogt daarom de nadelen van de gebruikelijke technologie op te heffen.

Het is een doel van de onderhavige uitvinding om een randloze moederschijfhalfgeleiderinrichting te verschaffen, waarin de afmeting van de moederchip arbitrair kan worden ontworpen tot een gewenste grootte in overeenstemming met de opdracht van een klant.

Het is een ander doel van de uitvinding om een randloze moederschijfhalfgeleiderinrichting te verschaffen, waarbij het produktieproces en de productie-controle in vergelijking met moederchip van verschillende grootte is vereenvoudigd.

Een randloze moederschijf volgens de onderhavige uitvinding omvat een aantal onafhankelijke putgebieden van eerste geleidingstype, gerangschikt volgens rijen over het gehele oppervlak van een halfgeleiderschijf, en een aantal tussengebieden van tweede geleidingstype, gerangschikt volgens rijrichting tussen aangrenzende onafhankelijke putgebieden. In de onafhankelijke putgebieden van eerste geleidingstype zijn een aantal MOS transistorgroepen van tweede geleidingstype gerangschikt in rijrichting, en zijn diffusiegebieden van eerste geleidingstype geplaatst aan de tegengestelde zijden van de respektievelijke MOS transistorgroep van tweede geleidingstype. Verder omvatte te tussengebieden van tweede geleidingstype een aantal MOS transistorgroepen van het eerste geleidingstype, gericht volgens rijrichting in overeenstemming met genoemde MOS transistorgroepen van tweede geleidingstype. Aan de tegenovergelegen zijden van de respektievelijke MOS transistorgroepen van eerste geleidingstype zijn verder een aantal diffusiegebieden van tweede geleidingstype gevormd.

Tenminste twee verschillende type transistorgroepen en enige diffusiegebieden binnen de respektievelijke onafhankelijke putgebieden en de respektievelijke tussengebieden, aangebracht op het gehele oppervlak van de schijf volgens een matrixpatroon, vormen een onafhankelijke basiscel, en zodoende zullen de hoofdgroepen van de tran-sistoren, die een moederchip moeten vormen, elektrisch stabiel zijn, zelfs, indien enkele transistorgebieden worden gedeeld over snijlijnen tijdens een uiteindelijk schijfafscheidingsproces.

Volgens de uitvinding maakt derhalve de toevoeging van programmeerbare lagen via een multibedradings-proces op genoemde schijf, welke plurale basiscellen bevat zonder het opzetten van snijlijnen voor het realiseren van een specifieke toegepaste keten het mogelijk de grootte van de moederchip vrij te laten bepalen tot een gewenste maat.

De hierboven genoemde doeleinden en andere voordelen van de onderhavige uitvinding zullen thans nader worden toegelicht aan de hand van een voorkeursuitvoering van de onderhavige uitvinding met verwijzing naar de tekening. In de tekening toont:

Fig. 1 een vlakaanzicht van een gebruikelijke roosterpatroonschij f, fig. 2 in vergrote weergave de opbouw van de gebruikelijke roosterpatroonmoederchip, fig. 3 een vlakaanzicht van de roosterpatroon-moederschijf volgens de onderhavige uitvinding, fig. 4 een vergroot vlakaanzicht van gedeelte A van fig. 3, fig. 5 een vlakaanzicht van de roosterpatroon-moederschijf, waarbij de toestand getoond is na de vorming van de moederchip volgens de onderhavige uitvinding, en fig. 6 een vergroot vlakaanzicht van het gedeelte S van fig. 5.

Fig. 3 toont een vlakaanzicht van de rooster-patroonmoederschijf 1 volgens de onderhavige uitvinding, en fig. 4 is een vergroot vlakaanzicht van het gedeelte A van fig. 3. Het verwijzingscijfer 10 in fig. 3 geeft de basiscel aan van het CMOS type roosterpatroon volgens de onderhavige uitvinding, en omvat een onafhankelijk putgebied 20 en een tussengebied 30, gelegen tussen het onafhankelijke putgebied 20 en een ander onafhankelijk putgebied van de aangrenzende basiscel, gelegen in kolom-richting.

Het onafhankelijke putgebied 20 bestaat uit een geleidend materiaal (hier aangeduid als "een eerste geleidend materiaal"), verschillend van een materiaal van een halfgeleiderschijf (hier aangeduid als "een tweede geleidend materiaal"), en is gevormd öf door doteren van een p-type verontreiniging in een n-type halfgeleiderschijf, öf door het doteren van een n-type verontreiniging in een p-type halfgeleiderschijf. In het p-type putgebied zijn tenminste twee groepen n-kanaal MOS transistoren 21 aangebracht in een rijrichting.

Een groep van de n-kanaal MOS transistorgroepen 21 bestaat uit een paar n-kanaal MOS transistoren, die zijn voorzien van twee stroombanen, die in serie verbonden zijn, en twee poortklemmen, gerangschikt parallel ten opzichte van elkaar volgens rijrichting: Het paar n-kanaal MOS transistoren 21 zijn uitgezet in de vorm van een eerste n+ type gebied - een eerste siliciumpoort-klem - een tweede n+ type gebied - een tweede siliciumpoort-klem - een derde n+ type gebied. Het tweede n+ type gebied dient als afvoergebied voor êën van de twee n-kanaal MOS transistoren, en dient tegelijk als het brongebied voor de andere van de twee n-kanaal MOS transistoren.

Verder omvat het p-type putgebied 20 drie p+ type diffusie-gebieden 22, gelegen aan de tegenover gelegen zijden van de respektievelijke n-kanaal MOS transistorgroepen.

Zoals boven opgemerkt is het tussengebied 30 aangebracht tussen de onafhankelijke putgebieden, die gerangschikt zijn op een n-type halfgeleiderschijf (of een p-type halfgeleiderschijf) in de kolomrichting. Voor het geval het tussengebied 30 bestaat uit n-typemateriaal, omvat het gebied 30 tenminste twee groepen p-kanaal MOS transistoren, geplaatst in de richting van de rij, op een zodanige wijze, dat de p-kanaal MOS transistorgroepen 31 tegengesteld toegekeerd zijn uit tenminste twee groepen van de n-kanaal MOS transistoren 21 binnen het onafhankelijke putgebied 20.

Een groep p-kanaal MOS transistoren 31 bestaat uit een paar p-kanaal MOS transistoren, die twee stroombanen hebben, die in serie verbonden zijn, en twee poort-klemmen, gerangschikt parallel ten opzichte van elkaar volgens rijrichting, en elk der p-kanaal MOS transistor-groepen 31 is eveneens gerangschikt in de vorm van een eerste p+ type gebied - een eerste siliciumpoortklem -een tweede p+ type gebied - een tweede siliciumpoortklem -een derde p+ type gebied. Het tweede p+ type gebied dient als het afvoergebied voor êën van de twee p-kanaal MOS transistoren, en tegelijk als het brongebied voor de andere van de twee p-kanaal MOS transistoren. Verder omvat het tussengebied 30 drie n+ type gebieden 32. Deze n+ type diffusiegebieden 32 zijn geplaatst aan de tegenover gelegen zijde van de respektievelijke p-kanaal MOS transistorgroepen. De n+ type en p+ type diffusiegebieden 22 en 32 worden gebruikt om de potentialen van de substraten binnen het putgebied 20 en het tussengebied 30 op vaste niveau’s te houden, teneinde het vastgrende-lingsverschijnsel (latch-up) inherent bij CMOS geïntegreerde schakelingen, te voorkomen.

De basiscel 10, samengesteld zowel als boven beschreven, vormt een paar CMOS transistoren, waarvan elk een groep n-kanaal MOS transistoren 21 heeft in het putgebied 20 en een groep p-kanaal MOS transistoren 31 in het tussengebied 30, overeenkomstig gelegen in een kolom. De basiscel 10 wordt eveneens gebruikt voor het vormen van een ingang/uitgang-beschermketen, geïnstalleerd tussen verbindingskussens en inwendige logische schakelingen.

Aangezien, zoals boven beschreven, een basiscel 10 volgens de onderhavige uitvinding is gevormd met een aantal CMOS transistoren daarin, kunnen, zelfs wanneer êën of andere CMOS transistor defect raakt gedurende het vervaardigingsproces, bovendien de overblijvende CMOS transistoren worden gebruikt, hetgeen verhoging van de produktie-opbrengst tot gevolg heeft.

Door middel van het metaalbedradingsproces, gebaseerd op een multilaagbedradingstechniek, worden de moederchips gevormd op de moederschijf van de onderha- vige uitvinding, waarop de basiscellen 10 gevormd zijn over het gehele oppervlak volgens een matrixpatroon zoals getoond in fig. 4. Op de schijf worden de moederchips van fig. 5 gevormd door het toevoegen van de formatie van programmeerbare lagen, dat wil zeggen de multilaags-bedradingsstappen van: het vormen van kontaktgaten; het vormen van metaalbedradingen van de eerste laag? het vormen van vertikale wegen; het vormen van metaalbedradingen van de tweede laag? en vormen van verbindingskussens. De moederchips bevatten inwendige logische schakelingen, geïnstalleerd door het centrale basiscelpatroon, ingang/-uitgang-beschermketens, tot stand gebracht door de niet gebruikte basiscellen van het periferale deel van de inwendige logische schakelingen, en verbindingskussens, ingesteld aan de basiscellen, die overblijven rond de ingang/uitgang-beschermketens.

Teneinde tenslotte moederchips te verkrijgen van de schijf, worden de niet gebruikte basisceldelen rond het gebied van de verbindingskussens 40, zoals getoond -in fig. 6, afgesneden over de snijlijn 50, maar er wordt geen elektrische verstoring gegenereerd, aangezien de respektievelijke basiscellen onafhankelijk gevormd zijn.

Zoals boven beschreven zijn volgens de onderhavige uitvinding onafhankelijke basiscellen gevormd op het gehele oppervlak van de schijf volgens een matrixpatroon, en de afmetingen van de chips voor speciale doeleinden worden in aanpassing daaraan bepaald door toepassing van de multilaagsbedradingstechniek op basis van de opdracht van een klant. Zodoende kan de grootte van de chip worden geoptimaliseerd en is de miniaturisering van de chips mogelijk gemaakt. Verder is het gebruikelijke aantal roosters niet beperkt bij het vormen van de keten, en is er derhalve keuzevrijheid bij het ontwerpen daarvan. Volgens de onderhavige uitvinding kan de leverancier de gewenste moederschijven produceren door gebruik te maken van slechts eén stel maskers en ze tot stand brengen ongeacht de grootte van moederchips, daarbij de gebruikelijke eis wegnemende, dat de rooster- patronen moeten worden geproduceerd in eenheden van het roosteraantal, en de geproduceerde roosterpatronen behoeven niet separaat te worden vervaardigd voor elk van de verschillende soorten.

Hoewel de onderhavige uitvinding in het voorgaande is beschreven aan de hand van een voorkeursuitvoering, zal het duidelijk zijn, dat de beschermings-omvang ervan niet beperkt is tot deze uitvoering. Zo kan bijvoorbeeld een bedradingsgebied separaat zijn aangebracht in het tussengebied. Verdere variaties, modificaties enz. zullen de vakman na kennisname van het bovenstaande duidelijk zijn.

Claims

1. Randloze moederschijfhalfgeleiderinrichting, gekenmerkt door: een aantal onafhankelijke putgebieden (20) van eerste geleidingstype, aangebracht op het gehele oppervlak van een halfgeleiderschijf (1) van tweede geleidingstype in een rijrichting, een aantal MOS transistorgroepen (21) van tweede geleidingstype, aangebracht in een rijrichting binnen genoemde onafhankelijke putgebieden (20) van eerste geleidingstype, waarbij elk van genoemde groepen (21) respek-tievelijke stroombanen heeft, die in serie verbonden zijn, en poortklemmen, gerangschikt volgens een rijrichting, een aantal diffusiegebieden (22) van eerste geleidingstype, aangebracht aan de tegenover gelegen zijde van genoemd MOS transistorgroepen (21) van tweede geleidingstype volgens een lijn, een aantal tussengebieden (30) van tweede geleidingstype, aangebracht tussen genoemde aangrenzende onafhankelijke putgebieden (20), gerangschikt in een kolomrichting, een aantal MOS transistorgroepen (31) van eerste geleidingstype, gerangschikt in een rijrichting binnen genoemde tussengebieden (30) in overeenstemming met genoemde MOS transistorgroepen (21) van tweede geleidingstype binnen genoemde putgebieden (20), waarbij elk van genoemde groepen (31) stroombanen heeft, die in serie verbonden zijn, en poortklemmen, gerangschikt parallel in een rijrichting, en een aantal diffusiegebieden (32) van tweede geleidingstype, aangebracht aan de tegenover gelegen zijden van de MOS transistorgroepen (31) van eerste geleidingstype in een lijn.

2. Randloze moederschijfhalfgeleiderinrichting volgens conclusie 1, m e t het k en m e r k, dat een aantal moederchips zijn gevormd via een multilaags-bedradingsproces, omvattende: het vormen van kontakt-gatenr het vormen van metaalbedradingen van een eerste laag, het vormen van vertikale wegen, het vormen van metaalbedradingen van een tweede laag, en het vormen van verbindingskussen.

3. Randloze moederschijfhalfgeleiderinrichting volgens conclusie l,met het kenmerk, dat twee groepen van genoemde transistoren van eerste gele idings type (31) en tweede geleidingstype (21), aangebracht respektievelijk in genoemd putgebied (20) van eerste geleidingstype en in genoemd tussengebied (30), een basiscel vormen.

4. Randloze moederschijfhalfgeleiderinrichting volgens conclusie l,met het kenmerk, dat tenminste één van genoemde transistorgroepen (31) van eerste geleidingstype en één van genoemde transistorgroepen (21) van tweede geleidingstype zijn aangebracht om een inwendige logische schakeling van moederchips te vormen.

5. Randloze moederschijfhalfgeleiderinrichting volgens conclusie l,met het kenmerk, dat tenminste één van genoemde transistorgroepen (31) van eerste geleidingstype en één van genoemde transistorgroepen (21) van tweede geleidingstype zijn aangebracht voor het vormen van een ingang/uitgang-beschermketen.

6. Randloze moederschijfhalfgeleiderinrichting volgens conclusie 1, 3, 4 of 5,met het kenmerk, dat in het geval, waarbij genoemde half-geleiderschijf van tweede geleidingstype en genoemde tussengebieden (30) van tweede geleidingstype bestaan uit n-type halfgeleiders, en verder genoemde putgebieden (20) van eerste geleidingstype bestaan uit p-type halfgeleiders, een aantal van genoemde MOS transistorgroepen (21) van tweede geleidingstype bestaat uit n-kanaal MOS transistoren, een aantal van genoemde diffusiegebieden (22) van eerste geleidingstype die bestaat uit p+ type halfgeleiders, genoemde transistorgroepen (31) van eerste geleidingstype bestaan uit p-kanaal MOS transistoren, en een aantal van genoemde diffusiegebieden (32) van tweede geleidingstype (bestaan uit n+ type halfgeleiders).

7. Randloze moederschijfhalfgeleiderinrichting volgens conclusie 1, 3, 4 of 5,met het kenmerk, dat in het geval, waarbij genoemde half-geleiderwafel van tweede geleidingstype en genoemde tussengebieden (30) van tweede geleidingstype bestaan uit p-type halfgeleiders, en verder genoemde putgebieden (20) van eerste geleidingstype bestaan uit n-type halfgeleiders, een aantal MOS transistorgroepen (21) van tweede geleidingstype bestaat uit p-kanaal MOS transistoren, een aantal van genoemde diffusiegebieden (22) van eerste geleidingstype bestaat uit n+ type halfgeleiders, genoemde transistorgroepen (31) van eerste geleidingstype bestaan uit n-kanaal MOS transistoren, en een aantal van genoemde diffusiegebieden (32) van tweede geleidingstype bestaat uit p+ type halfgeleiders.

8. Randloze moederschijfhalfgeleiderinrichting volgens ëën der voorgaande conclusies, met het kenmerk, dat deze een aantal basiscellen (10) gevormd heeft op voorbepaalde intervallen over het gehele oppervlak van de halfgeleiderschijf (1) zonder gedefinieerde snijlijn, waarbij slankheid en afmeting van de respek-tievelijke moederchips worden bepaald door programmeerbare multilagen voor bedrading.