JPH0616534B2 - プログラマブルロジツクアレイ - Google Patents

プログラマブルロジツクアレイ

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JPH0616534B2
JPH0616534B2 JP60197908A JP19790885A JPH0616534B2 JP H0616534 B2 JPH0616534 B2 JP H0616534B2 JP 60197908 A JP60197908 A JP 60197908A JP 19790885 A JP19790885 A JP 19790885A JP H0616534 B2 JPH0616534 B2 JP H0616534B2
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JP
Japan
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row
programmable logic
mosfet
pla
logic array
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JP60197908A
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JPS6257233A (ja
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嘉成 北村
勝也 古木
伸之 杉山
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to US06/902,874 priority patent/US4745307A/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
〔従来の技術〕 従来、半導体集積回路で用いられるプログラマブルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマトリクス５４のそ
れぞれの入力と出力（５１，５３，５５）の方向が直交
していた。
〔発明が解決しようとする問題点〕
上述した従来のＰＬＡは、入力数(c)，積項数(d)，出力
数(e)等によって回路の規模が変わるとその形状が二次
元方向に変化する。この結果、複数のＰＬＡをチップ上
にレイアウトする場合、すき間ができやすく、高密度化
が困難となったり、入出力の信号線や電源線の配線が複
雑になるという欠点がある。
〔問題点を解決するための手段〕
本発明によれば、共通接続されたゲート電極を有する、
直線状に配置された複数のＭＭＯＳＦＥＴから成る第一
のＭＯＳＦＥＴ列と、負荷素子と、第一のＭＯＳＦＥＴ
列と同様の構造を有する第二のＭＯＳＦＥＴ列とを順に
縦方向に一例に並べたものを単位列とし、これを横方向
に複数列並べたことを特徴とするＰＬＡが得られる。
〔実施例〕
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例のうち単位列を示す図で(a)
は平面図、(b)は等価回路図である。図において、１０
は第一のＭＯＳＦＥＴ列を示し、１と２はポリシリコン
による共通ゲート電極、３と５はコンタクト穴、４は拡
散層から成る共通ソース電極、１１〜１４及び１５〜１
８はそれぞれＭＯＳＦＥＴのドレイン電極を示す。２０
は負荷素子を示し、６は共通ドレイン電極、２１〜２３
はそれぞれＭＯＳＦＥＴのソース電極、２４，２５はポ
リシコンによる共通ゲート電極を示す。３０は第二のＭ
ＯＳＦＥＴ列を示し、７と８はポリシリコンによる共通
ゲート、９は共通ソース電極、３１〜３３及び３４〜３
５はそれぞれＭＯＳＦＥＴのドレイン電極を示す。第１
図(a)の平面図では、集積回路の構造のうち、ＭＯＳＦ
ＥＴの部分までを示し、金属による配線部分は含まれな
い。但し、拡散層と金属、及びポリシリコンと金属との
接続のためのコンタクト穴はすべての可能な場所に描い
てある。
ここで示した単位列を用いてＰＬＡを構成した例を第３
図に示す。第３図は、第１図に示した単位列を３組横方
向に並べ、各素子間の配線を行なって１つのＰＬＡ回路
を構成したものである。
第３図において、６０はＰＬＡのＡＮＤマトリクス部
分、６１は負荷素子、６２はＯＲマトリクス部分を示
す。６３は入力のポリシリコン線、６４はＡＮＤマトリ
クス内で論理回路を構成するＮＭＯＳＦＥＴ、６５は各
ＮＭＯＳＦＥＴのドレインを接続する一層目のアルミに
よる積項線、６６は一層目のアルミと二層目のアルミを
接続するためのスルーホール、６７は二層目のアルミに
よる積項線、６８は電源端子、６９はＰＭＯＳＦＥＴに
よるゲートの接地された負荷素子、７０は積項線６７か
らＯＲマトリクスの入力ポリシリコン線７１への接続
点、７２はＯＲマトリクス内で論理回路を構成するＮＭ
ＯＳＦＥＴ、７３は各ＮＭＯＳＦＥＴのドレインを接続
する一層目のアルミによる出力線、７４は二層目アルミ
による出力線７５と一層目アルミとを接続するスルーホ
ールを示す。なお第３図は電気的な接続関係を示すのを
目的としたものであり、信号の経路から離れたＭＯＳＦ
ＥＴや一部のコンタクト、スルーホールは省略してあ
る。
第４図は複数のＰＬＡの配置列を示す図であり、８０は
入力線、８１〜８３はＡＮＤマトリクス、８４は積項
線、８５〜８７はＯＲマトリクス、８８は出力線を示
す。図では３組のＰＬＡを隣接して並べてあり、これら
は第１図に示した単位列を横方向に並べた上に二層のア
ルミ配線を施こすことによって実現される。
以上の例ではＡＮＤ及びＯＲマトリクス部分をＮＭＯ
Ｓ，負荷素子をＰＭＯＳとした擬似ＣＭＯＳ回路として
説明したが、全回路をＮＭＯＳまたはＰＭＯＳだけで構
成することも可能であり、また負荷素子のゲートにクロ
ック信号を接続したダイナミック形式の回路構成とする
ことも可能である。
〔発明の効果〕
以上説明したように、本発明はＭＯＳＦＥＴ列を縦方向
に並べた単位列を横方向に並べてＰＬＡを構成すること
により、高さの揃ったＰＬＡが実現できるので、多数の
ＰＬＡを使ってＬＳＩを設計する場合、配置が単純化さ
れて、設計期間が短縮される。またＰＬＡ間のすき間の
問題も、第４図に示すように各ＰＬＡの入力数ｆ，ｉ，
ｌ、積項線数ｇ，ｉ，ｍ，及び出力数ｈ，ｋ，ｎがそれ
ぞれ異なっていても、ほとんどすき間なしに並べること
ができ集積回路チップ上の占有面積を節約できる。更に
電源線やクロック線の位置も標準化されるので各ＰＬＡ
間の配線も容易になる。
また集積回路チップの開発に当っては、本発明による単
位列をあらかじめ並べたものを作っておき、回路機能に
応じて必要な部分にアルミで配線して行く、というマス
タースライス方式を用いることもでき、開発期間短縮の
効果も期待できる。
【図面の簡単な説明】
第１図は本発明の実施例の単位列を示す図で(a)は平面
図、(b)は等価回路図である。第２図は従来のＰＬＡを
示す図、第３図は本発明の実施例のＰＬＡ回路例、第４
図の複数のＰＬＡを並べた実施例の図である。 １０……第一のＭＯＳＦＥＴ列、２０……負荷素子、３
０……第二のＭＯＳＦＥＴ列、１，２，７，８，２４，
２５……ポリシリコンによる共通ゲート電極、４，６，
９……拡散層によるＭＯＳＦＥＴの共通ソースまたはド
レイン電極、１１〜１８，２１〜２３，３１〜３６……
各ＭＯＳＦＥＴのソースまたはドレイン電極、５１……
ＰＬＡの入力端子、５２……ＡＮＤマトリクス、５３…
…積項線、５４……ＯＲマトリクス、５５……出力線、
６０……ＡＮＤマトリクス、６１……負荷素子、６２…
…ＯＲマトリクス。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】共通接続されたゲート電極を有する、直線
    状に配置された複数のＦＥＴから成る第一のＭＯＳＦＥ
    Ｔ列と、負荷素子と、第一のＦＥＴ列と同様の構造を有
    する第二のＦＥＴ列とを順に縦方向に一列に並べたもの
    を単位列とし、これを横方向に複数列並べたことを特徴
    とするプログラマブルロジックアレイ。
  2. 【請求項２】ＦＥＴ列は２本のポリシリコン線を各々の
    ゲート電極とし、ソース電極を共通接続したものである
    ことを特徴とする特許請求の範囲第(1)項記載のプログ
    ラマブルロジックアレイ。
JP60197908A 1985-09-06 1985-09-06 プログラマブルロジツクアレイ Expired - Lifetime JPH0616534B2 (ja)

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JP60197908A JPH0616534B2 (ja) 1985-09-06 1985-09-06 プログラマブルロジツクアレイ
US06/902,874 US4745307A (en) 1985-09-06 1986-09-02 Semiconductor integrated circuit with a programmable logic array
DE19863630388 DE3630388A1 (de) 1985-09-06 1986-09-05 Programmierbare logische anordung

Applications Claiming Priority (1)

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JP60197908A JPH0616534B2 (ja) 1985-09-06 1985-09-06 プログラマブルロジツクアレイ

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JPS6257233A JPS6257233A (ja) 1987-03-12
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JP60197908A Expired - Lifetime JPH0616534B2 (ja) 1985-09-06 1985-09-06 プログラマブルロジツクアレイ

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* Cited by examiner, † Cited by third party
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JPS6257233A (ja) 1987-03-12

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