JPH061791B2 - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPH061791B2 JPH061791B2 JP60239709A JP23970985A JPH061791B2 JP H061791 B2 JPH061791 B2 JP H061791B2 JP 60239709 A JP60239709 A JP 60239709A JP 23970985 A JP23970985 A JP 23970985A JP H061791 B2 JPH061791 B2 JP H061791B2
- Authority
- JP
- Japan
- Prior art keywords
- matrix
- load element
- programmable logic
- pla
- logic array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
従来、半導体集積回路で用いられるプログラマブルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマトリクス５４のそ
れぞれの入力と出力（５１，５３，５５）の方向が直交
していた。
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマトリクス５４のそ
れぞれの入力と出力（５１，５３，５５）の方向が直交
していた。
上述した従来のＰＬＡは入力数(c)，積項数(d)，出力数
(e)等によって回路の規模が変わると、その形状が二次
元方向に変化する。この結果、複数のＰＬＡをチップ上
にレイアウトする場合、すき間ができやすく、高密度化
が困難となったり、入出力の信号線や電源の配線が複雑
になるという欠点がある。
(e)等によって回路の規模が変わると、その形状が二次
元方向に変化する。この結果、複数のＰＬＡをチップ上
にレイアウトする場合、すき間ができやすく、高密度化
が困難となったり、入出力の信号線や電源の配線が複雑
になるという欠点がある。
本発明によれば、第一の負荷素子と、複数の、共通接続
されたゲート電極を有する直線状に配置された複数のMO
SFETから成るMOSFET列と、第二の負荷素子とを順に縦方
向に一列に並べたものを単位列とし、これを横方向に複
数列並べたことを特徴とするプログラムブルロジックア
レイが得られる。
されたゲート電極を有する直線状に配置された複数のMO
SFETから成るMOSFET列と、第二の負荷素子とを順に縦方
向に一列に並べたものを単位列とし、これを横方向に複
数列並べたことを特徴とするプログラムブルロジックア
レイが得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のうち単位列を示す図で(a)
は平面図、(b)は等価回路図である。図において１〜４
は第一の負荷素子、１０，２０，３０はそれぞれ共通接
続されたゲート電極を有する直線状に配置された複数の
MOSFETから成るMOSFET列であり、４１〜４４は第二の負
荷素子である。１は第１の負荷素子の共通ドレイン電
極、２はポリシリコンによる共通ゲート電極、３，４は
MOSFETのソース電極、５はコンタクト穴を示す。６はMO
SFET列の共通ソース電極、１１，１２はポリシリコンに
よる共通ゲート電極、１３〜１６はMOSFETのドレイン電
極を示す。同様に２１，２２及び３１，３２は共通ゲー
ト電極、２３〜２８及び３３〜３８はドレイン電極を示
す。４４は第２の負荷素子の共通ドレイン電極、４３は
共通ゲート電極、４１，４２はソース電極である。第１
図(a)の平面図では集積回路の構造のうちMOSFETの部分
までを示し、金属による配線部分は含まない。但し拡散
と金属、及びポリシリコンと金属との接続のためのコン
タクト穴はすべて描いてある。
は平面図、(b)は等価回路図である。図において１〜４
は第一の負荷素子、１０，２０，３０はそれぞれ共通接
続されたゲート電極を有する直線状に配置された複数の
MOSFETから成るMOSFET列であり、４１〜４４は第二の負
荷素子である。１は第１の負荷素子の共通ドレイン電
極、２はポリシリコンによる共通ゲート電極、３，４は
MOSFETのソース電極、５はコンタクト穴を示す。６はMO
SFET列の共通ソース電極、１１，１２はポリシリコンに
よる共通ゲート電極、１３〜１６はMOSFETのドレイン電
極を示す。同様に２１，２２及び３１，３２は共通ゲー
ト電極、２３〜２８及び３３〜３８はドレイン電極を示
す。４４は第２の負荷素子の共通ドレイン電極、４３は
共通ゲート電極、４１，４２はソース電極である。第１
図(a)の平面図では集積回路の構造のうちMOSFETの部分
までを示し、金属による配線部分は含まない。但し拡散
と金属、及びポリシリコンと金属との接続のためのコン
タクト穴はすべて描いてある。
ここで示した単位列を用いてＰＬＡを構成した例を第３
図に示す。第３図は第１図に示した単位列を３組横方向
に並べ、各素子間の配線を行なって１つのＰＬＡ回路を
構成したものである。第３図において６０は第一の負荷
素子部分で、６６は電源端子、６７はゲートの接地され
たＰMOSFETによる負荷素子、６５は入力のポリシリコン
線、６１，６２，６３はそれぞれ前述のMOSFET列に相当
し、６１と６２がＡＮＤマトリクス、６３がＯＲマトリ
クスを構成している。７０はＡＮＤマトリクス内で論理
回路を構成するＮMOSFET，６９は各ＮMOSFETのドレイン
を接続する一層目のアルミによる積項線、７２は一層目
のアルミと二層目のアルミを接続するためのスルーホー
ル、６８は二層目のアルミによる積項線、７１は６１と
６２の各MOSFET列の入力ポリシリコン線を接続している
一層目のアルミ、７３は積項線とＯＲマトリクス６３の
入力ポリシリコン線７４を接続する一層目アルミ線、７
６はＯＲマトリクス内で論理回路を構成するためのＮMO
SFET、７５は各ＮMOSFETのドレインを接続する一層目の
アルミによる出力線、７７は二層目アルミによる出力線
７７と一層目アルミとを接続するスルーホール、７８は
ＯＲマトリクス側の負荷素子で、ゲートを接地されたＰ
MOSFETである。なお第３図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたMOSFET
や一部のコンタクト、スルーホールは省略してある。
図に示す。第３図は第１図に示した単位列を３組横方向
に並べ、各素子間の配線を行なって１つのＰＬＡ回路を
構成したものである。第３図において６０は第一の負荷
素子部分で、６６は電源端子、６７はゲートの接地され
たＰMOSFETによる負荷素子、６５は入力のポリシリコン
線、６１，６２，６３はそれぞれ前述のMOSFET列に相当
し、６１と６２がＡＮＤマトリクス、６３がＯＲマトリ
クスを構成している。７０はＡＮＤマトリクス内で論理
回路を構成するＮMOSFET，６９は各ＮMOSFETのドレイン
を接続する一層目のアルミによる積項線、７２は一層目
のアルミと二層目のアルミを接続するためのスルーホー
ル、６８は二層目のアルミによる積項線、７１は６１と
６２の各MOSFET列の入力ポリシリコン線を接続している
一層目のアルミ、７３は積項線とＯＲマトリクス６３の
入力ポリシリコン線７４を接続する一層目アルミ線、７
６はＯＲマトリクス内で論理回路を構成するためのＮMO
SFET、７５は各ＮMOSFETのドレインを接続する一層目の
アルミによる出力線、７７は二層目アルミによる出力線
７７と一層目アルミとを接続するスルーホール、７８は
ＯＲマトリクス側の負荷素子で、ゲートを接地されたＰ
MOSFETである。なお第３図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたMOSFET
や一部のコンタクト、スルーホールは省略してある。
第４図は複数のＰＬＡの配置図を示す図であり、８０は
入力線、８１，８２はＡＮＤマトリクス、８３は積項
線、８４，８５はＯＲマトリクス、８６は出力線を示
す。図では２組のＰＬＡを隣接して並べてあり、これら
は第１図に示した単位列を横方向に並べた上に二層のア
ルミ配線を施こすことによって実現される。第４図の例
では、８１のＡＮＤマトリクスと８４のＯＲマトリクス
による左側のＰＬＡでは、入力数ｆによりＡＮＤマトリ
クスの横幅が決められ、積項線数ｇによってＡＮＤマト
リクスの上下方向の長さ及びＯＲマトリクスの横幅が決
まり、出力数ｈによってＯＲマトリクスの上下方向の長
さが決まる。左側のＰＬＡでは積項線数が少なく、出力
線数が多いため、ＡＮＤマトリクスの上下方向の長さが
短かく、ＯＲマトリクスの方の長さが長くなっている。
一方右側のPLAでは、入力数ｉまたは積項線数ｊによっ
て最大の横幅が決まるが、上下方向の高さは出力数ｋに
比べて、積項線数ｊが多いため、ＡＮＤマトリクスの長
さがＯＲマトリクスより長くなっている。
入力線、８１，８２はＡＮＤマトリクス、８３は積項
線、８４，８５はＯＲマトリクス、８６は出力線を示
す。図では２組のＰＬＡを隣接して並べてあり、これら
は第１図に示した単位列を横方向に並べた上に二層のア
ルミ配線を施こすことによって実現される。第４図の例
では、８１のＡＮＤマトリクスと８４のＯＲマトリクス
による左側のＰＬＡでは、入力数ｆによりＡＮＤマトリ
クスの横幅が決められ、積項線数ｇによってＡＮＤマト
リクスの上下方向の長さ及びＯＲマトリクスの横幅が決
まり、出力数ｈによってＯＲマトリクスの上下方向の長
さが決まる。左側のＰＬＡでは積項線数が少なく、出力
線数が多いため、ＡＮＤマトリクスの上下方向の長さが
短かく、ＯＲマトリクスの方の長さが長くなっている。
一方右側のPLAでは、入力数ｉまたは積項線数ｊによっ
て最大の横幅が決まるが、上下方向の高さは出力数ｋに
比べて、積項線数ｊが多いため、ＡＮＤマトリクスの長
さがＯＲマトリクスより長くなっている。
以上の例ではＡＮＤ及びＯＲマトリクス部分をNMOS，負
荷素子をPMOSとした擬似CMOS回路として説明したが、全
回路をNMOSまたはPMOSだけで構成することも可能であ
り、また負荷素子のゲートにクロック信号を接続したダ
イナミック形式の回路構成とすることも可能である。
荷素子をPMOSとした擬似CMOS回路として説明したが、全
回路をNMOSまたはPMOSだけで構成することも可能であ
り、また負荷素子のゲートにクロック信号を接続したダ
イナミック形式の回路構成とすることも可能である。
以上説明したように、本発明はMOSFET列を縦方向に並べ
た単位列を横方向に並べてＰＬＡを構成することによ
り、高さの揃ったＰＬＡが実現できるので、多数のＰＬ
Ａを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間も、
第４図のように隣接ＰＬＡをすき間なしで並べられ、更
にPLA内のＡＮＤマトリクスとＯＲマトリクスの使用割
合に応じてＡＮＤ側とＯＲ側のMOSFETの増減による調整
が可能であり、集積回路チップ上の占有面積を節約でき
る。電源線やクロック線の位置も標準化されるので、各
ＰＬＡ間の配線も容易になる。
た単位列を横方向に並べてＰＬＡを構成することによ
り、高さの揃ったＰＬＡが実現できるので、多数のＰＬ
Ａを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間も、
第４図のように隣接ＰＬＡをすき間なしで並べられ、更
にPLA内のＡＮＤマトリクスとＯＲマトリクスの使用割
合に応じてＡＮＤ側とＯＲ側のMOSFETの増減による調整
が可能であり、集積回路チップ上の占有面積を節約でき
る。電源線やクロック線の位置も標準化されるので、各
ＰＬＡ間の配線も容易になる。
また集積回路チップの開発に当っては、本発明による単
位列をあらかじめ並べたものを作っておき、回路機能に
応じて必要な部分にアルミで配線していく、というマス
タースライス方式を用いることもでき、開発期間短縮の
効果も期待できる。
位列をあらかじめ並べたものを作っておき、回路機能に
応じて必要な部分にアルミで配線していく、というマス
タースライス方式を用いることもでき、開発期間短縮の
効果も期待できる。
第１図は本発明の実施例の単位列を示す図で(a)は平面
図、(b)は等価回路図である。第２図は従来のＰＬＡを
示す図、第３図は本発明の実施例のＰＬＡ回路例、第４
図は複数のＰＬＡを並べた実施例の図である。１〜４は
第一の負荷素子、 １０，２０，３０はそれぞれ共通接続されたゲート電極
を有するMOSFET列、４１〜４４は第二の負荷素子であ
る。２，１１，１２，２１，２２，３１，３２，４３は
ポリシリコンによるゲート電極、１，６，４４は拡散層
による共通ドレイン又はソース電極、３，４，１３〜１
８，２３〜２８，３３〜３８，４１，４２はそれぞれMO
SFETのドレインまたはソース電極を表わす。５１はＰＬ
Ａの入力端子、５２はＡＮＤマトリクス、５３は積項
線、５４はＯＲマトリクス、５５は出力線を示す。６０
は第一の負荷素子、６１と６２は２つのMOSFET列を用い
たＡＮＤマトリクス、６３は１つのMOSFET列を用いたＯ
Ｒマトリクス、６４は第二の負荷素子を示す。
図、(b)は等価回路図である。第２図は従来のＰＬＡを
示す図、第３図は本発明の実施例のＰＬＡ回路例、第４
図は複数のＰＬＡを並べた実施例の図である。１〜４は
第一の負荷素子、 １０，２０，３０はそれぞれ共通接続されたゲート電極
を有するMOSFET列、４１〜４４は第二の負荷素子であ
る。２，１１，１２，２１，２２，３１，３２，４３は
ポリシリコンによるゲート電極、１，６，４４は拡散層
による共通ドレイン又はソース電極、３，４，１３〜１
８，２３〜２８，３３〜３８，４１，４２はそれぞれMO
SFETのドレインまたはソース電極を表わす。５１はＰＬ
Ａの入力端子、５２はＡＮＤマトリクス、５３は積項
線、５４はＯＲマトリクス、５５は出力線を示す。６０
は第一の負荷素子、６１と６２は２つのMOSFET列を用い
たＡＮＤマトリクス、６３は１つのMOSFET列を用いたＯ
Ｒマトリクス、６４は第二の負荷素子を示す。
Claims (2)
- 【請求項１】第一の負荷素子と、複数の共通接続された
ゲート電極を有する直線状に配置された複数のＦＥＴか
ら成るＦＥＴ列と、第二の負荷素子とを順に縦方向に一
列に並べたものを単位列とし、これを横方向に複数列並
べたことを特徴とするプログラマブルロジックアレイ。 - 【請求項２】上記ＦＥＴは複数に分割された平行するポ
リシリコン線を各々のゲート電極とし、ソース電極を共
通接続したものであることを特徴とする特許請求の範囲
第(1)項記載のプログラマブルロジックアレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239709A JPH061791B2 (ja) | 1985-10-25 | 1985-10-25 | プログラマブルロジツクアレイ |
| US06/902,874 US4745307A (en) | 1985-09-06 | 1986-09-02 | Semiconductor integrated circuit with a programmable logic array |
| DE19863630388 DE3630388A1 (de) | 1985-09-06 | 1986-09-05 | Programmierbare logische anordung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239709A JPH061791B2 (ja) | 1985-10-25 | 1985-10-25 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298744A JPS6298744A (ja) | 1987-05-08 |
| JPH061791B2 true JPH061791B2 (ja) | 1994-01-05 |
Family
ID=17048756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239709A Expired - Lifetime JPH061791B2 (ja) | 1985-09-06 | 1985-10-25 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061791B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4395646A (en) * | 1980-11-03 | 1983-07-26 | International Business Machines Corp. | Logic performing cell for use in array structures |
| JPS60103644A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | マスク式プログラマブルロジツクアレイ |
-
1985
- 1985-10-25 JP JP60239709A patent/JPH061791B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298744A (ja) | 1987-05-08 |
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