JPS62210642A - プログラマブルロジツクアレイ装置 - Google Patents
プログラマブルロジツクアレイ装置Info
- Publication number
- JPS62210642A JPS62210642A JP61054241A JP5424186A JPS62210642A JP S62210642 A JPS62210642 A JP S62210642A JP 61054241 A JP61054241 A JP 61054241A JP 5424186 A JP5424186 A JP 5424186A JP S62210642 A JPS62210642 A JP S62210642A
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- JP
- Japan
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- programmable logic
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Links
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 abstract description 32
- 230000010354 integration Effects 0.000 abstract description 4
- 229920000747 poly(lactic acid) Polymers 0.000 description 21
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000002184 metal Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラマブルロジックアレイ装置に係わり
、特に、各プログラマブルロジックアレイの規模が不統
一でも集積度を低下させることのナイプログラマブルロ
ジックアレイ装置に関する。
、特に、各プログラマブルロジックアレイの規模が不統
一でも集積度を低下させることのナイプログラマブルロ
ジックアレイ装置に関する。
従来この種のグログラマプルアレイとしては、第８図に
示されているようなものがあり、単一の半導体基板７４
上にアンド回路のマトリックス７５とオア回路のマトリ
ックス７６とが形成されており、アンド回路のマトリッ
クス７５の入力信号線群７７と出力信号線群７８は互に
直交する方向に延在している。アンド回路のマ） ＩＪ
クックフ５からの出力信号線群７８はオア回路のマトリ
ックス５への入力信号線群７８ともなっており、オア回
路のマトリックス７６の出力信号線群７９はその入力信
号線群７８に対して直交している。これらの入力信号線
群７７を構成している信号線数は入力情報数ｄに比例し
、同様に出力信号線群７８゜７９を構成する信号線数は
、積項数ｅ１出力情報数ｆにそれぞれ比例している。
示されているようなものがあり、単一の半導体基板７４
上にアンド回路のマトリックス７５とオア回路のマトリ
ックス７６とが形成されており、アンド回路のマトリッ
クス７５の入力信号線群７７と出力信号線群７８は互に
直交する方向に延在している。アンド回路のマ） ＩＪ
クックフ５からの出力信号線群７８はオア回路のマトリ
ックス５への入力信号線群７８ともなっており、オア回
路のマトリックス７６の出力信号線群７９はその入力信
号線群７８に対して直交している。これらの入力信号線
群７７を構成している信号線数は入力情報数ｄに比例し
、同様に出力信号線群７８゜７９を構成する信号線数は
、積項数ｅ１出力情報数ｆにそれぞれ比例している。
上述の如く、従来のプログラマブルロジックアレイを構
成するマトリックス７５．７６への入力信号線群７７．
７８と出力信号線群７８．７９とが互に直交して延在し
ているので、入力情報数ｄ。
成するマトリックス７５．７６への入力信号線群７７．
７８と出力信号線群７８．７９とが互に直交して延在し
ているので、入力情報数ｄ。
積項数ｅ、出力情報数ｆが変化してマトリックス７５．
７６の規模が変化すると、複数のマ） ＩＪックスｑ５
．ｔ６ｒ、（単一の半へ″４体基板７４上にレイアウト
するとき各マトリックス７５．７６の互いに直交する２
辺の長さが変化し、隣接するマトリックス７５．７６間
に隙間が発生して集積度の向上を図れないという問題点
があった。
７６の規模が変化すると、複数のマ） ＩＪックスｑ５
．ｔ６ｒ、（単一の半へ″４体基板７４上にレイアウト
するとき各マトリックス７５．７６の互いに直交する２
辺の長さが変化し、隣接するマトリックス７５．７６間
に隙間が発生して集積度の向上を図れないという問題点
があった。
それで、本発明はマトリックスの規模が変化しても隣接
したマトリックス間に隙間の生じにくいプログラマブル
ロジックアレイ装置を提供することを目的としている。
したマトリックス間に隙間の生じにくいプログラマブル
ロジックアレイ装置を提供することを目的としている。
〔問題点を解決するだめの手段、作用および効果〕本発
明に係わるプログラマブルロジックアレイ装置は、各プ
ログラマブルロジックアレイを構成する複数のトランジ
スタ群と複数の負荷素子とが所定の順序で列方向く配置
されていることから、各プログラマブルロジックアレイ
の規模が変化しても各プログラマブルロジックアレイの
列方向長は変化せず行方同長のみ変化する。しかも、各
プログラマブルロジックアレイを構成する複数のトラン
ジスタ群と複数の負荷素子は所定の順序で列方向に並べ
られているので、複数のプログラマブルロジックアレイ
を行方向に並べたとき配線が容易になり、しかも隣接す
るプログラマブルロジックアレイ間に隙間が生じない。
明に係わるプログラマブルロジックアレイ装置は、各プ
ログラマブルロジックアレイを構成する複数のトランジ
スタ群と複数の負荷素子とが所定の順序で列方向く配置
されていることから、各プログラマブルロジックアレイ
の規模が変化しても各プログラマブルロジックアレイの
列方向長は変化せず行方同長のみ変化する。しかも、各
プログラマブルロジックアレイを構成する複数のトラン
ジスタ群と複数の負荷素子は所定の順序で列方向に並べ
られているので、複数のプログラマブルロジックアレイ
を行方向に並べたとき配線が容易になり、しかも隣接す
るプログラマブルロジックアレイ間に隙間が生じない。
その結果、規模の異なるプログラマブルロジックアレイ
を単一の半導体基板上に集積してもプログラマブルロジ
ックアレイを余分な隙間を生じさせることなく配置でき
集積度の低下を防止できるという効果が得られる。
を単一の半導体基板上に集積してもプログラマブルロジ
ックアレイを余分な隙間を生じさせることなく配置でき
集積度の低下を防止できるという効果が得られる。
次に本発明の一実施例について図面を参照して説明する
。
。
第２図（ａｌ 、 ｔｂ）は本発明の一実施例に係わる
プログラマブルロジックアレイの単位列を示す図であシ
、第２図（ａ）は平面図、第２図（ｂ）はその等価回路
図である。図において、１は第一のＭＯ８Ｉ−ランジス
タ列（以下、ＭＯＳＦＥＴ列）を示し、２はポリシリコ
ンによる共通ゲート電極、３と４はコンタクト孔、５は
拡散層から成る共通ソース電極、６はＭＯＳＦＥＴ列を
構成する各ＭＯ８Ｆ’ＥＴのドレイン電極を示す。７は
第一の負荷素子を示し、８はポリシリコンによる共通ゲ
ート電極、９，１０は拡散層からなり、それぞれソース
電極またはドレイン電極のいずれかになる。１１は第二
のＭＯＳＦＥＴ列を示し、１２はポリシリコンによる共
通ゲート電極、１３は共通ソース電極、１４はＭＯＳＦ
ＥＴ列を構成する各ＭＯ８ＦＥＴのドレイン電極を示す
。１５は第二の負荷素子を示し、１６はポリシリコンに
よる共通ゲート電極、１７．１８は拡散層から成シ、そ
れぞれソース電極またはドレイン電極のいずれかになる
。１９は第三のＭＯＳＦＥＴ列を示し、２０はポリシリ
コンによる共通ゲート電極、２１は共通ソース電極、２
２はＭＯＳＦＥＴ列を構成する各ＭＯ８ＦＥＴのドレイ
／電極を示す。
プログラマブルロジックアレイの単位列を示す図であシ
、第２図（ａ）は平面図、第２図（ｂ）はその等価回路
図である。図において、１は第一のＭＯ８Ｉ−ランジス
タ列（以下、ＭＯＳＦＥＴ列）を示し、２はポリシリコ
ンによる共通ゲート電極、３と４はコンタクト孔、５は
拡散層から成る共通ソース電極、６はＭＯＳＦＥＴ列を
構成する各ＭＯ８Ｆ’ＥＴのドレイン電極を示す。７は
第一の負荷素子を示し、８はポリシリコンによる共通ゲ
ート電極、９，１０は拡散層からなり、それぞれソース
電極またはドレイン電極のいずれかになる。１１は第二
のＭＯＳＦＥＴ列を示し、１２はポリシリコンによる共
通ゲート電極、１３は共通ソース電極、１４はＭＯＳＦ
ＥＴ列を構成する各ＭＯ８ＦＥＴのドレイン電極を示す
。１５は第二の負荷素子を示し、１６はポリシリコンに
よる共通ゲート電極、１７．１８は拡散層から成シ、そ
れぞれソース電極またはドレイン電極のいずれかになる
。１９は第三のＭＯＳＦＥＴ列を示し、２０はポリシリ
コンによる共通ゲート電極、２１は共通ソース電極、２
２はＭＯＳＦＥＴ列を構成する各ＭＯ８ＦＥＴのドレイ
／電極を示す。
第２図ｔａ）の平面図では、集積回路の構造のうち、Ｍ
ＯＳＦＥＴの部分までを示し、金属による配線部分は含
まない。ただし、拡散層と金属及びポリシリコンと金属
との接続のだめのコンタクト孔は記載可能な場所には描
いである。ここで示した単位列を用いてプログラマブル
ロジックアレイ（以下、ＰＬＡ）を構成した例を第３図
に示す。第３図は第２図に示した単位列を４組横方向に
並べ、各素子間の配線を行って１つのＰＬＡ回路を構成
したものである。第３図において、２３は単位列、２４
は第一のＭＯＳＦＥＴ列であり、ＰＬＡのアンドマトリ
クスを構成する。２５は第一の負荷素子、２６は第二の
ＭＯＳＦＥＴ列でＰＬＡのオアマトリクスを構成する。
ＯＳＦＥＴの部分までを示し、金属による配線部分は含
まない。ただし、拡散層と金属及びポリシリコンと金属
との接続のだめのコンタクト孔は記載可能な場所には描
いである。ここで示した単位列を用いてプログラマブル
ロジックアレイ（以下、ＰＬＡ）を構成した例を第３図
に示す。第３図は第２図に示した単位列を４組横方向に
並べ、各素子間の配線を行って１つのＰＬＡ回路を構成
したものである。第３図において、２３は単位列、２４
は第一のＭＯＳＦＥＴ列であり、ＰＬＡのアンドマトリ
クスを構成する。２５は第一の負荷素子、２６は第二の
ＭＯＳＦＥＴ列でＰＬＡのオアマトリクスを構成する。
２７は第二の負荷素子、２８は第三のＭＯＳＦＥＴ列で
ＰＬＡのアンドマトリクスを構成する。このようにとの
ＰＬＡでは、２つのアンドマトリクスと１つのオアマト
リクスより構成される。２９，３０，３１は入カボリシ
リコン線、３２はアンドマトリクス内で論理を構成する
第一のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ８Ｆ
’ＥＴである。３３はオアマトリクス内で論理を構成す
る第二のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ，
５ＦＥＴ、３４はアンドマドｌ）クス内で論理を構成す
る第三のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ８
１ｉ’ＥＴである。３５はゲート３６が接地されたＰチ
ャンネル型ＭＯ８ＦＥＴ、３７は電源端子である。３８
．３９は積項線、４０は出力庫、４１．４２はＰＬＡの
出力である。なお、アンドマトリクス、オアマトリクス
内のＭＯＳＦＥＴは論理を構成するもののみ示しである
。第４図はＰＬＡの信号の流れ図でろる。４３．４４は
アンドマトリクス、４５はオアマトリクスである。４６
゜４７は入力、４８，４９Ｈアンドマトリクスからオア
マトリクスへの入力、５０．５１は出力である。図に示
すようにＰＬＡへの入出力は第４図中上方−または下方
の任意の場所より行うことが可能である。第１図はＰＬ
Ａの配置を示す図である。
ＰＬＡのアンドマトリクスを構成する。このようにとの
ＰＬＡでは、２つのアンドマトリクスと１つのオアマト
リクスより構成される。２９，３０，３１は入カボリシ
リコン線、３２はアンドマトリクス内で論理を構成する
第一のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ８Ｆ
’ＥＴである。３３はオアマトリクス内で論理を構成す
る第二のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ，
５ＦＥＴ、３４はアンドマドｌ）クス内で論理を構成す
る第三のＭＯＳＦＥＴ列の一個のＮチャンネル型ＭＯ８
１ｉ’ＥＴである。３５はゲート３６が接地されたＰチ
ャンネル型ＭＯ８ＦＥＴ、３７は電源端子である。３８
．３９は積項線、４０は出力庫、４１．４２はＰＬＡの
出力である。なお、アンドマトリクス、オアマトリクス
内のＭＯＳＦＥＴは論理を構成するもののみ示しである
。第４図はＰＬＡの信号の流れ図でろる。４３．４４は
アンドマトリクス、４５はオアマトリクスである。４６
゜４７は入力、４８，４９Ｈアンドマトリクスからオア
マトリクスへの入力、５０．５１は出力である。図に示
すようにＰＬＡへの入出力は第４図中上方−または下方
の任意の場所より行うことが可能である。第１図はＰＬ
Ａの配置を示す図である。
５２．５３．５４はＰＬＡである。それぞれのＰＬＡは
その入力数ａ、ａ’、ｂ、ｂ’、ｃ、ｃ’に対応した数
の単位列を使用し、隣接して配置されている。５５は未
使用の単位列であシさらにＰＬＡを増加する場合、５２
′または５４に隣接して配置することができる。
その入力数ａ、ａ’、ｂ、ｂ’、ｃ、ｃ’に対応した数
の単位列を使用し、隣接して配置されている。５５は未
使用の単位列であシさらにＰＬＡを増加する場合、５２
′または５４に隣接して配置することができる。
単位列の第一のＭＯＳＦＥＴ列と第二のＭＯＳＦＥＴ列
または、第二のＭＯ８Ｆ’ＥＴ列と第三のＭＯＳＦＥＴ
列のポリシリコン線を接続することにより、以上説明し
たＰＬＡと構成の異なるＰＬＡを構成することもできる
。第５図ｔａ） 、 （ｂ）はその接続を示す図である
。第５図ｔａＪは第一のＭＯ８ＦＥ’Ｌ”列５６と第二
のＭＯ８ｌｉ”ＥＴ列５７を５９の金属線で接続してい
る。第５図（ｂ）は第二のＭＯ８ＦＥＴ列５７と第三の
ＭＯ８ＦＥＴ列５８を６０の金属線で接続している。第
５図ｔａ） 、 ｔｂ）に示すように単位列が接続され
ると第６図ｆａｔ 、 （ｂ）に示されているよりなＰ
ＬＡを構成することができる。第６図ｔａｌにおいて、
６１はＰＬＡのアンドマトリクス、６２はオアマトリク
スである。アンドマトリクス６１は、第一のＭＯＳＦＥ
Ｔ列と第二のＭＯＳＦＥＴ列をあわせた領域を占めるこ
とができる。第６図ｔｂ）において６３はＰＬＡのオア
マトリクス、６４はアンドマトリクスである。アンドマ
トリクスは第二のＭＯＳＦＥＴ列と第三のＭＯＳＦＥＴ
列をあわせた領域を占めることができる。８０，８３は
ＰＬＡへの入力、８１゜８２はＰＬＡの出力である。第
７図は第６図（ａ）。
または、第二のＭＯ８Ｆ’ＥＴ列と第三のＭＯＳＦＥＴ
列のポリシリコン線を接続することにより、以上説明し
たＰＬＡと構成の異なるＰＬＡを構成することもできる
。第５図ｔａ） 、 （ｂ）はその接続を示す図である
。第５図ｔａＪは第一のＭＯ８ＦＥ’Ｌ”列５６と第二
のＭＯ８ｌｉ”ＥＴ列５７を５９の金属線で接続してい
る。第５図（ｂ）は第二のＭＯ８ＦＥＴ列５７と第三の
ＭＯ８ＦＥＴ列５８を６０の金属線で接続している。第
５図ｔａ） 、 ｔｂ）に示すように単位列が接続され
ると第６図ｆａｔ 、 （ｂ）に示されているよりなＰ
ＬＡを構成することができる。第６図ｔａｌにおいて、
６１はＰＬＡのアンドマトリクス、６２はオアマトリク
スである。アンドマトリクス６１は、第一のＭＯＳＦＥ
Ｔ列と第二のＭＯＳＦＥＴ列をあわせた領域を占めるこ
とができる。第６図ｔｂ）において６３はＰＬＡのオア
マトリクス、６４はアンドマトリクスである。アンドマ
トリクスは第二のＭＯＳＦＥＴ列と第三のＭＯＳＦＥＴ
列をあわせた領域を占めることができる。８０，８３は
ＰＬＡへの入力、８１゜８２はＰＬＡの出力である。第
７図は第６図（ａ）。
ｔｂ＋のように構成てれたＰＬＡの配置例を示す図であ
る。６５．６６はＰＬＡのアンドマトリックス、６７．
６８はオアマトリクスである。６９ 、７０はＰＬＡへ
の入力、７１．７２は出力である。７３゜７４は、隣接
したＰＬＡ間の入出力信号線である。
る。６５．６６はＰＬＡのアンドマトリックス、６７．
６８はオアマトリクスである。６９ 、７０はＰＬＡへ
の入力、７１．７２は出力である。７３゜７４は、隣接
したＰＬＡ間の入出力信号線である。
以上の例ではアンド及びオアマトリクス部分をＮチャン
ネル型ＭＯ８ＦＥＴ、負荷素子をＰチャンネル型ＭＯ８
Ｌ’ＥＴとして説明したが、全回路をＮチャンネル型Ｍ
Ｏ８ＦＥＴｔたけＰチャンネルＭＯ８ＦＥＴだけで構成
することも可能であシ、また負荷素子のゲートにクロッ
ク信号を接続したダイナミック形式の回路構成とするこ
とも可能である。
ネル型ＭＯ８ＦＥＴ、負荷素子をＰチャンネル型ＭＯ８
Ｌ’ＥＴとして説明したが、全回路をＮチャンネル型Ｍ
Ｏ８ＦＥＴｔたけＰチャンネルＭＯ８ＦＥＴだけで構成
することも可能であシ、また負荷素子のゲートにクロッ
ク信号を接続したダイナミック形式の回路構成とするこ
とも可能である。
なお、上記単位列をマトリックス状に配置したものを作
っておけば、回路機能に応じて配線することができ、マ
スタースライス方式を用いることもでき、開発期間の短
縮化を図ることができる。
っておけば、回路機能に応じて配線することができ、マ
スタースライス方式を用いることもでき、開発期間の短
縮化を図ることができる。
第１図は本発明の一実施例の配置を示す概略平面図、第
２図（ａ）は単位列の平面図、第２図ｆｂ）は第２図（
ａｌの等価回路図、第３図は第２図ｔａｌ 、 （ｂ）
の単位列を使用したプログラマブルロジックアレイ装置
の電気回路図、第４図は単位列の入出力配線を示す概略
平面図、第５図（ａ） 、 （ｂ）は単位列の配線例を
それぞれ示す電気回路図、第６図ｔａ） 、 （ｂ）は
プログラマブルロジックアレイの配置をそれぞれ示す概
略平面図、第７図は第６図ｔａｌ 、 ｔｂ）のプログ
ラマブルロジックアレイを使用したプログラマブルロジ
ックアレイ装置の概略平面図、第８図は従来例の概略平
面図である。 １．１１，１９，５６，５７．５８・・・・・・トラン
ジスタ群、７，１５，２５．２７・・・・・・負荷素子
群、５２．５３゜５４．５５・−・・・・プログラマブ
ルロジックアレイ。 代理人 弁理士 内 原 晋 （ａ）
（タノ茅 ２ 図 第 ３ 図 ＜Ｑ＋ （−６３第 ５
図 ジＷシ 乙 図 第 ８ 図
２図（ａ）は単位列の平面図、第２図ｆｂ）は第２図（
ａｌの等価回路図、第３図は第２図ｔａｌ 、 （ｂ）
の単位列を使用したプログラマブルロジックアレイ装置
の電気回路図、第４図は単位列の入出力配線を示す概略
平面図、第５図（ａ） 、 （ｂ）は単位列の配線例を
それぞれ示す電気回路図、第６図ｔａ） 、 （ｂ）は
プログラマブルロジックアレイの配置をそれぞれ示す概
略平面図、第７図は第６図ｔａｌ 、 ｔｂ）のプログ
ラマブルロジックアレイを使用したプログラマブルロジ
ックアレイ装置の概略平面図、第８図は従来例の概略平
面図である。 １．１１，１９，５６，５７．５８・・・・・・トラン
ジスタ群、７，１５，２５．２７・・・・・・負荷素子
群、５２．５３゜５４．５５・−・・・・プログラマブ
ルロジックアレイ。 代理人 弁理士 内 原 晋 （ａ）
（タノ茅 ２ 図 第 ３ 図 ＜Ｑ＋ （−６３第 ５
図 ジＷシ 乙 図 第 ８ 図
Claims (1)
- 複数のプログラマブルロジックアレイを単一の半導体基
板に集積したプログラマブルロジックアレイ装置におい
て、上記各プログラマブルロジックアレイを構成する複
数のトランジスタ群と複数の負荷素子とを所定の順序で
列方向に配置するとともに、各プログラマブルロジック
アレイを行方向に配置したことを特徴とするプログラマ
ブルロジックアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054241A JPS62210642A (ja) | 1986-03-11 | 1986-03-11 | プログラマブルロジツクアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054241A JPS62210642A (ja) | 1986-03-11 | 1986-03-11 | プログラマブルロジツクアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62210642A true JPS62210642A (ja) | 1987-09-16 |
Family
ID=12965042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054241A Pending JPS62210642A (ja) | 1986-03-11 | 1986-03-11 | プログラマブルロジツクアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62210642A (ja) |
-
1986
- 1986-03-11 JP JP61054241A patent/JPS62210642A/ja active Pending
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