JPH0556870B2 - - Google Patents
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- JPH0556870B2 JPH0556870B2 JP60250089A JP25008985A JPH0556870B2 JP H0556870 B2 JPH0556870 B2 JP H0556870B2 JP 60250089 A JP60250089 A JP 60250089A JP 25008985 A JP25008985 A JP 25008985A JP H0556870 B2 JPH0556870 B2 JP H0556870B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマスタースライス基板、特にプログラ
マブルロジツクアレイとゲートアレイを融合化
し、かつ能動層が２層であるCMOS型のマスタ
ースライス基板に関する。
マブルロジツクアレイとゲートアレイを融合化
し、かつ能動層が２層であるCMOS型のマスタ
ースライス基板に関する。
（従来の技術）
従来、半導体集積回路で用いられている
CMOS型のプログラマブルロジツクアレイ（以
下PLAと略す）の構造は、第８図に示す様に
AND平面８５とOR平面８７から構成されてい
る。AND平面８５はNMOSFET群１０７と
PMOSFET群１０５から構成されている。同様
にOR平面８７もNMOSFET群１０８と
PMOSFET群１０６から構成されている。又、
この場合PLAの入力線８４と積項線８６が、又
積項線８６と出力線８８が直交していた。（アー
ル・エツチ・クランベツク、ジヤーナル・オブ・
ソリツド−ステート・サーキツト、：R.H.
KRAM BECK、Journal of Solid−State
Circuits、Vol.sc−17、No.３、pp614−619 June
1982） 又、PLAで順序回路を構成する場合、第９図
のように出力レジスタ８９からの出力の一部１０
０を直接入力レジスタ８３にフイードバツクする
方法があつた。又この場合には、レジスタ８３，
８９の部分に特定のフリツプ・フロツプ等をあら
かじめ設計しておく必要がある。
CMOS型のプログラマブルロジツクアレイ（以
下PLAと略す）の構造は、第８図に示す様に
AND平面８５とOR平面８７から構成されてい
る。AND平面８５はNMOSFET群１０７と
PMOSFET群１０５から構成されている。同様
にOR平面８７もNMOSFET群１０８と
PMOSFET群１０６から構成されている。又、
この場合PLAの入力線８４と積項線８６が、又
積項線８６と出力線８８が直交していた。（アー
ル・エツチ・クランベツク、ジヤーナル・オブ・
ソリツド−ステート・サーキツト、：R.H.
KRAM BECK、Journal of Solid−State
Circuits、Vol.sc−17、No.３、pp614−619 June
1982） 又、PLAで順序回路を構成する場合、第９図
のように出力レジスタ８９からの出力の一部１０
０を直接入力レジスタ８３にフイードバツクする
方法があつた。又この場合には、レジスタ８３，
８９の部分に特定のフリツプ・フロツプ等をあら
かじめ設計しておく必要がある。
（発明が解決しようとする問題点）
上述した従来のPLAは、入力数、積項数、出
力数等によつて、回路の規模が変化すると、その
形状が二次元方向に変化する。この結果、複数の
PLAをチツプ上にレイアウトする場合、すき間
ができやすく、高密度化が困難となつたり、入出
力の信号線や電源線の配線が複雑になるという欠
点がある。また順序回路を構成するためには
PLAだけでなく、フリツプフロツプを第９図に
示す様にAND平面８５、OR平面８７とは別に、
入出力レジスタ８３，８９の位置にあらかじめ準
備する必要があつた。準備するフリツプ・フロツ
プはある一定の機能しか実現できない。それゆえ
に、あらたに別の機能や、それをこえる能力の回
路を実現するには、別のフリツプフロツプ回路等
を金属配線のレベルだけでなく、それ以前のレベ
ルから設計しなおす必要があり、開発期間が増大
すると言う欠点があつた。
力数等によつて、回路の規模が変化すると、その
形状が二次元方向に変化する。この結果、複数の
PLAをチツプ上にレイアウトする場合、すき間
ができやすく、高密度化が困難となつたり、入出
力の信号線や電源線の配線が複雑になるという欠
点がある。また順序回路を構成するためには
PLAだけでなく、フリツプフロツプを第９図に
示す様にAND平面８５、OR平面８７とは別に、
入出力レジスタ８３，８９の位置にあらかじめ準
備する必要があつた。準備するフリツプ・フロツ
プはある一定の機能しか実現できない。それゆえ
に、あらたに別の機能や、それをこえる能力の回
路を実現するには、別のフリツプフロツプ回路等
を金属配線のレベルだけでなく、それ以前のレベ
ルから設計しなおす必要があり、開発期間が増大
すると言う欠点があつた。
本発明の目的は、種々の論理回路を金属配線レ
ベルの変更のみで実現でき、しかも高密度のマス
タースライス基板を提供することにある。
ベルの変更のみで実現でき、しかも高密度のマス
タースライス基板を提供することにある。
（問題点を解決するための手段）
本発明を用いれば、第１の導電形のMISFET
と第２の導電形のMISFETをそれぞれ１個ずつ
備え、これらを左右に、かつドレイン電流方向に
配置し第１のMISFET対を形成し、この対をｌ
個（ｌは任意の整数）ドレイン電流方向と直角方
向に縦に一直線に配列して第１の基本セル群と
し、前記第１のMISFET対と同じ構成の第２の
MISFET対をｍ個（ｍは任意の整数）ドレイン
電流方向と直角方向に、一直線配列し、第１の導
電形のMISFETの全てのゲート電極を相互に接
続し、ゲート電極から見て第２の導電形の
MISFETと反対側に位置する全ての電極を相互
に接続し、さらに第２の導電形のMISFETの全
てのゲート電極を相互に接続して、第２の基本セ
ル群とし、前記第２の基本セル群と同じ構成で、
かつｎ個（ｎは任意の整数）の第３のMISFET
対より構成されるセル群を第３の基本セル群と
し、第１の基本セル群、第２の基本セル群、第３
の基本セル群をドレイン電流方向と直角の方向と
順に一列に配列して単位列とし、複数個の単位列
をお互いに線対称となるようにドレイン電流方向
に並べて単位ブロツクとし、さらに１個以上の該
単位ブロツクをドレイン電流方向と直角の方向に
順次配置したブロツクと、前記第１の基本セル群
と同様な構造を有する第４の基本セル群を前記単
位列と同数だけドレイン電流方向に配列したブロ
ツクとをドレイン電流方向に直角な方向に並べた
ことを特徴とするマスタースライス基板が得られ
る。
と第２の導電形のMISFETをそれぞれ１個ずつ
備え、これらを左右に、かつドレイン電流方向に
配置し第１のMISFET対を形成し、この対をｌ
個（ｌは任意の整数）ドレイン電流方向と直角方
向に縦に一直線に配列して第１の基本セル群と
し、前記第１のMISFET対と同じ構成の第２の
MISFET対をｍ個（ｍは任意の整数）ドレイン
電流方向と直角方向に、一直線配列し、第１の導
電形のMISFETの全てのゲート電極を相互に接
続し、ゲート電極から見て第２の導電形の
MISFETと反対側に位置する全ての電極を相互
に接続し、さらに第２の導電形のMISFETの全
てのゲート電極を相互に接続して、第２の基本セ
ル群とし、前記第２の基本セル群と同じ構成で、
かつｎ個（ｎは任意の整数）の第３のMISFET
対より構成されるセル群を第３の基本セル群と
し、第１の基本セル群、第２の基本セル群、第３
の基本セル群をドレイン電流方向と直角の方向と
順に一列に配列して単位列とし、複数個の単位列
をお互いに線対称となるようにドレイン電流方向
に並べて単位ブロツクとし、さらに１個以上の該
単位ブロツクをドレイン電流方向と直角の方向に
順次配置したブロツクと、前記第１の基本セル群
と同様な構造を有する第４の基本セル群を前記単
位列と同数だけドレイン電流方向に配列したブロ
ツクとをドレイン電流方向に直角な方向に並べた
ことを特徴とするマスタースライス基板が得られ
る。
（実施例）
本発明を実施例を用いて説明する。
第１図ｅは、基板に敷きつめたMOSFET単位
列２７とCMOS構成のゲートアレイ（以下G.A.
と略称する）を作製するための単位セル（以下
G.A.セルと略称する）からなる列（以下G.A.用
基本セル群と略称する）２９の配置を示す図であ
る。MOSFET単位列２７とG.A.用基本セル群２
９の内容を第１図ａに示す。第１図ａは作成され
たMOSFETのレイアウトを示す概略図、第１図
ｂは、第１図ａに示したMOSFETからなる回路
の等価回路図である。
列２７とCMOS構成のゲートアレイ（以下G.A.
と略称する）を作製するための単位セル（以下
G.A.セルと略称する）からなる列（以下G.A.用
基本セル群と略称する）２９の配置を示す図であ
る。MOSFET単位列２７とG.A.用基本セル群２
９の内容を第１図ａに示す。第１図ａは作成され
たMOSFETのレイアウトを示す概略図、第１図
ｂは、第１図ａに示したMOSFETからなる回路
の等価回路図である。
図において、１はG.A.用基本セル群で、
nMOSFET、pMOSFETからなるCMOS構成の
G.A.セルがｌ個（ｌは２以上）用意してある。
６はnMOSFET用のポリシリコンゲート電極、
７はpMOSFET用のポリシリコンゲート電極、
４はnMOSFETのソースまたはドレイン電極、
５はpMOSFETのソースまたはドレイン電極で
ある。
nMOSFET、pMOSFETからなるCMOS構成の
G.A.セルがｌ個（ｌは２以上）用意してある。
６はnMOSFET用のポリシリコンゲート電極、
７はpMOSFET用のポリシリコンゲート電極、
４はnMOSFETのソースまたはドレイン電極、
５はpMOSFETのソースまたはドレイン電極で
ある。
２は、CMOS構成のPLAを作製するための基
本セル群であり、セルは、共通接続されたソース
電極８と、共通接続されたポリシリコンゲート電
極１１を持つたnMOSFET列、および、共通接
続されたゲート電極１２を持つpMOSFETの列
からなりそれぞれｍ個のｎチヤネル、ｐチヤネル
のMOSFETが用意してある。ただしG.A.用基本
セル群１のMOSFETよりチヤンネル幅は狭い。
３は、基本セル群２と同じチヤネル幅で、同じ配
置と接続をしたnMOSFET列、pMOSFET列か
らなり、それぞれｎ個のMOSFETが用意してあ
る。
本セル群であり、セルは、共通接続されたソース
電極８と、共通接続されたポリシリコンゲート電
極１１を持つたnMOSFET列、および、共通接
続されたゲート電極１２を持つpMOSFETの列
からなりそれぞれｍ個のｎチヤネル、ｐチヤネル
のMOSFETが用意してある。ただしG.A.用基本
セル群１のMOSFETよりチヤンネル幅は狭い。
３は、基本セル群２と同じチヤネル幅で、同じ配
置と接続をしたnMOSFET列、pMOSFET列か
らなり、それぞれｎ個のMOSFETが用意してあ
る。
第１図ｅに示したMOSFET単位列内には、G.
A.用基本セル群１、基本セル群２，３がそれぞ
れ１個ずつドレイン電流と直角方向に並んでい
る。この単位列をドレイン電流方向に複数個配置
して作成した単位ブロツク１３のレイアウト図お
よびその等価回路図を第１図ｃ，ｄに示す。この
時、MOSFET単位列２８をドレイン電流方向と
直角な方向に対して線対称になる様に移動させた
MOSFET単位列２７と、MOSFET単位列２８
を交互に、ドレイン電流方向に配置する。また、
最近接の同導電型MOSFETのソースまたはドレ
イン電極は接続する。
A.用基本セル群１、基本セル群２，３がそれぞ
れ１個ずつドレイン電流と直角方向に並んでい
る。この単位列をドレイン電流方向に複数個配置
して作成した単位ブロツク１３のレイアウト図お
よびその等価回路図を第１図ｃ，ｄに示す。この
時、MOSFET単位列２８をドレイン電流方向と
直角な方向に対して線対称になる様に移動させた
MOSFET単位列２７と、MOSFET単位列２８
を交互に、ドレイン電流方向に配置する。また、
最近接の同導電型MOSFETのソースまたはドレ
イン電極は接続する。
G.A.用基本セル群２９についても同様に配置
接続する。
接続する。
以上述べた、MOSFET単位列２７およびG.A.
用基本セル群２９が第１図ｅの様に敷きつめられ
たマスタースライス基板を使用して、任意の回路
を作成する例を次に示す。
用基本セル群２９が第１図ｅの様に敷きつめられ
たマスタースライス基板を使用して、任意の回路
を作成する例を次に示す。
前述のマスタースライス基板においては、
MOSFETのドレイン電流に垂直な方向にG.A.セ
ルがｌ個並んでいるが、このうち２個のG.A.セ
ルを用い金属配線６３，６４を形成する事でＤタ
イプフリツプフロツプ（Ｄ−Ｆ／Ｆ）を作製する
ことができる。第２図ａはG.A.セル２個を用い
作製したＤ−Ｆ／Ｆの等価回路どある。第２図ｂ
は作製したＤ−Ｆ／Ｆのレイアウトの概略図であ
る。
MOSFETのドレイン電流に垂直な方向にG.A.セ
ルがｌ個並んでいるが、このうち２個のG.A.セ
ルを用い金属配線６３，６４を形成する事でＤタ
イプフリツプフロツプ（Ｄ−Ｆ／Ｆ）を作製する
ことができる。第２図ａはG.A.セル２個を用い
作製したＤ−Ｆ／Ｆの等価回路どある。第２図ｂ
は作製したＤ−Ｆ／Ｆのレイアウトの概略図であ
る。
なお、図中の端子名は第２図ａ，ｂで一致して
いる。このＤ−Ｆ／Ｆを使用すれば、入出力レジ
スタを作製することができる。
いる。このＤ−Ｆ／Ｆを使用すれば、入出力レジ
スタを作製することができる。
第３図には、前述の基本セル２を用い、入力信
号Ａ，Ｂ，Ｃ，Ｄに対して出力信号f1＝＋、
f2＝＋を出力する組み合せ回路を作成した例
を示す。第３図ａに等価回路図、第３図ｂ，ｃに
第３図ａに対応するレイアウト例を示す。この例
では、基本セル群２を４列のみで回路を作製して
いる。
号Ａ，Ｂ，Ｃ，Ｄに対して出力信号f1＝＋、
f2＝＋を出力する組み合せ回路を作成した例
を示す。第３図ａに等価回路図、第３図ｂ，ｃに
第３図ａに対応するレイアウト例を示す。この例
では、基本セル群２を４列のみで回路を作製して
いる。
図において、３５，３６，４５，４７，４８は
第１層目金属配線、３７，３８，４６は第２層目
金属配線、２２はpMOSFET、２５は
nMOSFETである。また、後述する様に、基本
単位セル群２を用いPLAのAND平面NORアレ
イを作成した場合、３８，４８は電流電源線、３
５，４５は入力線、３６，３７，４６，４７は積
項線となる。３９は、第１層目金属配線と
MOSFETを接続するためのコンタクトホール、
４０は第１層目金属配線と第２層金属配線を接続
するスルーホール、４１はコンタクトホールとス
ルーホールが同時に形成されてつくられた穴を意
味する。基本セル群３においても同様な金属配線
を行ない、任意のNOR回路を作成できる。
第１層目金属配線、３７，３８，４６は第２層目
金属配線、２２はpMOSFET、２５は
nMOSFETである。また、後述する様に、基本
単位セル群２を用いPLAのAND平面NORアレ
イを作成した場合、３８，４８は電流電源線、３
５，４５は入力線、３６，３７，４６，４７は積
項線となる。３９は、第１層目金属配線と
MOSFETを接続するためのコンタクトホール、
４０は第１層目金属配線と第２層金属配線を接続
するスルーホール、４１はコンタクトホールとス
ルーホールが同時に形成されてつくられた穴を意
味する。基本セル群３においても同様な金属配線
を行ない、任意のNOR回路を作成できる。
第４図ａはG.A.用基本セル群１、基本セル群
２，３を用い、G.A.でインバータを、基本セル
群２，３でNORアレイをつくり、インバータ群
７２とNORアレイ７３でAND平面７０を、
NORアレイ７４とインバータ群７５でOR平面７
１を作成しPLAをつくり、入力信号Ａ，Ｂ，Ｃ
に対して出力信号ｆ＝Ａ・＋・Ｃを出力する
組み合せ回路を作成した例である。この場合、
AND平面７０内NORアレイ７３は基本セル群２
を、OR平面７１内NORアレイ７４は基本セル群
３を用いて作製する。この例では横に並んだ
MOSFET単位列３列と、次段MOSFET単位列
内のG.A.セルを用いてPLAを作製している。
２，３を用い、G.A.でインバータを、基本セル
群２，３でNORアレイをつくり、インバータ群
７２とNORアレイ７３でAND平面７０を、
NORアレイ７４とインバータ群７５でOR平面７
１を作成しPLAをつくり、入力信号Ａ，Ｂ，Ｃ
に対して出力信号ｆ＝Ａ・＋・Ｃを出力する
組み合せ回路を作成した例である。この場合、
AND平面７０内NORアレイ７３は基本セル群２
を、OR平面７１内NORアレイ７４は基本セル群
３を用いて作製する。この例では横に並んだ
MOSFET単位列３列と、次段MOSFET単位列
内のG.A.セルを用いてPLAを作製している。
図において、８０はpMOSFET、８１は
nMOSFET、７６はPLAへの入力線、７７，７
８は積項線、７９はPLAからの出力線、４８は
電流電源線である。なお、第４図ａにおいて、回
路作成に必要でないMOSFETは、便宜上、省略
して書いた。
nMOSFET、７６はPLAへの入力線、７７，７
８は積項線、７９はPLAからの出力線、４８は
電流電源線である。なお、第４図ａにおいて、回
路作成に必要でないMOSFETは、便宜上、省略
して書いた。
以上の例から、任意の組み合せ回路を作成でき
ることが判る。
ることが判る。
第４図ｂは、G.A.用基本セル群１、基本セル
群２，３を用い作成したPLAに、さらにG.A.用
基本セル群１によつて作成した入出力レジスタを
付加した場合を示した模式図である。
群２，３を用い作成したPLAに、さらにG.A.用
基本セル群１によつて作成した入出力レジスタを
付加した場合を示した模式図である。
図において、８３は入力レジスタ、８５は
PLAを構成するAND平面、８７はPLAを構成す
るOR平面８９は出力レジスタを示す。また８２
は回路への入力線、８４はPLAへの入力線、８
６は積項線、８８はPLAからの出力線、９０は
回路からの出力線である。図で示されている様
に、本発明を用いて作製した入出力レジスタ付
PLAでは、信号が図面の上から下へ直線的に流
れている。
PLAを構成するAND平面、８７はPLAを構成す
るOR平面８９は出力レジスタを示す。また８２
は回路への入力線、８４はPLAへの入力線、８
６は積項線、８８はPLAからの出力線、９０は
回路からの出力線である。図で示されている様
に、本発明を用いて作製した入出力レジスタ付
PLAでは、信号が図面の上から下へ直線的に流
れている。
第５図は、複数のPLAを作成した場合の配置
図である。
図である。
図において、８５はAND平面、８７はOR平面、
８４は入力線、８６は積項線、８８は出力線であ
る。
８４は入力線、８６は積項線、８８は出力線であ
る。
本発明を用いれば、（入力数、積項数、出力数）
が（i1、s1、1）、（i2、s2、2）、（i3、s3、3
）
と異なつた回路を効率的に配置し、PLA間に存
在する余分なすきまをはぶき集積度を高めること
が可能になることがわかる。ただし、s1、s2、s3
≦ｍ、O1、O2、O3≦ｎである。
が（i1、s1、1）、（i2、s2、2）、（i3、s3、3
）
と異なつた回路を効率的に配置し、PLA間に存
在する余分なすきまをはぶき集積度を高めること
が可能になることがわかる。ただし、s1、s2、s3
≦ｍ、O1、O2、O3≦ｎである。
第６図は本マスタースライス基板を用い、金属
配線を用いてPLAによる順序回路を表現したも
のである。９１，９２は第２図ａで示した回路に
対応し９１は入力用Ｄラツチ、９２は出力用Ｄラ
ツチとなつている。９３は入力用Ｄラツチへの第
１のクロツク信号線で９４は出力用Ｄラツチへの
第２のクロツク信号線である。９５は第１ａの基
本セル群２，３からなるMOSFET群に対応す
る。
配線を用いてPLAによる順序回路を表現したも
のである。９１，９２は第２図ａで示した回路に
対応し９１は入力用Ｄラツチ、９２は出力用Ｄラ
ツチとなつている。９３は入力用Ｄラツチへの第
１のクロツク信号線で９４は出力用Ｄラツチへの
第２のクロツク信号線である。９５は第１ａの基
本セル群２，３からなるMOSFET群に対応す
る。
入力用Ｄラツチ９１の出力９６は入力用Ｄラツ
チへの入力９７の正反転信号で直接PLAのAND
平面内NORアレイへの正反入力となり、出力用
Ｄラツチ９２の出力９８は、PLAのOR平面内
NORアレイからの出力９９の正反転出力で、
PLAのそれぞれ正．反出力となつている。また
１００は出力用Ｄラツチからの正反いずれかの出
力であり、PLAの入力用Ｄラツチへフイードバ
ツクされている。
チへの入力９７の正反転信号で直接PLAのAND
平面内NORアレイへの正反入力となり、出力用
Ｄラツチ９２の出力９８は、PLAのOR平面内
NORアレイからの出力９９の正反転出力で、
PLAのそれぞれ正．反出力となつている。また
１００は出力用Ｄラツチからの正反いずれかの出
力であり、PLAの入力用Ｄラツチへフイードバ
ツクされている。
第７図はPLAの入力用Ｄラツチと出力用Ｄラ
ツチを兼用した場合を示すものであり、第１の
PLA１０１のOR平面内NORアレイからの出力
１０５をＤラツチ１０９を通して第２のPLA１
０３に入力しており、第３のPLA１０２のOR平
面内NORアレイからの出力１０７，１０８をＤ
ラツチ１０９を通じて、第２のPLA１０３に入
力している。１０６は第１のPLAの１０１のOR
平面内NORアレイからの出力でＤラツチ１０９
を通して第４のPLA１０４に入力されている。
ツチを兼用した場合を示すものであり、第１の
PLA１０１のOR平面内NORアレイからの出力
１０５をＤラツチ１０９を通して第２のPLA１
０３に入力しており、第３のPLA１０２のOR平
面内NORアレイからの出力１０７，１０８をＤ
ラツチ１０９を通じて、第２のPLA１０３に入
力している。１０６は第１のPLAの１０１のOR
平面内NORアレイからの出力でＤラツチ１０９
を通して第４のPLA１０４に入力されている。
本実施例においては、基本セル群２，３内の
nMOSFETとpMOSFETのゲート電極は別個に
作成しているが、共通接続したポリシリコンゲー
ト電極を用いても問題はない。
nMOSFETとpMOSFETのゲート電極は別個に
作成しているが、共通接続したポリシリコンゲー
ト電極を用いても問題はない。
以上説明した様に、集積回路の開発にあたり、
本発明による構成のマスタースライス基板をあら
かじめ作成しておけば、以下に示す効果がある。
本発明による構成のマスタースライス基板をあら
かじめ作成しておけば、以下に示す効果がある。
第１に所望のCMOS型及び他の型の回路を必
要最小限のMOSFET単位列およびG.A.用基本セ
ル群を用い作成できる。この結果、残りの
MOSFET単位列およびG.A.用基本セル群は他の
回路作成に使用できる。
要最小限のMOSFET単位列およびG.A.用基本セ
ル群を用い作成できる。この結果、残りの
MOSFET単位列およびG.A.用基本セル群は他の
回路作成に使用できる。
第２に複数の回路を作成する時に、回路間のす
きまを従来より少なくすることができ、高集積な
回路を作成できる。
きまを従来より少なくすることができ、高集積な
回路を作成できる。
第３に金属線の変更のみで、必要な所へ、必要
なフリツプフロツプを作成できるので、任意の順
序回路を短時間で開発することができる。
なフリツプフロツプを作成できるので、任意の順
序回路を短時間で開発することができる。
第１図は、本発明において用いられるマスター
スライス基板内のMOSFETの配置を示した図、
第２図は、本発明を用いてＤ−Ｆ／Ｆを作成した
場合の等価回路およびレイアウト図、第３図は、
本発明を用いて、任意のNOR回路を作成した場
合の等価回路およびレイアウト図、第４図は本発
明を用いて任意の組み合せ回路を作成した場合の
構成図、第５図は、本発明を用いて多数のPLA
を作成した場合の、各PLAの配置図、第６図は、
出力信号の一部が入力信号にフイードバツクされ
ている回路を作製する場合の入出力レジスタ付
PLAの構成図、第７図は、本発明を用いた場合
の、PLA間の接続の仕方を示した構成図、第８
図は従来法におけるCMOS構成のPLAの構成図、
第９図は従来法における入出力レジスタ付PLA
の構成図である。 図において、１〜３は基本セル群、４，５，
８，９，１０はソースまたはドレイン電極、６，
７，１１，１２はゲート電極、２１〜２３，８０
はpMOSFET、２４〜２６，８１はnMOSFET、
２７，２８は単位列、１３は単位ブロツク、１４
はゲートアレイ用基本セル群のブロツク、６３，
３５，３６，４５，４７，４８は第１層目金属配
線、６４，３７，３８，４６は第２層目金属配
置、３０，３５，４５は、NORアレイへの入力
線、３１，３２，３６，３７，４６，４７は積項
線、３３，３８，４８は電源線、３４はGND線、
３９はコンタクトホール、４０はスルーホール、
４１はコンタクトホールとスルーホール、７０，
８５はAND平面、７１，８７はOR平面、７２，
７５はインバータ群、７３，７４はNORアレイ、
８３，９１は入力レジスタ、８９，９２は出力レ
ジスタ、７６，８４，９６はPLAへの入力線、
７７，７８，８６は積項線、７９，８８，９９は
PLAからの出力線、８２は入力線、９０は出力
線、９３はクロツク信号、１００はフイードバツ
ク線、である。
スライス基板内のMOSFETの配置を示した図、
第２図は、本発明を用いてＤ−Ｆ／Ｆを作成した
場合の等価回路およびレイアウト図、第３図は、
本発明を用いて、任意のNOR回路を作成した場
合の等価回路およびレイアウト図、第４図は本発
明を用いて任意の組み合せ回路を作成した場合の
構成図、第５図は、本発明を用いて多数のPLA
を作成した場合の、各PLAの配置図、第６図は、
出力信号の一部が入力信号にフイードバツクされ
ている回路を作製する場合の入出力レジスタ付
PLAの構成図、第７図は、本発明を用いた場合
の、PLA間の接続の仕方を示した構成図、第８
図は従来法におけるCMOS構成のPLAの構成図、
第９図は従来法における入出力レジスタ付PLA
の構成図である。 図において、１〜３は基本セル群、４，５，
８，９，１０はソースまたはドレイン電極、６，
７，１１，１２はゲート電極、２１〜２３，８０
はpMOSFET、２４〜２６，８１はnMOSFET、
２７，２８は単位列、１３は単位ブロツク、１４
はゲートアレイ用基本セル群のブロツク、６３，
３５，３６，４５，４７，４８は第１層目金属配
線、６４，３７，３８，４６は第２層目金属配
置、３０，３５，４５は、NORアレイへの入力
線、３１，３２，３６，３７，４６，４７は積項
線、３３，３８，４８は電源線、３４はGND線、
３９はコンタクトホール、４０はスルーホール、
４１はコンタクトホールとスルーホール、７０，
８５はAND平面、７１，８７はOR平面、７２，
７５はインバータ群、７３，７４はNORアレイ、
８３，９１は入力レジスタ、８９，９２は出力レ
ジスタ、７６，８４，９６はPLAへの入力線、
７７，７８，８６は積項線、７９，８８，９９は
PLAからの出力線、８２は入力線、９０は出力
線、９３はクロツク信号、１００はフイードバツ
ク線、である。
Claims (1)
- １ 第１の導電形のMISFETと第２の導電形の
MISFETをそれぞれ１個ずつ備え、これらを左
右に、かつドレイン電流方向に配置し、第１の
MISFET対を形成し、この対をｌ個（ｌは任意
の整数）ドレイン電流方向と直角方向に一直線に
配列して第１の基本セル群とし、前記第１の
MISFET対と同じ構成の第２のMISFET対をｍ
個（ｍは任意の整数）ドレイン電流方向と直角方
向に一直線に配列し、第１の導電形のMISFET
の全てのゲート電極を相互に接続し、ゲート電極
から見て第２の導電形のMISFETと反対側に位
置する全ての電極を相互に接続し、さらに第２の
導電形のMISFETの全てのゲート電極を相互に
接続して、第２の基本セル群とし、前記第２の基
本セル群と同じ構成で、かつｎ個（ｎは任意の整
数）の第３のMISFET対より構成されるセル群
を第３の基本セル群とし、第１の基本セル群、第
２の基本セル群、第３の基本セル群をドレイン電
流方向と直角の方向に順に一列に配列して単位列
とし、複数個の単位列をお互いに線対称となるよ
うにドレイン電流方向に並べて単位ブロツクと
し、さらに１個以上の該単位ブロツクをドレイン
電流方向と直角の方向に順次配置したブロツク
と、前記第１の基本セル群と同じ構造を有する第
４の基本セル群を前記単位列と同数だけドレイン
電流方向に配列したブロツクとをドレイン電流方
向に直角な方向に並べたことを特徴とするマスタ
ースライス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250089A JPS62109340A (ja) | 1985-11-08 | 1985-11-08 | マスタ−スライス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250089A JPS62109340A (ja) | 1985-11-08 | 1985-11-08 | マスタ−スライス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109340A JPS62109340A (ja) | 1987-05-20 |
| JPH0556870B2 true JPH0556870B2 (ja) | 1993-08-20 |
Family
ID=17202646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250089A Granted JPS62109340A (ja) | 1985-11-08 | 1985-11-08 | マスタ−スライス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109340A (ja) |
-
1985
- 1985-11-08 JP JP60250089A patent/JPS62109340A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109340A (ja) | 1987-05-20 |
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