JPS6254450A

JPS6254450A - マスタ−スライス基板

Info

Publication number: JPS6254450A
Application number: JP60194334A
Authority: JP
Inventors: Katsuya Furuki; 古木　勝也; Kenichi Koyama; 健一小山; Takemitsu Kunio; 國尾　武光; Tadayoshi Enomoto; 榎本　忠儀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-09-02
Filing date: 1985-09-02
Publication date: 1987-03-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（童業上の利用分野）本発明はマスタースライス基板、特にプログラマブルロ
ジックアレイとゲートアレイを融合化し、かつ、能動層
が２層である０ＭＯ８型のマスタースライス基板て関す
る。

（従来の技術）従来、半導体集積回路で用いられている０ＭＯ８型のプ
ログラマブルロジックアレイ（以下ＰＴ。

Ａと略す）の構造は、第８図に示す様にＡＮＤマトリク
ス６８とＯＲマトリクス６９から構成されている。ＡＮ
Ｄマトリクス６８はＮＭＯ８ＦＥＴ群９７とＰＭ０８Ｆ
ＥＴ群９６から構成されている。同様にＯＲマトリクス
６９もＮＭＯａＦＥＴ群９８とＰＭ０８ＰＢＴ群９９か
ら構成されている。又、この場合ＰＬＡの入力線７１と
積項線７３が、又積項線７３と出力線７５が直交してい
たつ（アール・エッチ・クランベック、ジャーナル・オ
ブｅソリッドーステートｅサーキット、　：　Ｒ，Ｈ。

ＫＲＡＭＢＦｉＣＫ、　　Ｊｏｕｒｎａｌ　ｏｆ　５ｏ
ｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ。

Ｖｏｌ、５ｃ−１７，４３，ｐｐ　６１４−６１９　Ｊ
ｕｎｅ　１９８２）又、ＰＬＡで順序回路を構成する場
合、第９図のように出力レジスタ７０からの出力の一部
１００をｒｆｆ接入力レジスタ６７にフィードバックす
る方法があった。又この場合には、レジスタ６７．７０
の部分に特定のフリップのフロップ等をあらかじめ設計
しておく必要がある。

（発明が解決１〜ようとする問題点）上述した従来のＰＬＡＩｒ！入力数、積項数、出力数等
によって回路の規模が変化すると、その形状が二次元方
向に変化する。この結果、複数のＰＬＡをチップ上にレ
イアウトする場合、すき間ができやすく高密度化が困難
とかったり、入出力の信号線や電源線の配線が複雑にな
るという欠点がある。また順序回路を構成するためには
ＰＬＡだけで彦〈フリップフロップ全第９図に示す様に
、ＡＮＤマトリクス、ＯＲマトリクスとは別に入出力レ
ジスタ６７．７０の位置にあらかじめ準備する必要かあ
った。準備するフリップ・７０ツブはある一定の機能し
か実現でき彦い。それゆえに、あらたに別の機能やそれ
をこえる能力の回路を実現するＫは、別のフリップフロ
ップ回路等を金属配線のレベルだけでなくそれ以前のレ
ベルから設計し々おす必要があり、開発期間が増大する
と言う欠点があった。

本発明の目的は種々の論理回路を金属配線のレベルのみ
の変更で実現できしかも高密度のマスタースライス基板
を提供することにある。

（問題を解決するための手段）本発明を用いればトランジスタ、容量、抵抗々どの素子
を含む第１及び第２の能動層が絶縁膜を介して上下に配
置された基板において、まず、第１導電型のＭＩＳＦＥ
Ｔをドレイン電流方向に２個配置し、かつそれぞれの前
記ＭＯ８ＦＥＴのドレイン又はソース電極のうち、近接
する電極を互いに接続し次第１のＭＩＳＦＥＴ対を第１
の能動層内に作製し、第２導電型のＭＩ８ＦＦｔＴｉド
レイン電流方向に２個配置し、かつそれぞれの前記ＭＩ
ＳＦｇＴのソース又はドレイン電極のうち近接する電極
を互い接続し次第２のＭＩ８ＦＩ！ｉ’ｒ対を第２の能
動層内に作製し、第１のＭＩＳＦＥＴ対と第２のＭＩＳ
ＦＥＴ対のおのおののゲート電極は上下に重なり合うが
、他の電極は、上下に重なり合わない位置に第１及び第
２のＭＩＳＦＥＴ対を配置し友ものを、第１の基本セル
とし、次に、第１導電型ＭＩＳＦＥＴをドレイン電流に
垂直力方向に複数個配置した第１導電型のＭＩＳＦＥＴ
列を、ドレイン電流に垂直な方向を対称軸として左右対
称に２列配置し、かつ２列に並んだ各第１導電型ＭＩｆ
９ＦＢＴの内側のドレイン又はソース電極を全て共通に
接続し、さらに各第１導電型ＭＩａＦＢＴ列のゲート電
極も共通に接続した第１のＭＩＳＦＥＴ群を第１の能動
層に作製し、つぎに、第１のＭＩ　５ＦＥＴ群罠配置し
たＭＩ８１ｉ’ＥＴ数と同数の第２導電型ＭＩＳＦＥＴ
ｔ−ドレイン電流に垂直な方向く配置した第２導電型Ｍ
Ｉ　５ＦＢＴ列を、ドレイン電流に垂直な方向を対称軸
として左右対称に２列配置し、かつ２列に並んだ各第２
導電型ＭＩＳＦＥＴの内側のドレインまたはソース電極
を左右対称になっている対ごとに接続し、さらに各第２
導電型ＭＩａＦＥｉＴ列のゲート電極も共通に接続した
第２のＭＩＳＦＥＴ群を第２の能動層に作製し、第１＋
７）ＭＩＳＦＥＴ群、第２のＭＩＳＦＥＴ群の各ゲート
電極は上下に重なり合う位置に配置するが、他の電極は
上下に重なり合わない様に、第１及び第２の能動層内の
ＭＩＳＦＥＴを１つずつ互い違いに、第１及び第２のＭ
ＩＳＦＥＴ群を配置したものを第２の基本セルとし、第
１の基本セル、第２の基本セル、第一の基本セルをそれ
ぞれ１つ以上、たて方向に並べたものを単位列として、
この単位列を横方向、たて方向に複数個並べた基板を作
成した後、最後に、これらの各電極を配線接続する事で
、任意の論理回路を作成できることを特徴とするプログ
ラマブルロジックアレイが得られる。

一１九本発明を用いればトランジスタ、容量、抵抗々ど
の素子を含む能動層が絶縁膜を介して上下て配置された
基板において、まず、第１のＰチャネルのＭＩＳＦＥＴ
ｔ−ドレイン電流方向に’２個配置し、かつそれぞれの
前記ＭＩＳＦＥＴのドレイン又はソース電極のうち近接
する電極を互いに接続した第１のＭＩ　８ＦＥＴ対を下
層の能動層内に作製し、前記第１のＰチャネルＭＯ８Ｐ
ＥＴよりもチャネル幅がせまいＮチャネルのＭＩＳＦＥ
Ｔをドレイン電流方向に２個配置し、かつそれぞれの前
記Ｍ　Ｉ　ｆ９　Ｆ　Ｅ　Ｔのソース又はドレイン′逍
葎の　“うち近接する電極を互い接続した第２のＭＩＳ
ＦＥＴ対を上層の能動層内に作製し、第１のＭＩＳＦＥ
Ｔ対と第２のＭＩＳＦＥＴｒ対のおのおののゲート電極
は上下Ｋｆｒｆｘり合うが、他の電極は、上下に＊カリ
合わない位置に第１及び第２のＭＩＳＦＥＴ対を配置し
たものを、第１の基本セルとし、次に、第２のＰチャネ
／Ｌ／ＭＩ１９ＦＥＴｔ−ドレイン電流に垂直な方向に
複数個配置した第２のＰチャネルＭＩ８Ｆ１４Ｔ列を、
ドレイン電流に垂直が方向を対称軸として左右対称に２
列配置し、かつ２列に並んだ６第２のＰチャネルＭＩＳ
ＦＥＴの内側のドレイン又はソース電極を全て共通に接
続し、さらに、第２のＰチャネルＭＩ　５ＦＫＴ列のゲ
ート電極も共通に接続した竿ｌのＭ１１３ＦＩ３Ｔ′！
＃を下層の能動層に作製し、つぎＫｍｌのＭＩＳＦＥＴ
群に配置したＭＩＳＦＥＴ数と同数で、かつ前記第２の
ＰチャネルＭＩＳＦＥＴよりもチャネル幅がせまいＮチ
ャネルＭＩＳＰＥｉＴをドレイン電流に垂Ｍカ方向に配
置したＮチャネルＭＩＳＦＦｉＴ列を、ドレイン電流に
垂直々方向を対称軸として左右対称に２列配置し、かつ
２列に並んだ各ＮチャネルＭＩ　Ｓ　ＰＥＴの内側のド
レインまたはソース電極を左右対称に力っている対ごと
に接続し、さらに各ＮチャネルＭＩ　８ＦＥＴ列のゲー
ト電極も共通に接続した第２のＭＩＳＦＥＴ群を上層の
能動層に作Ｐノシ、第１のＭＩＳＦＥＴ群、第２のＭＩ
ＳＦＥＴ群の各ゲート電極は上下に重なり合う位置罠配
置するが、他の電極は上下に重なり合わない様に、下層
及び上層の能動層内のＭＩＳＦＥＴを１つずつ互い違い
に、第１及び第２のＭ　ＩＢＦＢＴ群を配置したものを
第２の基本セルとし、第１の基本セル、第２の基本セル
、第一の基本セルをそれぞれ１つ以上、たて方向に並べ
たものを単位列として、この単位列を横方向、次て方向
に複数個並べた基板全作成した後、最後に、これらの各
電極を配線接続する事で、任意の論理回路を作成できる
ことを特徴とするプログラマブルロジックアレイが得ら
れる。

（実施例）まず第１の発明に対応する実施例を説明する。

第２図は、トランジスタ、容量、抵抗などの素子を含む
能動層全絶縁膜を介して上下に配置された基板に敷きつ
められたＭＯ８ＦＦ！Ｔ単位列ｌの配置を示す図である
。ＭＯ８ＰＥｉＴ単位列１の内単位第１図に示す。第１
図（ａ）は、下層能動層内に作成され７ｔＮＭＯ８ＦＢ
Ｔの配置を示す図、第１図（ｂ）は上層能動層内に作成
されたＰＭ０８ＦＢＴの配置を示す図、第１図（ｃ）は
、上層及び下層能動層を重ねた場合でつ、ＮＭＯ８ＦＢ
Ｔ、および１Ｍ０８ＰＢＴの相対位置とコンタクトホー
ル位置を示す図、第１図（’）Ｆｆ　、第１図（Ｃ）の
一部分の断面図、第１図（ｅ）　＃　（ｆ）ｆｌそれぞ
れ第１図（ａ）、第１図（ｂ）に示したＭＯＳＦＥＴか
らなる回路の等価回路図である。図において、２ｔｊＣ
ＭＯ８構成のゲートプレイ（以下Ｇ、Ａ、と略称する）
′ｊ＆：作製するための単位セル（以下Ｇ、Ａ、セルと
略称する）でセル内圧は、ソースまｆＣはドレイン電極
を、共通て接続した電極１５．１８，２５．２８を持つ
ＮＭＯ８ＦＢＴ、ＰＭＯ８ＦＥＴがそれぞれ１対ずつ用
意しである。１０−１３はＮＭＯａＦＥＴ用のポリシリ
コンによるゲート電極、２０〜２３はＰＭ０８ＦＥＴ用
のポリシリコンによるゲート電極である。

１４．１６，１７．１９はＮＭＯ８ＦＲＴのソースま念
はドレイン電極、２４，２６，２７，２９ｄＰＭＯ８Ｆ
Ｉ３Ｔのソースまたはドレイン電極である。３は、０Ｍ
Ｏ８構成のＰＬＡを作製するための単位セル（以下ＰＬ
Ａセルと称す）であり、セル内には共通接続されたソー
ス電極４２．４３に対して左右対称な位置て配置された
共通ゲート電極３０〜３３を持ッｆＣＮ　Ｍ　ＯＳ　Ｐ
　Ｆ３　Ｔ列とポリシリコンによるゲート電極４４〜４
７を持ち、かつソースまたはドレイン電極４９．５２，
５５　。

５８で一対ずつ接続されたＰＭＯ８ＦＢＴ対の列で、そ
れぞれ同数のＭＯＳＦＥＴを用意しである。

３４〜４１はＮＭＯ８ＦＥＴ用の拡散層によるドレイン
電極である。又４８，５０，５１，５３゜５４．５６，
５７，５８はＰＭＯ８ＦＥＴ用の拡散層によるソースま
たはドレイン電極である。第１図（ｃ）において６０Ｆ
ｉＮＭＯ８ＦＦｆＴと金属配線を接続させるコンタクト
穴、６１はＰＭＯ８ＦＥＴと金属配線を接続させるため
のコンタクト穴である。

ＭＯ８ＦＥＴ単位列１内には、Ｇ、Ａ、セル２が１個、
ＰＬＡセル３が複数個、Ｇ、Ａ、セル２が１個、たて方
向に並んでいる。さらに第１図（Ｃ）に示す様にＭＯＳ
ＦＥＴは基板表面から見た場合、すべてのＭＯＳＦＥＴ
へのコンタクト穴が同時に形成できる様にＮＭＯ８ＦＥ
Ｔ　、ＰＭ０８ＦＥＴが互い違いに配置しである。この
ことを第１図（ｄ）を用いて説明する。第１図（ｄｌは
ソースまｆｃはドレイン電極５０，３５，５３．３７を
ゲート電極４５に平行に、かつコンタクト穴を含むよう
に切断したときの断面図であり、この図においては概に
金属配線６４Ｆｉ終了している。これにより、基板表面
上に存在する金、１．舗配線６４と各ＭＯ８ＦＢＴのソ
ースまたはドレイン電極５０，３５，５３．３７の接続
が独立に行なえもことが判る。

この様に、以上で述べたＭＯ８ＦＥＴＯ８ＦＥＴ単位図
１ように敷きつめられたマスタースライス基板を使用し
て任意の回路を作成する例を次に示す。

前述のマスタースライス基板においては、ＭＯＳ　ＦＥ
Ｔのドレイン電流に垂直な方向に、すなわち、たて方向
にＧ、Ａ、セル２が２個並んでいるところを用い、金属
配線６４を行なう事でＤタイプフリップフロップ（Ｄ−
Ｆ／Ｆと略す）を作製することができる。第３図（ａ）
は、Ｇ、Ａ、セル２Ｘ２個に、全屈配線６４′！ｆ−行
い、Ｄ−Ｆ／Ｆを作製した後の平面図である。第３図（
ｂ）は第３図（、）で作製したＤ−Ｆ／Ｆ　の等価回路
である。彦お、図中の信号線名は、第３図（ａｌ　、　
（ｂ）で一致している。このＤ　−Ｆ／Ｆを使用すれば
、入出力レジスタを作製することができる。

又、第３図（ｃ）では、前述のマスタースライス基板か
ら、入力信号Ａ、Ｂ、ＣＩＣ対して出力信号ｆ＝Ａ−Ｂ
＋Ａ−Ｃを出力する組み合せ回路を作成した例を示す。

この例では、ＭＯ８ＦＥＴ列１ｆ：横方向に３列並べた
もののみで回路を作製している。図において、１１８，
１２０，１２２は１層目金属配線、１１７，１２１．１
２４，１２５は２層目金属配線、１２６はＰＭＯ８ＦＥ
Ｔ、１２７ばＮＭＯ８ＦＥＴである。又、１１６は電流
電源、１１９はＰＬＡへの入力線、１２１はＰＬＡの積
項線、１２５はＰＬＡの出力線に相当する。なお、第３
図（Ｃ）においては、回路作成に必要で々いＭＯＳＦＥ
Ｔは、便宜上、油路してかかれている。以上の例より、
任意の組み合せ回路を作成できることが判った。

第４図は、Ｇ、Ａ、セル２によって作成された入出力レ
ジスタを付加したＰＬＡの構成を示した模式図である。

図において、６７は入力レジスタ、６８はＰＬＡを構成
するＡＮＤマトリクス、６９はＯＲマトリクス、７０は
出力レジスタ、７１Ｌｒｉ入力レジスタへの信号線、７
２はＡＮＤマトリクスへの入力線、７３ばＰＬＡの積項
線、７４ＦｉＯＲマトリクスからの出力線、７５は出力
レジスタからの信号線である。図で示されている様に、
本発明を用いて作製した入出力レジスタを付加したＰＬ
Ａでは、信号が図面の上から下へ直線的に流れている事
が判る。

第５図は複数のＰＬＡの配置を示した図である。

図において８０は入力線、８１〜８３はＡＮＤマトリク
ス、８４は積項線、８５〜８７はＯＲマトリクス、８８
は出力線である。本発明を用いれば（入力数、積項数、
出力数）が（’＋ｇ＋ｈ）＋（Ｉ　ｅ　Ｊ　ｅ　ｋ）　
＋　（１＋　ｍ　ｅ　ｎ　）と異なった回路を効率的に
配置し、ＰＬＡ間に存在する余分なすきま’ｔ＝ｔｉぶ
き、集積度を高めることが可能と々る。

第６図は、フィードバックを持ったｆ＠序回路金設定す
る場合の例である。図の左半分に位置する入出力レジス
タ付ＰＬＡから出力される信号の一部１１５が右側の入
出力レジスタ付ＰＬＡに入力され、右側のＰＬＡが出力
される信号の一部１２８が又、左側のＰＬＡに入力され
る。又、所望の機能を持つ様にＰＬＡは金属配線を行っ
ている。この結果、フィードバック機能を持った任意の
順序回路を金属配線を変更する事り）みて作製できる。

次に第２の発明の詳細な説明する。

第１の実施例においては、８ＭＯ８ＦＥＴを下層能動層
に、ＰＭＯ８ＦＢＴを上層能動層に配置したが、逆にＮ
ＭＯ８ＰＥＴを上層能動層に、２ＭＯ８ＦＥＴを下層能
動層に配置することも可能である。この場合には、第１
図（ａｌに示す形をした２Ｍ０８ＦＥＴを下層能動層に
１第１図（ｂ）に示す形をしたＮＭＯ８ＦＥＴｆ、上層
能動層に作成する。

その理由を、第７図を用いて説明する。第７図はソース
またはドレイン電極５０，３５，５３゜３７をケート電
極４５に平行かつコンタクト八を含むように切断したと
きの断面図である。この図においては、金属配線６４は
終了している。これより、上層能動層て作成する８ＭＯ
８ＦＥＴのソースまたは、ドレイン電極３５，３７の直
下の下層能動層に、下層能動層に作成する２ＭＯ８ＦＥ
Ｔのソースまたはドレイン電極５０．３２を広げ、ＰＭ
Ｏ８Ｆ’ＥＴのチャネル幅を太くすることが可能である
とわかる。その結果、０ＭＯ８構成にし＊場合に必要＆
ＰＭＯ８ＦＥＴとＮＭＯ８ＦＥＴのトランジスタサイズ
の適正化、すなわち、２Ｍ０８ＦＥＴのチャネル幅をＮ
ＭＯ８ＦＥ’ｒのチャネル幅よりも太くすること’（、
ＰＬＡの面積を拡大しなくても実現できる。

本実施例においては、下層能動層に作成した８ＭＯ８Ｆ
ＥＴのゲート電極とその直上に位置する２ＭＯ８ＦＥＴ
のゲート電極は別個に作成しているが、ＰＬＡセル３内
のＭＯＳＦＥＴにおいてはゲート電極を上下能動層間に
位置する共通のゲート電極としても問題は彦いう又本実施例において、ＰＬＡセル３内のＰＭＯ８ＰＥＴ
　、ＮＭＯ８ｉ；’ｇ’ｒの数はそれぞれ６個としたが
、これＦｉＰＭ０８ＦＥＴとＮＭＯ８Ｆ’ＥＴの個数が
同じであれば、他の複数であっても問題ない。

（発明の効果）以上説明した様に、集積回路の開発・疋あたり、本発明
による構成のマスタースライス基板をあらかじめ作成し
ておけば、以下に示す効果がある。

第１に所望のＣｕＯ２型及び他の型の回路を必要最小限
のＧ、Ａ、セル、ＰＬＡセルを使用することで作製でき
る。この結果、残りのＧ、Ａ、セル、ＰＬＡセルを他の
回路作成に使用できる。

第２１Ｃ複数の回路を作成する時に、回路間のすきまを
従来より少なくすることができ、高集積な回路を作成で
きる。

第３に金属配線の変更のみで、必要な所へ、必要なフリ
ップフロップを作成できるので、任意の順序回路を短時
間で開発することができる。

【図面の簡単な説明】

第１．２図は本発明において用いられているＭＯ８Ｆ’
ＦｆＴの配置を示した図、第３図は本発明を用いてＤ−
Ｆ／Ｆと任意の回路を作成した場合の等価回路及び、Ｍ
Ｏ８ＦＢＴ模式図、第４図は本発明を用いて構成した入
出力レジスタ付ＰＬＡ内の配置図、第５図は本発明音用
いて多数のＰＬＡを作成した場合の各ＰＬＡの配置図、
第６図は出力信号が入力信号にフィードバックされてい
る回路を作委する場合の入出力レジスタ付ＰＬＡ内の配
置図、第７図は、本発明において金属配線とＭＯＳＦＥ
Ｔとの接続との接続を示す断面図、第８図は従来法にお
けるＣ　Ｍ　ＯＳ構成のＰＩ、Ａの構成、第９図は従来
法におけろ入出力レジスタ付ＰＬＡの配置図である。図においてｌはＭＯ８ＦＢＴ単位列、２　ＶｉＧ、Ａ、セル、３は
ＰＬＡセル、ｌＯ〜１３．２０〜２３．３０〜３３．４
４〜４７はゲート電極、１４〜１９゜２４〜２９．４８
〜５９はソース又はドレイン電極、３４〜４１はドレイ
ン電極、４２．４３はソース電極、６４は金属配森、７
２，１１９はＰＬＡへの入力線、７３，８４，１２０，
１２１゜１２３Ｆｉ積項線、７４，１２５はＰＩ、Ａか
らの出力線、１２６はＰＭＯ８Ｉ＝’ＢＴ、１２７はＮ
ＭＯ５ＦＥＴ、１１６は電流′電源、７１．８０は入力
線、７５．８０は出力線、６７は入力レジスタ、６８．
８１〜８３はＡＮＤマトリクス、６９゜８５〜８７はＯ
Ｒマトリクス、７０は出力レジスタ、Ｚｏｏ、フィード
バック線、１１１．セクトΦリセット信号線である。

Claims

【特許請求の範囲】

（１）トランジスタ、容量、抵抗などの素子を含む第１
及び第２の能動層が絶縁膜を介して上下に配置された基
板において、まず、第１導電型のＭＩＳＦＥＴをドレイ
ン電流方向に２個配置し、かつそれぞれの前記ＭＩＳＦ
ＥＴのドレイン又はソース電極のうち、近接する電極を
互いに接続した第１のＭＩＳＦＥＴ対を第１の能動層内
に作製し、第２導電型のＭＩＳＦＥＴをドレイン電流方
向に２個配置し、かつそれぞれの前記ＭＩＳＦＥＴのソ
ース又はドレイン電極のうち近接する電極を互い接続し
た第２のＭＩＳＦＥＴ対を第２の能動層内に作製し、第
１のＭＩＳＦＥＴ対と第２のＭＩＳＦＥＴ対のおのおの
のゲート電極は上下に重なり合うが、他の電極は、上下
に重なり合わない位置に第１及び第２のＭＩＳＦＥＴ対
を配置したものを、第１の基本セルとし、次に、第１導
電型ＭＩＳＦＥＴをドレイン電流に垂直な方向に複数個
配置した第１導電型のＭＩＳＦＥＴ列を、ドレイン電流
に垂直な方向を対称軸として左右対称に２列配置し、か
つ２列に並んだ各第１導電型ＭＩＳＦＥＴの内側のドレ
イン又はソース電極を全て共通に接続し、さらに各第１
導電型ＭＩＳＦＥＴ列のゲート電極も共通に接続した第
１のＭＩＳＦＥＴ群を第１の能動層に作製し、つぎに、
第１のＭＩＳＦＥＴ群に配置したＭＩＳＦＥＴ数と同数
の第２導電型ＭＩＳＦＥＴをドレイン電流に垂直な方向
に配置した第２導電型ＭＩＳＦＥＴ列を、ドレイン電流
に垂直な方向を対称軸として左右対称に２列配置し、か
つ２列に並んだ各第２導電型ＭＩＳＦＥＴの内側のドレ
インまたはソース電極を左右対称になっている対ごとに
接続し、さらに各第２導電型ＭＩＳＦＥＴ列のゲート電
極も共通に接続した第２のＭＩＳＦＥＴ群を第２の能動
層に作製し、第１のＭＩＳＦＥＴ群、第２のＭＩＳＦＥ
Ｔ群の各ゲート電極は上下に重なり合う位置に配置する
が、他の電極は上下に重なり合わない様に、第１及び第
２の能動層内のＭＩＳＦＥＴを１つずつ互い違いに、第
１及び第２のＭＩＳＦＥＴ群を配置したものを第２の基
本セルとし、第１の基本セル、第２の基本セル、第一の
基本セルをそれぞれ１つ以上、たて方向に並べたものを
単位列として、この単位列を横方向、たて方向に複数個
並べた基板を作成した後、最後に、これらの各電極を配
線接続する事で、任意の論理回路を作成できることを特
徴とするマスタースライス基板。
（２）トランジスタ、容量、抵抗などの素子を含む能動
層が絶縁膜を介して上下に配置された基板において、ま
ず、第１のＰチャネルのＭＩＳＦＥＴをドレイン電流方
向に２個配置し、かつそれぞれの前記ＭＩＳＦＥＴのド
レイン又はソース電極のうち、近接する電極を互いに接
続した第１のＭＯＳＦＥＴ対を下層の能動層内に作製し
、前記第１のＰチャネルＭＩＳＦＥＴよりもチャネル幅
がせまいＮチャネルのＭＯＳＦＥＴをドレイン電流方向
に２個配置し、かつそれぞれの前記ＭＩＳＦＥＴのソー
ス又はドレイン電極のうち近接する電極を互い接続した
第２のＭＩＳＦＥＴ対を上層の能動層内に作製し、第１
のＭＩＳＦＥＴ対と第２のＭＩＳＦＥＴ対のおのおのの
ゲート電極は上下に重なり合うが、他の電極は、上下に
重なり合わない位置に第１及び第２のＭＩＳＦＥＴ対を
配置したものを、第１の基本セルとし、次に、第２のＰ
チャネルＭＩＳＦＥＴをドレイン電流に垂直な方向に複
数個配置した第２のＰチャネルＭＩＳＦＥＴ列を、ドレ
イン電流に垂直な方向を対称軸として左右対称に２列配
置し、かつ２列に並んだ各第２のＰチャネルＭＩＳＦＥ
Ｔの内側のドレイン又はソース電極を全て共通に接続し
、さらに、第２のＰチャネルＭＩＳＦＥＴ列のゲート電
極も共通に接続した第１のＭＩＳＦＥＴ群を下層の能動
層に作製し、つぎに、第１のＭＩＳＦＥＴ群に配置した
ＭＩＳＦＥＴ数と同数で、かつ前記第２のＰチャネルＭ
ＩＳＦＥＴよりもチャネル幅が狭いＮチャネルＭＩＳＦ
ＥＴをドレイン電流に垂直な方向に配置したＮチャネル
ＭＩＳＦＥＴ列を、ドレイン電流に垂直な方向を対称軸
として左右対称に２列配置し、かつ２列に並んだ各Ｎチ
ャネルＭＩＳＦＥＴの内側のドレインまたはソース電極
を左右対称になっている対ごとに接続し、さらに各Ｎチ
ャネルＭＩＳＦＥＴ列のゲート電極も共通に接続した第
２のＭＩＳＦＥＴ群を上層の能動層に作製し、第１のＭ
ＩＳＦＥＴ群、第２のＭＩＳＦＥＴ群の各ゲート電極は
上下に重なり合う位置に配置するが、他の電極は上下に
重なり合わない様に、下層及び上層の能動層内のＭＩＳ
ＦＥＴを１つずつ互い違いに、第１及び第２のＭＩＳＦ
ＥＴ群を配置したものを第２の基本セルとし、第１の基
本セル、第２の基本セル、第一の基本セルをそれぞれ１
つ以上、たて方向に並べたものを単位列として、この単
位列を横方向、たて方向に複数個並べた基板を作成した
後、最後に、これらの各電極を配線接続する事で、任意
の論理回路を作成できることを特徴とするマスタースラ
イス基板。