JPS6367819A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS6367819A JPS6367819A JP61213141A JP21314186A JPS6367819A JP S6367819 A JPS6367819 A JP S6367819A JP 61213141 A JP61213141 A JP 61213141A JP 21314186 A JP21314186 A JP 21314186A JP S6367819 A JPS6367819 A JP S6367819A
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- polysilicon
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- Granted
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 229920000747 poly(lactic acid) Polymers 0.000 abstract description 18
- 238000003491 array Methods 0.000 abstract 3
- 239000011159 matrix material Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000007115 recruitment Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
り産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路で用いられるプログラマプルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第４図に示す
ようにＡＮＤマトリクス４６とＯＲマトリクス４８のそ
れぞれの入力と出力（４５゜４７）、（４７，４９）の
方向が直交していた。
ックアレイ（以下ＰＬＡと略す）の構造は第４図に示す
ようにＡＮＤマトリクス４６とＯＲマトリクス４８のそ
れぞれの入力と出力（４５゜４７）、（４７，４９）の
方向が直交していた。
上述した従来のＰＬＡは、入力数Ｃ１積項数ｄ。
出力数ｅ等によって回路の規模が変わるとその形状が二
次元方向に変化する。この結果、複数のＰＬＡをチ、グ
上にレイアクトする場合、すぎ間ができやすく、高密度
化が困難となったり、入出力の信号線や電源線の配線が
複雑になるという欠点がある。
次元方向に変化する。この結果、複数のＰＬＡをチ、グ
上にレイアクトする場合、すぎ間ができやすく、高密度
化が困難となったり、入出力の信号線や電源線の配線が
複雑になるという欠点がある。
本発明によれば、共通接続されたゲート電極を有する直
暇伏に配置された複数の＼１０ ｂ Ｐ ＥＴから成る
第一のＭＯＳＦＥＴ列とスて−の負荷素子と第−のｈｉ
０ｓＦＥＴ列と同様の構造を有する第二のＭ ＯＳ Ｆ
Ｂ Ｔ列と第二の負荷素子とを順に縦方向に一列に並
べたものを単位列とし、これを横方向に複数列並べたこ
とを特徴とするＰＬＡが得られる。
暇伏に配置された複数の＼１０ ｂ Ｐ ＥＴから成る
第一のＭＯＳＦＥＴ列とスて−の負荷素子と第−のｈｉ
０ｓＦＥＴ列と同様の構造を有する第二のＭ ＯＳ Ｆ
Ｂ Ｔ列と第二の負荷素子とを順に縦方向に一列に並
べたものを単位列とし、これを横方向に複数列並べたこ
とを特徴とするＰＬＡが得られる。
次に本発明について図面を参照して説明する０第１図は
本発明の一実施例のうち単位列を示す図で（ａ））言平
面図、（ｂ）は等価回路図である０図において１は第一
のＭＯＳＦＥＴ列を示し、２はポリシリコンによる共通
ゲート電極、３と４はコンタクト穴、５は拡散層から成
る共通ソース電極、６は〜１０８ＦＥＴ列を構成する一
個のＭ Ｏ８Ｆ Ｅ Ｔのドレイン電極を示すの７は第
一の負荷素子を示し、８は共通ソース電極、９はＭ Ｏ
８Ｆ Ｅ Ｔのドレイン１！極、】０はポリシリコンに
よる共通ゲート電極を示す。１１は第二のＭ ＯＳ Ｆ
Ｅ Ｔ列を示し、】２はポリシリコンによる共通ゲー
ト電極、１３は共通ソース電極、１４はＭＯＳＦＥＴ列
を構成−ｔ−ルーｉのＭＯＳＦＥＴのドレイン電憧を示
す〇】５は第二の負荷素子な示し、１６は共通ソース電
極、１７はＭＯＳＦＥＴのドレイン電極、】８はポリシ
リコンによる共通ゲート電極を示す。第１図（ａ）の平
面図では、集積回路の構造のうち、ＭＯＳＦＥＴの部分
までを示し、金属による配線部分は含まない。ただし拡
散層と金属、及びポリシリコンと金属との接続のための
コンタクト穴はすべての可能な場所に描いである。ここ
で示した単位列を用いてＰＬＡを構成した例を第２図に
示す。第２図は第１図に示した単位列を３組横方向に並
べ、各素子間の配線を行なって１つのＰＬＡ回路を構成
したものである。第２図において１９はＰＬＡのＡＮＤ
マトリクス部分、２０は第一の負荷素子、２】はＯＲマ
トリクス、２２は第二の負荷素子を示す０２３は入力の
ポリシリコン線。
本発明の一実施例のうち単位列を示す図で（ａ））言平
面図、（ｂ）は等価回路図である０図において１は第一
のＭＯＳＦＥＴ列を示し、２はポリシリコンによる共通
ゲート電極、３と４はコンタクト穴、５は拡散層から成
る共通ソース電極、６は〜１０８ＦＥＴ列を構成する一
個のＭ Ｏ８Ｆ Ｅ Ｔのドレイン電極を示すの７は第
一の負荷素子を示し、８は共通ソース電極、９はＭ Ｏ
８Ｆ Ｅ Ｔのドレイン１！極、】０はポリシリコンに
よる共通ゲート電極を示す。１１は第二のＭ ＯＳ Ｆ
Ｅ Ｔ列を示し、】２はポリシリコンによる共通ゲー
ト電極、１３は共通ソース電極、１４はＭＯＳＦＥＴ列
を構成−ｔ−ルーｉのＭＯＳＦＥＴのドレイン電憧を示
す〇】５は第二の負荷素子な示し、１６は共通ソース電
極、１７はＭＯＳＦＥＴのドレイン電極、】８はポリシ
リコンによる共通ゲート電極を示す。第１図（ａ）の平
面図では、集積回路の構造のうち、ＭＯＳＦＥＴの部分
までを示し、金属による配線部分は含まない。ただし拡
散層と金属、及びポリシリコンと金属との接続のための
コンタクト穴はすべての可能な場所に描いである。ここ
で示した単位列を用いてＰＬＡを構成した例を第２図に
示す。第２図は第１図に示した単位列を３組横方向に並
べ、各素子間の配線を行なって１つのＰＬＡ回路を構成
したものである。第２図において１９はＰＬＡのＡＮＤ
マトリクス部分、２０は第一の負荷素子、２】はＯＲマ
トリクス、２２は第二の負荷素子を示す０２３は入力の
ポリシリコン線。
２４はＡＮＤマトリクス内で論理回路を構成するＮＭＯ
８ＦＥＴ、２５は各ＮＭＯ８ＦＥＴのドレイン電極を接
続する一層目のアルミによる積項線。
８ＦＥＴ、２５は各ＮＭＯ８ＦＥＴのドレイン電極を接
続する一層目のアルミによる積項線。
２６は一層目のアルミと二層目のアルミを接続するため
のスルーホール、２７は二層目のアルミによる積項線、
２８は電源端子、２９１″！ＰＭ０８ＦＥＴによるゲー
トの接地された負荷素子、３０は積項線２７からＯＲマ
トリクスの入力ポリシリコン線３１への接続点、３２は
ＯＲマトリクス内で論理回路を構成するＮｈ１０ＳＦ’
ＥＴ、３３は各ＮＭＯ８ＦＥＴのドレイン電極を接続す
る一層目のアルミによる出力線、３４は二層目のアルミ
による出力線３５と一層目アルミとを接続するスルーホ
ールを示す。なお、第２図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたＭＯＳ
Ｆ Ｅ Ｔや一部のコンタクト、スルーホールは省略
しである。
のスルーホール、２７は二層目のアルミによる積項線、
２８は電源端子、２９１″！ＰＭ０８ＦＥＴによるゲー
トの接地された負荷素子、３０は積項線２７からＯＲマ
トリクスの入力ポリシリコン線３１への接続点、３２は
ＯＲマトリクス内で論理回路を構成するＮｈ１０ＳＦ’
ＥＴ、３３は各ＮＭＯ８ＦＥＴのドレイン電極を接続す
る一層目のアルミによる出力線、３４は二層目のアルミ
による出力線３５と一層目アルミとを接続するスルーホ
ールを示す。なお、第２図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたＭＯＳ
Ｆ Ｅ Ｔや一部のコンタクト、スルーホールは省略
しである。
第３図は複数のＰＬＡの配置例を示す図であり、３６は
入力線３７〜３９はＡＮＤマトリクス、４０は積項線、
４１〜４３はＯＲマトリクス、４４は出力線を示す。図
では３組のＰＬＡを瞬接して並べてあり、これらは第１
図に示した単位列を横方向に並べたものの上に二層のア
ルミ配線を施こすこと（でよって実現される。
入力線３７〜３９はＡＮＤマトリクス、４０は積項線、
４１〜４３はＯＲマトリクス、４４は出力線を示す。図
では３組のＰＬＡを瞬接して並べてあり、これらは第１
図に示した単位列を横方向に並べたものの上に二層のア
ルミ配線を施こすこと（でよって実現される。
以上の例ではＡＮＤ及びＯＲマトリクス部分をＮＭＯＳ
、負荷素子をＰＭＯ８とした擬示Ｎ ＭＯ８回路とし
て説明したが、全回路をＮＭＯ８またはＰＭＯ８だ汁で
構成することも可能であり、また負荷素子のゲートにク
ロ、り信号を接続したダイナミック形式の回路構成とす
ることも可能である。
、負荷素子をＰＭＯ８とした擬示Ｎ ＭＯ８回路とし
て説明したが、全回路をＮＭＯ８またはＰＭＯ８だ汁で
構成することも可能であり、また負荷素子のゲートにク
ロ、り信号を接続したダイナミック形式の回路構成とす
ることも可能である。
以上説明したように本発明はＭＯＳＦＥＴ列を＊７ｊ向
に並べた単位列を横方向に兼べてＰＬＡを構成すること
によシ高さの揃ったＰＬＡが実現できるので、多数のＰ
ＬＡを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間の問
題も第３図に示すように、各ＰＬＡの入力数ｆ、ｉ、１
．積項線数ｇ、ｊ、ｍ、及び出力数り、に、ｎがそれぞ
れ異なっていても、はとんどすき間なしに並べることが
でき集積回路チップ上の占有面積を節約できる。更に電
源線やクロック線の位置も標準化されるので各ＰＬＡ間
の配線も容易になる０また集積回路チップの開発に尚っ
ては本発明による単位列をあらかじめ並べたものを作っ
ておぎ、回路機能に応じて必賛な部分にアルミで配線し
て行くというマスタースライス方式を用いることもでき
、開発期間短縮の効果も期待できる。
に並べた単位列を横方向に兼べてＰＬＡを構成すること
によシ高さの揃ったＰＬＡが実現できるので、多数のＰ
ＬＡを使ってＬＳＩを設計する場合、配置が単純化され
て、設計期間が短縮される。またＰＬＡ間のすき間の問
題も第３図に示すように、各ＰＬＡの入力数ｆ、ｉ、１
．積項線数ｇ、ｊ、ｍ、及び出力数り、に、ｎがそれぞ
れ異なっていても、はとんどすき間なしに並べることが
でき集積回路チップ上の占有面積を節約できる。更に電
源線やクロック線の位置も標準化されるので各ＰＬＡ間
の配線も容易になる０また集積回路チップの開発に尚っ
ては本発明による単位列をあらかじめ並べたものを作っ
ておぎ、回路機能に応じて必賛な部分にアルミで配線し
て行くというマスタースライス方式を用いることもでき
、開発期間短縮の効果も期待できる。
第１図は本発明の実施例の単位列を示す図で（ａ）は平
面図、（ｂ）は等価回路図である。第２図は本発明の実
施例のＰＬＡ回路例、第３図は複数のＰＬＡを並べた実
施例、第４図は従来のＰＬＡを示す図である０ １・・・・・・第一のＭＯＳＦＥＴ列、２．１０．１２
゜１８・・・・・・ポリシリコンによる共通ゲート電極
、５゜１３・・・・・・ＭＯＳＦＥＴ列の共通ソース電
極、６゜１４・・・・・・ＭＯＳＦＥＴ列のドレイン電
極、７・・・・・・第一の負荷素子、８．１６・・・・
・・負荷素子の共通ソース電極、９．１７・・・・・・
負荷素子ドレイン電極、】】・・・・・・第二のＭＯＳ
ＦＥＴ列、】５・・・・・・第二の負荷素子、１９・・
・・・・ＡＮＤマトリクス、２０．２２・・・・・・負
荷素子、２１・・・・・・ＯＲマトリクス、３６・・・
・・・入力線、３７〜３９・・・・・・ＡＮＤマトリク
ス、４０・・・・・積項線、４１〜４３・・・・・ＯＲ
マトリクス、４４・・・・・・出力線、４５・・・・・
・入力線、４６・・・・・ＡＮＤマトリクス、４７・・
・・・積項線、４８・川・・ＯＲマトリクス、４９・・
・・・・出力線。 募 ２ 回 ＄ ３ 呵 グ ４ 図
面図、（ｂ）は等価回路図である。第２図は本発明の実
施例のＰＬＡ回路例、第３図は複数のＰＬＡを並べた実
施例、第４図は従来のＰＬＡを示す図である０ １・・・・・・第一のＭＯＳＦＥＴ列、２．１０．１２
゜１８・・・・・・ポリシリコンによる共通ゲート電極
、５゜１３・・・・・・ＭＯＳＦＥＴ列の共通ソース電
極、６゜１４・・・・・・ＭＯＳＦＥＴ列のドレイン電
極、７・・・・・・第一の負荷素子、８．１６・・・・
・・負荷素子の共通ソース電極、９．１７・・・・・・
負荷素子ドレイン電極、】】・・・・・・第二のＭＯＳ
ＦＥＴ列、】５・・・・・・第二の負荷素子、１９・・
・・・・ＡＮＤマトリクス、２０．２２・・・・・・負
荷素子、２１・・・・・・ＯＲマトリクス、３６・・・
・・・入力線、３７〜３９・・・・・・ＡＮＤマトリク
ス、４０・・・・・積項線、４１〜４３・・・・・ＯＲ
マトリクス、４４・・・・・・出力線、４５・・・・・
・入力線、４６・・・・・ＡＮＤマトリクス、４７・・
・・・積項線、４８・川・・ＯＲマトリクス、４９・・
・・・・出力線。 募 ２ 回 ＄ ３ 呵 グ ４ 図
Claims (2)
- （１）共通接続されたゲート電極を有する、直線状に配
置された複数のＭＯＳＦＥＴから成る第一のＭＯＳＦＥ
Ｔ列と、第一の負荷素子と第一のＭＯＳＦＥＴ列と同様
の構造を有する第二のＭＯＳＦＥＴ列と第二の負荷素子
とを順に縦方向に一列に並べたものを単位列とし、これ
を横方向に複数列並べたことを特徴とするプログラマブ
ルロジックアレイ。 - （２）ＭＯＳＦＥＴ列は２本のポリシリコン線を各々の
ゲート電極とし、ソース電極を共通接続したものである
ことを特徴とする特許請求の範囲第（１）項記載のプロ
グラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213141A JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213141A JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367819A true JPS6367819A (ja) | 1988-03-26 |
| JPH063876B2 JPH063876B2 (ja) | 1994-01-12 |
Family
ID=16634254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213141A Expired - Lifetime JPH063876B2 (ja) | 1986-09-09 | 1986-09-09 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063876B2 (ja) |
-
1986
- 1986-09-09 JP JP61213141A patent/JPH063876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063876B2 (ja) | 1994-01-12 |
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