JPS5963743A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5963743A JPS5963743A JP17430282A JP17430282A JPS5963743A JP S5963743 A JPS5963743 A JP S5963743A JP 17430282 A JP17430282 A JP 17430282A JP 17430282 A JP17430282 A JP 17430282A JP S5963743 A JPS5963743 A JP S5963743A
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- Japan
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- wiring
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- integrated circuit
- semiconductor integrated
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 14
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に関する。
ゲートアレイ方式の半導体集積回路装置は、例えば、第
１図に示す構造を有している。図中１は、半導体基板２
上に所定の間隔を設けて並設されたトランジスタのゲー
ト列である。ゲート列１間の領域は、配線領域４になっ
ており、例えば所定パターンのアルミニウム配Ｉ％１３
を形成することにより、ゲート列１間に所定の論理回路
を構成するようになっている。而して、ゲート列１の内
部の配線が、ゲート列１上に幾つかの論理機能ブロック
を構成している。ゲート列間の配線領域４は、このよう
な論理機能ブロック間の相互結線のための配線の専用領
域として用いられている。
１図に示す構造を有している。図中１は、半導体基板２
上に所定の間隔を設けて並設されたトランジスタのゲー
ト列である。ゲート列１間の領域は、配線領域４になっ
ており、例えば所定パターンのアルミニウム配Ｉ％１３
を形成することにより、ゲート列１間に所定の論理回路
を構成するようになっている。而して、ゲート列１の内
部の配線が、ゲート列１上に幾つかの論理機能ブロック
を構成している。ゲート列間の配線領域４は、このよう
な論理機能ブロック間の相互結線のための配線の専用領
域として用いられている。
このように構成された半導体集回路装ｆｐＬＬ。
は、配線領域４に配線が形成されていない場合は、その
配線領域４分だけ素子領域を有効利用することができず
、集積度を高めることができない。特に配線領域４の全
面積が素子領域の全面積の半分近くを占める場合には、
集積度を著しく低下する欠点があった。
配線領域４分だけ素子領域を有効利用することができず
、集積度を高めることができない。特に配線領域４の全
面積が素子領域の全面積の半分近くを占める場合には、
集積度を著しく低下する欠点があった。
本発明は、高密度で多機能を備えた半導体集積回路装置
を提供することをその目的とするものである。
を提供することをその目的とするものである。
本発明は、ダート列間の配線領域にシフトレジスタ素子
やメモリー素子を設けたことによシ、集積度の向上を達
成［７、しかも多機能を備えた半導体集積回路装置であ
る。
やメモリー素子を設けたことによシ、集積度の向上を達
成［７、しかも多機能を備えた半導体集積回路装置であ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は、本考案の一実施例の概略構成を示す説明図で
ある。図中２０は、半導体基板２１に所定間隔を設けて
並設された能動素子列をなすダート列である。ダート列
２０間の基板領域の中央部には、ダート列２ｏに沿って
転送電極２２を複数個順次形成した電荷結合デバイス２
３が設けられている。ダート列２゜からはみ出た電荷結
合デバイス２３の端部には、出力用電極２４が形成され
ている。出力用電極２４の近傍には、出力用拡散層２５
が形成きれている。電荷結合デバイス２３とダート列２
０間の基板領域には、電荷結合デバイス２３を両側から
挾むようにして入力電極２６が形成されている。入力電
極２６とダート列２０間の基板領域には、ダート列２０
を構成する各々のダートに対応する位置に入力用拡散層
２７が形成されている。なお、図中２８は、所定のダー
トとこれに対応する入力用拡散層２７間に架設されたア
ルミニウム配線層である。２９は、入力電極２６に接続
されたアルミニウム配線）−１３Ｏは、電荷結合デバイ
ス２３上に形成されたクロック線である。このようにこ
の半導体集積回路装置４０は、ダート列２０間の基板領
域に、電極の２相電荷結合デバイスを形成し、所謂テス
ト用シストレジスタが構成されている。而して、クロッ
ク線３０及び入力電圧（Ｖｉｎ ）を印加する入力電極
２６が高圧状態となったときに、入力用拡散層２７から
電荷が注入される。即ち、所定の信号がシフトレジスタ
に入る。シフトレジスタに入った各信号は、順次転送さ
れて最終的には、出力用拡散層２５からテスト出力信号
として取出される。
ある。図中２０は、半導体基板２１に所定間隔を設けて
並設された能動素子列をなすダート列である。ダート列
２０間の基板領域の中央部には、ダート列２ｏに沿って
転送電極２２を複数個順次形成した電荷結合デバイス２
３が設けられている。ダート列２゜からはみ出た電荷結
合デバイス２３の端部には、出力用電極２４が形成され
ている。出力用電極２４の近傍には、出力用拡散層２５
が形成きれている。電荷結合デバイス２３とダート列２
０間の基板領域には、電荷結合デバイス２３を両側から
挾むようにして入力電極２６が形成されている。入力電
極２６とダート列２０間の基板領域には、ダート列２０
を構成する各々のダートに対応する位置に入力用拡散層
２７が形成されている。なお、図中２８は、所定のダー
トとこれに対応する入力用拡散層２７間に架設されたア
ルミニウム配線層である。２９は、入力電極２６に接続
されたアルミニウム配線）−１３Ｏは、電荷結合デバイ
ス２３上に形成されたクロック線である。このようにこ
の半導体集積回路装置４０は、ダート列２０間の基板領
域に、電極の２相電荷結合デバイスを形成し、所謂テス
ト用シストレジスタが構成されている。而して、クロッ
ク線３０及び入力電圧（Ｖｉｎ ）を印加する入力電極
２６が高圧状態となったときに、入力用拡散層２７から
電荷が注入される。即ち、所定の信号がシフトレジスタ
に入る。シフトレジスタに入った各信号は、順次転送さ
れて最終的には、出力用拡散層２５からテスト出力信号
として取出される。
このようにこの半導体集積回路装置すによれば、テスト
用のシフトレジスタを未使用の配線領域に形成している
ので、シフトレジスタをケ゛−ト列上に形成する必要が
なく、集積度を向上させることができる。しかも、電荷
結合デバイス２３は、簡単な構造であるため配線領域に
容易に形成してそのだめの製造コストの増加も比較的少
くて済む。また、電荷結合デバイス２３は、シフトレジ
スタ以外にもメモリー素子としても機能させることがで
き、更に、アナログ回路用素子としては、遅延回路等に
も応用でき、回路機能を拡大することができる。
用のシフトレジスタを未使用の配線領域に形成している
ので、シフトレジスタをケ゛−ト列上に形成する必要が
なく、集積度を向上させることができる。しかも、電荷
結合デバイス２３は、簡単な構造であるため配線領域に
容易に形成してそのだめの製造コストの増加も比較的少
くて済む。また、電荷結合デバイス２３は、シフトレジ
スタ以外にもメモリー素子としても機能させることがで
き、更に、アナログ回路用素子としては、遅延回路等に
も応用でき、回路機能を拡大することができる。
なお、実施例では、電荷結合デバイス２３でテスト用の
シフトレジスタを構成したものについて説明したが、第
３図に示す如く、電荷結合デバイス２・３にて通常の所
望の用途をもったシフトレジスタを構成しても良い。こ
の半導体集積回路装置５０では、入力用電極５１と出力
用電極５２及び入力用拡散層５３と出力用拡散層５４と
を電荷結合デバイス２３を挾むようにしてダート列２０
に沿って形成している。また、ケ８−ト列２０の各々の
能動素子で構成された機能ブロック（論理回路）の入出
力端子と入出力用拡散層５３ 、５４の各々とを適宜結
線することによシ、所望長のシフトレジスタが構成され
ている。ここで、実施例と同一部分には、同一符号を付
している。
シフトレジスタを構成したものについて説明したが、第
３図に示す如く、電荷結合デバイス２・３にて通常の所
望の用途をもったシフトレジスタを構成しても良い。こ
の半導体集積回路装置５０では、入力用電極５１と出力
用電極５２及び入力用拡散層５３と出力用拡散層５４と
を電荷結合デバイス２３を挾むようにしてダート列２０
に沿って形成している。また、ケ８−ト列２０の各々の
能動素子で構成された機能ブロック（論理回路）の入出
力端子と入出力用拡散層５３ 、５４の各々とを適宜結
線することによシ、所望長のシフトレジスタが構成され
ている。ここで、実施例と同一部分には、同一符号を付
している。
以上説明した如く、本発明に係る半導体集積回路装置に
よれば、集積度を向上し、しかも多機能を発揮すること
ができるものである。
よれば、集積度を向上し、しかも多機能を発揮すること
ができるものである。
第１図は、従来の半導体集積回路装置の概略構成を示す
説明図、第２図は、本発明の一実施例の概略構成を示す
説明図、第３図は、本発明の他の実施例の概略構成を示
す説明図である。 ２０・・・デート列、２１・・・半導体基板、２２・・
・転送電極、２３・・・電荷結合デバイス、２４・・・
出力用電極、２５・・・出力用拡散層、２６・・・入力
電極、２７・・・入力用拡散層、２８．２９・・・アル
ミニウム配線層、３０・・・クロック線、す、Ｕ・・・
半導体集積回路装置、５ノ・・・入力用電極、５２・・
・出力用電極、５３・・・入力用拡散層、５４・・・出
力用拡散層。
説明図、第２図は、本発明の一実施例の概略構成を示す
説明図、第３図は、本発明の他の実施例の概略構成を示
す説明図である。 ２０・・・デート列、２１・・・半導体基板、２２・・
・転送電極、２３・・・電荷結合デバイス、２４・・・
出力用電極、２５・・・出力用拡散層、２６・・・入力
電極、２７・・・入力用拡散層、２８．２９・・・アル
ミニウム配線層、３０・・・クロック線、す、Ｕ・・・
半導体集積回路装置、５ノ・・・入力用電極、５２・・
・出力用電極、５３・・・入力用拡散層、５４・・・出
力用拡散層。
Claims (2)
- （１）半導体基板上に所定間で並設された能動素子列と
、該能動素子列間に設けられた配線領域と、前記能動素
子列の所定の素子を相互に結線して所定の論理回路を構
成するように前記配線領域に形成された配線層と、未配
線の前記配線領域に形成された機能素子とを具備するこ
とを特徴とする半導体集積回路装置。 - （２）機能素子は、配線領域下の半導体基板内に所定間
隔で設けられた転送電極と、薮転送電極下のポテンシャ
ル井戸の信号電荷を蓄積または転送するデバイスと、該
デバイスに接続された入出力用拡散層と、該入出力用拡
散層と論理回路の入出力端子間に形成さ些てた配線層と
で構成されている特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430282A JPS5963743A (ja) | 1982-10-04 | 1982-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430282A JPS5963743A (ja) | 1982-10-04 | 1982-10-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963743A true JPS5963743A (ja) | 1984-04-11 |
Family
ID=15976283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430282A Pending JPS5963743A (ja) | 1982-10-04 | 1982-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128735U (ja) * | 1987-02-16 | 1988-08-23 | ||
| WO1993010561A1 (en) * | 1991-11-18 | 1993-05-27 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
-
1982
- 1982-10-04 JP JP17430282A patent/JPS5963743A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128735U (ja) * | 1987-02-16 | 1988-08-23 | ||
| WO1993010561A1 (en) * | 1991-11-18 | 1993-05-27 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
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