JP2760435B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に関するものであり、周期性のあ
る配線を容易に行なうことを目的とするものである。

従来の技術 超LSI等の半導体集積回路は、シリコン基板上に各素
子が形成され、素子間が、絶縁材料で絶縁された複数層
の金属や多結晶シリコン等で配線されている。入出力部
分を持ち、周期的に繰り返される回路においては、基本
回路セルを数多く並べることにより半導体マスク図を作
成する。その基本回路セル間の配線は、階層的に構成さ
れたマスク図データ構造において一階層上のレベルに配
線が施こされている。

発明が解決しようとする課題 一般に、周期的に繰り返される基本回路セル（第３図
ａ）に対し、回路の周期のｎ倍の周期で配線第３図ｂを
施こす必要がある場合、基本回路セルを並べたのち、ｎ
周期で配線を行なう必要があり、データ量、配線作業量
とも大きい（第３図ｃ）。

なお、第３図中、１は基本回路セル、２は配線、３は
配線コンタクト、４は入力端子、５は出力コンタクトで
ある。

課題を解決するための手段 そこで本発明は、第１の回路と、第２の回路と、前記
第１の回路の出力信号が送出される出力端子と、前記第
２の回路の入力信号を取り込む入力端子と、Ｎ本（Ｎは
自然数）のバイパス配線を有した基本セルとを備え、前
記バイパス配線の各々は入力位置と出力位置が一方向に
シフトされており、前記Ｎ＋２個の基本セルを隣接配置
することにより、前記出力端子がＮ本の前記バイパス配
線を介して前記入力端子に接続されたＮ＋１周期の配線
を実現したことを特徴とする半導体装置である。

作用 以上の構成により、本発明は、Ｎ＋２個の基本セルを
隣接配置するだけで、出力端子がＮ本のバイパス配線を
介して入力端子に接続されたＮ＋１周期の配線を実現し
たことにより、第１の回路の出力信号を第２の回路の入
力信号として取り込んだ半導体装置が提供されることと
なり配線の省略化、データ量の減少が期待できる。

実施例 第１図は、本発明の原理図である。基本回路セル６内
に出力配線７、入力配線８、バイパス配線９を含むた
め、基本回路セルを複数個並べるだけでｎ周期の配線を
実現できる。

本実施例は、４周期の配線を必要とする４ビット並列
シフトレジスタに本発明を適用した例を示す。第２図ａ
は４ビット並列出力を持つ、４ビット幅で64ビット長を
有する256ビット・シフトレジスタの回路図である。こ
の256ビットシフトレジスタは、シフトレジスタの基本
セル10の入力端子と出力端子を４周期の配線を用いてシ
リアル接続することにより構成される。この回路に本発
明を適用することにより、第２図ｂにおいて、出力端子
13と入力端子14に接続されるシフトレジスタを省略して
いるが、第２図ｂに示すように、基本回路セル11の繰り
返しにより、４個毎のシリアル接続が自動的に行なえ
る。ガードバンド12は半導体のＰ領域とＮ領域とを分離
し、ラッチアップなどの誤動作を防ぐためのものであ
る。出力端子13からの信号は、右側に隣接した基本回路
セルの段階上のバイパス配線に自動的に接続され、一方
向に位置をシフトし、さらに次に隣接する基本回路セル
の段階上のバイパス配線に接続される。さらに同様に一
方向に位置をシフトした後、さらに次に隣接した基本回
路セルのバイパス配線に接続される。このようにして、
ある基本回路セルの出力端子13の信号は４個先方の基本
回路セルの入力端子14に自動的に接続される。

本実施例の256ビットシフトレジスタの場合、従来の
方法で配線を行なった際は、マスク図面のデータ量とし
て、基本回路セル１個分のデータ、256個分の基本回路
セルの配置情報、４個先のセル間を配線するための配線
情報を256個分を持たなければならなかったのに対し、
本発明による256ビットシフトレジスタの場合、基本回
路セル１個分のデータと256個分の基本回路セルの配置
情報だけでよいため、保持データ量の削減効果も期待で
きる。

発明の効果 超LSIのマスク設計において、配線作業の省力化とデ
ータの節約に大きな効果を生む。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図はその実施例を
示す構成図、第３図は従来例の構成図である。 ６……基本回路セル、７……出力配線、８……入力配
線、９……バイパス配線、10……シフトレジスタの基本
セル、11……基本回路セル、12……ガードバンド、13…
…出力端子、14……入力端子。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】第１の回路と、 第２の回路と、 前記第１の回路の出力信号が送出される出力端子と、前
   記第２の回路の入力信号を取り込む入力端子と、Ｎ本
   （Ｎは自然数）のバイパス配線を有した基本セルとを備
   え、 前記バイパス配線の各々は入力位置と出力位置が一方向
   にシフトされており、 前記Ｎ＋２個の基本セルを隣接配置することにより、前
   記出力端子がＮ本の前記バイパス配線を介して前記入力
   端子に接続されたＮ＋１周期の配線を実現したことを特
   徴とする半導体装置。
2. 【請求項２】隣接配置するＮ＋２個の基本セルは同一構
   成であることを特徴とする特許請求の範囲第１項記載の
   半導体装置。
3. 【請求項３】第１本目のバイパス配線の入力位置と前記
   出力端子が前記一方向において同一高さに配置され、前
   記入力端子と第Ｎ本目（Ｎは自然数）のバイパス配線の
   出力位置が前記一方向において同一の高さに配置された
   ことを特徴とする特許請求の範囲第１項または第２項記
   載の半導体装置。
4. 【請求項４】Ｎ≧２の自然数のとき、第２本目のバイパ
   ス配線の入力位置と第１本目のバイパス配線の出力位置
   が前記一方向において同一の高さに配置されたことを特
   徴とする特許請求の範囲第３項記載の半導体装置。
5. 【請求項５】前記第１の回路と前記第２の回路は同一の
   機能を実現する回路であり、この同一の機能を実現する
   回路が、前記入力端子および前記出力端子に接続された
   ことを特徴とする特許請求の範囲第１項または第２項記
   載の半導体装置。
6. 【請求項６】前記同一の機能を実現する回路はシフトレ
   ジスタであり、Ｎ＋１並列のシフトレジスタを形成した
   ことを特徴とする特許請求の範囲第５項記載の半導体装
   置。