JPS60134462A - 集積化半導体論理回路装置 - Google Patents
集積化半導体論理回路装置Info
- Publication number
- JPS60134462A JPS60134462A JP58242812A JP24281283A JPS60134462A JP S60134462 A JPS60134462 A JP S60134462A JP 58242812 A JP58242812 A JP 58242812A JP 24281283 A JP24281283 A JP 24281283A JP S60134462 A JPS60134462 A JP S60134462A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- circuit
- regular
- function
- irregular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の分野
本発明は、半導体基板上に、論理回路機能を有する論理
回路を形成している論理回路形成領域が配列形成されて
いる集積化半導体論理回路装置に関する。
回路を形成している論理回路形成領域が配列形成されて
いる集積化半導体論理回路装置に関する。
本発明の背景
このような集積化半導体論理回路装置としＣ１従来は、
半導体基板上に配列形成された論理回路形成領域が形成
している論理回路が、例えばフリツプフロツプ回路機能
を、ゲート回路機能などの不規則性論理回路機能を有す
る複数の不規則性論理回路でなるか、または、例えば多
数のトランジスタを用い構成された読出専用メモリ回路
、プログラマブルロジックアレイ回路などの規則性論理
回路でなるのが凹通であった。
半導体基板上に配列形成された論理回路形成領域が形成
している論理回路が、例えばフリツプフロツプ回路機能
を、ゲート回路機能などの不規則性論理回路機能を有す
る複数の不規則性論理回路でなるか、または、例えば多
数のトランジスタを用い構成された読出専用メモリ回路
、プログラマブルロジックアレイ回路などの規則性論理
回路でなるのが凹通であった。
このため、従来のモノリシック論理機能セルアレイ半導
体装置の場合、１の半導体基板上で、不規則性論理回路
機能と規則性論理回路機能との双方を得ることができず
、よって、それら不規則性論理回路機能と規則性論理回
路機能とが同時に得られる論理回路を得るためには、少
くども２つの半導体基板を用いる必要があった。
体装置の場合、１の半導体基板上で、不規則性論理回路
機能と規則性論理回路機能との双方を得ることができず
、よって、それら不規則性論理回路機能と規則性論理回
路機能とが同時に得られる論理回路を得るためには、少
くども２つの半導体基板を用いる必要があった。
また、少くとも２つの半導体基板を用いて、不規則性論
理回路機能ど規則性論理回路機能とが同時に得られる論
理回路を構成した場合、集積化半導体論理回路装置全体
とし−Ｃみたとぎ、それが大型化し、また、論理回路の
動作速度が遅くなるなどの欠点を有していた。
理回路機能ど規則性論理回路機能とが同時に得られる論
理回路を構成した場合、集積化半導体論理回路装置全体
とし−Ｃみたとぎ、それが大型化し、また、論理回路の
動作速度が遅くなるなどの欠点を有していた。
本発明の開示
よって、本発明は上述した欠点のない、新規な集積化半
導体論理回路装置を提案せんとするものである。
導体論理回路装置を提案せんとするものである。
本発明による集積化半導体論理回路装置によれば、半導
体基板上に、不規則性論理回路機能を有する不規則性論
理回路を形成している不規則性論理回路形成領域と、規
則性論理回路機能を有する規則性論理回路を形成１ノ゛
Ｃいる規則性論理回路形成領域と、規則性論理回路に対
する入出力回路を形成している入出力回路形成領域とが
、混在して配列形成されている、という構成を右づる。
体基板上に、不規則性論理回路機能を有する不規則性論
理回路を形成している不規則性論理回路形成領域と、規
則性論理回路機能を有する規則性論理回路を形成１ノ゛
Ｃいる規則性論理回路形成領域と、規則性論理回路に対
する入出力回路を形成している入出力回路形成領域とが
、混在して配列形成されている、という構成を右づる。
このため、本発明による集積化半導体論理回路装置によ
れば、１つの半導体基板で、規則性論理回路機能と不規
則性論理回路機能とが組合された論理回路機能を（ｑる
ことができる。
れば、１つの半導体基板で、規則性論理回路機能と不規
則性論理回路機能とが組合された論理回路機能を（ｑる
ことができる。
本発明の実施例
第１図は、本発明にＪ：る集積化半導体論理回路装置の
実施例を示し、半導体基板１上に、不規則性論理回路機
能を有する不規則性論理回路を形成している不規則性論
理回路形成領域２と、規則性論理回路機能を有Ｊる規則
性論理回路を形成している規則性論理回路形成領域３と
、規則性論理回路に対する入出力回路を形成している入
出力回路形成領域４とが、混在して配列形成されている
。
実施例を示し、半導体基板１上に、不規則性論理回路機
能を有する不規則性論理回路を形成している不規則性論
理回路形成領域２と、規則性論理回路機能を有Ｊる規則
性論理回路を形成している規則性論理回路形成領域３と
、規則性論理回路に対する入出力回路を形成している入
出力回路形成領域４とが、混在して配列形成されている
。
なお、５は、半導体基板１上に形成された論理信号入出
力端子である。
力端子である。
この場合、不規則性論理回路形成領域に形成されている
不規則性論理回路は、金属配線を用いて構成されＣいる
。また、規則性論理回路形成領域に形成されている規則
性論理回路は、それが読出専用メモリ回路である場合、
第２図に示すよう、マトリクス状に配列されたトランジ
スタのようなメモリ素子１１を、列方向に延長している
金属配線１２と行方向に延長している金属配線１３とを
用いた結線によって構成されている。
不規則性論理回路は、金属配線を用いて構成されＣいる
。また、規則性論理回路形成領域に形成されている規則
性論理回路は、それが読出専用メモリ回路である場合、
第２図に示すよう、マトリクス状に配列されたトランジ
スタのようなメモリ素子１１を、列方向に延長している
金属配線１２と行方向に延長している金属配線１３とを
用いた結線によって構成されている。
また、プログラマブルロジックアレイ回路である場合は
、第３図に示すように、トランジスタのようなメモリ素
子２１によって構成されたマトリクス配列２２が、アン
ド論理回路機能の得られた規則性論理回路形成領域２３
と、オア論理回路機能の得られｌｃ規則性論理回路形成
領域２４とに分割され、しかして、アンド論理回路機能
の１ｑられる規則性論理回路及びオア論理回路機能の得
られる規則性論理回路の列方向に延長している金属配線
２５及び２６の結線と、行方向に延長して積項線として
作用する金属配線２７とによって構成される。
、第３図に示すように、トランジスタのようなメモリ素
子２１によって構成されたマトリクス配列２２が、アン
ド論理回路機能の得られた規則性論理回路形成領域２３
と、オア論理回路機能の得られｌｃ規則性論理回路形成
領域２４とに分割され、しかして、アンド論理回路機能
の１ｑられる規則性論理回路及びオア論理回路機能の得
られる規則性論理回路の列方向に延長している金属配線
２５及び２６の結線と、行方向に延長して積項線として
作用する金属配線２７とによって構成される。
以上が、本発明による集積化半導体論理回路装置の実施
例の構成であるに のような構成を有する本発明による集積化半導体論理回
路装置によれば、１つの半導体基板１を用いて、不規則
性論理回路機能と、規則性論理回路機能とが各別に得ら
れ、または、不規則性論理回路機能と規則性論理回路機
能との組合された論理回路機能が得られる。
例の構成であるに のような構成を有する本発明による集積化半導体論理回
路装置によれば、１つの半導体基板１を用いて、不規則
性論理回路機能と、規則性論理回路機能とが各別に得ら
れ、または、不規則性論理回路機能と規則性論理回路機
能との組合された論理回路機能が得られる。
然して、不規則性論理回路機能と規則性論理回路機能と
の組合された論理回路機能が得られるとき、それら両輪
理回路機能が、１つの半導体基板１上で得られるので、
前述した従来の集積化半導体論理回路装置の欠点を伴な
わない、という特徴を有する。
の組合された論理回路機能が得られるとき、それら両輪
理回路機能が、１つの半導体基板１上で得られるので、
前述した従来の集積化半導体論理回路装置の欠点を伴な
わない、という特徴を有する。
第１図は、本発明による集積化半導体論理回路装置の一
例を示す路線図である。 第２図は、第１図に示す集積化半導体論理回路装置にお
【プる規則性論理回路機能が、読出専用メモリ回路であ
る場合の、その−例を示す接続図である。 第３図は、第１図に示Ｊ集積化半導体論理回路装置にお
ける規則性論理回路機能が、プログラマブルロジックア
レイ回路である場合の、イの一例を示す接続図である。 出願人 日本電信電話公社 第１図 第２図 第３図
例を示す路線図である。 第２図は、第１図に示す集積化半導体論理回路装置にお
【プる規則性論理回路機能が、読出専用メモリ回路であ
る場合の、その−例を示す接続図である。 第３図は、第１図に示Ｊ集積化半導体論理回路装置にお
ける規則性論理回路機能が、プログラマブルロジックア
レイ回路である場合の、イの一例を示す接続図である。 出願人 日本電信電話公社 第１図 第２図 第３図
Claims (1)
- 半導体基板上に、不規則性論理回路機能を有する不規則
性論理回路を形成している不規則性論理回路形成領域と
、規則性論理回路機能を有する規則性論理回路を形成し
ている規則性論理回路形成領域と、上記規則性論理回路
に対する入出力回路を形成している入出力回路形成領域
とが、混在して配列形成されていることを特徴とする集
積化半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242812A JPS60134462A (ja) | 1983-12-22 | 1983-12-22 | 集積化半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242812A JPS60134462A (ja) | 1983-12-22 | 1983-12-22 | 集積化半導体論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134462A true JPS60134462A (ja) | 1985-07-17 |
Family
ID=17094652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242812A Pending JPS60134462A (ja) | 1983-12-22 | 1983-12-22 | 集積化半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US10905296B2 (en) | 2010-04-29 | 2021-02-02 | Diversey, Inc. | Floor cleaning tool and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100747A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
-
1983
- 1983-12-22 JP JP58242812A patent/JPS60134462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100747A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US5477067A (en) * | 1987-05-27 | 1995-12-19 | Hitachi, Ltd. | Semiconductor IC device having a RAM interposed between different logic sections and by-pass signal lines extending over the RAM for mutually connecting the logic sections |
| US10905296B2 (en) | 2010-04-29 | 2021-02-02 | Diversey, Inc. | Floor cleaning tool and method |
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