JPS6115346A - 半導体論理集積回路装置 - Google Patents
半導体論理集積回路装置Info
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- JPS6115346A JPS6115346A JP13592984A JP13592984A JPS6115346A JP S6115346 A JPS6115346 A JP S6115346A JP 13592984 A JP13592984 A JP 13592984A JP 13592984 A JP13592984 A JP 13592984A JP S6115346 A JPS6115346 A JP S6115346A
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- JP
- Japan
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- wiring
- memory circuit
- circuit
- cell
- layer metallic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技）り、ｊ分野〕
本発明は、マスタースライス方式を用いた半導体論理集
積回路装置に関する。
積回路装置に関する。
ｉミスタ−スライス式の半導体論理集積回路装置は、？
！数の素子からなる基本セルを配列した複数本のセル列
を半導体基板に作り込んでおき、配線層および接続孔の
設計により所望の論理回路を実現するものである。金属
配線を形成する前の半導体チップ、いわゆるマスターチ
ップは、全ての機能回路に共通であるため、この方式を
採用することによって論理集積回路の開花期間の短縮、
製造コスｌ−の低減が図られ、多品（重少量生産が可能
となる。
！数の素子からなる基本セルを配列した複数本のセル列
を半導体基板に作り込んでおき、配線層および接続孔の
設計により所望の論理回路を実現するものである。金属
配線を形成する前の半導体チップ、いわゆるマスターチ
ップは、全ての機能回路に共通であるため、この方式を
採用することによって論理集積回路の開花期間の短縮、
製造コスｌ−の低減が図られ、多品（重少量生産が可能
となる。
この方式による一般的なゲートアレイ型集積回路の構成
を第２図に示す。半導体デツプは、複数の基本セルを含
む複数のセル列１．各セル列１間の配線領域２および周
辺の入出力回路領域３に分（プられている。配線は通常
、二層金属配線が用いられ、横方向（水平方向）と縦方
向（垂直方向）の配線に各々別の層が割当てられる。
を第２図に示す。半導体デツプは、複数の基本セルを含
む複数のセル列１．各セル列１間の配線領域２および周
辺の入出力回路領域３に分（プられている。配線は通常
、二層金属配線が用いられ、横方向（水平方向）と縦方
向（垂直方向）の配線に各々別の層が割当てられる。
このようなマスタースライス方式のゲートアレイ型集積
回路が大規模化した場合、内部にメモリ回路を組込むこ
とが行われる。その例を第３図に示す。第３図の４がメ
モリ回路である。セル列１の大きさはチップ全体に渡っ
て一様でなく、メモリ回路４の部分で他より短くなる。
回路が大規模化した場合、内部にメモリ回路を組込むこ
とが行われる。その例を第３図に示す。第３図の４がメ
モリ回路である。セル列１の大きさはチップ全体に渡っ
て一様でなく、メモリ回路４の部分で他より短くなる。
メモリ回路４の端子は通常、その回路領域の周辺に配置
され、配線領域２でセル列１との接続が行われる。
され、配線領域２でセル列１との接続が行われる。
この林な従来の構成では、大規模化に伴ってセル列とメ
モリ回路との間の配線数が多くなると、配線領域の配線
が混雑し、これを２避けようとすると配線領域の面積が
増大し、集積度の低下を招くという問題があった。
モリ回路との間の配線数が多くなると、配線領域の配線
が混雑し、これを２避けようとすると配線領域の面積が
増大し、集積度の低下を招くという問題があった。
本発明は上記した点に鑑みてなされたもので。
メモリ回路を備えた場合にも配線領域の混雑を効果的に
防止して集積度の低下をもたらさないようにした。マス
タースライス方式による半導体論理集積回路装置を提供
することを目的とする。
防止して集積度の低下をもたらさないようにした。マス
タースライス方式による半導体論理集積回路装置を提供
することを目的とする。
本発明の半導体論理集積回路は、セル列と共に集積する
メモリ回路の他との接続端子をセル列の端子と一直線上
にメモリ回路領域上に配置する。
メモリ回路の他との接続端子をセル列の端子と一直線上
にメモリ回路領域上に配置する。
そしてメモリ回路内の素子配線およびセル列内の素子配
線を第１層金属により行ない、第２層および第３層金属
を利用してメモリ回路とセル列およびセル列同士の間の
接続を行なう。
線を第１層金属により行ない、第２層および第３層金属
を利用してメモリ回路とセル列およびセル列同士の間の
接続を行なう。
本発明によれば、メモリ回路領域上を配線領域として用
いるため、大規模化に伴う配線の［を緩和することがで
き、従ってチップの集積度の向上が図られる。またメモ
リ回路領域上で端子配列をセル列の端子配列と一直線上
に並べることによって、チップ全体の配線を、チャネル
・ルータ−なとの既存の自動配線ツールで一括して効果
的に実施することができる。
いるため、大規模化に伴う配線の［を緩和することがで
き、従ってチップの集積度の向上が図られる。またメモ
リ回路領域上で端子配列をセル列の端子配列と一直線上
に並べることによって、チップ全体の配線を、チャネル
・ルータ−なとの既存の自動配線ツールで一括して効果
的に実施することができる。
以下、本発明の詳細な説明する。゛
第１図は本発明の実施例のグー１−アレイ型大規模論理
集積回路である。セル列１は例えば複数の能動素子から
なるＣＭＯ８型Ｏ８セルを配列したものである。セル列
１の一部は他より短くなっており、その短くなっている
部分の残余のスペースにメモリ回路４が形成ｇれている
。チップ周辺には入出力回路３が形成されている。
集積回路である。セル列１は例えば複数の能動素子から
なるＣＭＯ８型Ｏ８セルを配列したものである。セル列
１の一部は他より短くなっており、その短くなっている
部分の残余のスペースにメモリ回路４が形成ｇれている
。チップ周辺には入出力回路３が形成されている。
各セル列１内の素子間接続は第１層金属配線により行な
い、メモリ回路４内の素子間接続も同様に第１層金属配
線により行なっている。各セル列１の他との接続端子は
各セル列１の中央部に並べて設置され、メモリ回路４の
池との接続端子は前記セル列１の端子配列と一直線上に
並ぶようにメモリ回路４のｖＡ職域上設置されている。
い、メモリ回路４内の素子間接続も同様に第１層金属配
線により行なっている。各セル列１の他との接続端子は
各セル列１の中央部に並べて設置され、メモリ回路４の
池との接続端子は前記セル列１の端子配列と一直線上に
並ぶようにメモリ回路４のｖＡ職域上設置されている。
図に示す黒丸がこれらの端子５を示している。そして各
セル列１の間およびセル列１とメモリ回路４の間の接続
は、第２層金属および第３層金属配線により行なってい
る。例えば第２層金属配線を縦方向。
セル列１の間およびセル列１とメモリ回路４の間の接続
は、第２層金属および第３層金属配線により行なってい
る。例えば第２層金属配線を縦方向。
第３層金属配線を横方向として、自動配線ツールで配線
設計を行なえばよい。
設計を行なえばよい。
こうしてこの実施例によれば、メモリ回路＠域上を第２
層および第３層金属配線領域として用いることによって
、メモリ回路のある領域もない領域も同等に見なしてチ
ャネル・ルータ−による自動配線ツールで一括配線する
ことができる。そしてその結果、メモリ回路の周辺に端
子を配列する従来のものに比べて、配線の混雑を緩和す
ることができ、大規模集積回路の集積度向上を図ること
ができる。
層および第３層金属配線領域として用いることによって
、メモリ回路のある領域もない領域も同等に見なしてチ
ャネル・ルータ−による自動配線ツールで一括配線する
ことができる。そしてその結果、メモリ回路の周辺に端
子を配列する従来のものに比べて、配線の混雑を緩和す
ることができ、大規模集積回路の集積度向上を図ること
ができる。
本発明は基本セルとしていかなる構成のものを用いた場
合にも適用することができる。また、メモ、り回路をチ
ップの隅に設ける場合に限らず、例えばチップ中央に設
ける場合にも勿論有効である。
合にも適用することができる。また、メモ、り回路をチ
ップの隅に設ける場合に限らず、例えばチップ中央に設
ける場合にも勿論有効である。
第１図は、本発明の一実施例のグー１〜アレイ型論理集
積回路を示す図、第２図および第３図は、従来のゲート
アレイ型論理集積回路を示す図である。 １・・・セル列、３・・・入出力回路、４・・・メモリ
回路、５・・・端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２ｖｇＪ ３′ 第３図
積回路を示す図、第２図および第３図は、従来のゲート
アレイ型論理集積回路を示す図である。 １・・・セル列、３・・・入出力回路、４・・・メモリ
回路、５・・・端子。 出願人代理人 弁理士 鈴江武彦 第１図 第２ｖｇＪ ３′ 第３図
Claims (1)
- 半導体基板に、複数の基本セルを含む複数本のセル列と
メモリ回路とを集積して構成される半導体論理集積回路
装置において、前記セル列内およびメモリ回路内の各素
子間を第１層金属により配線し、前記メモリ回路の他の
領域との接続端子を、各セル列の他の領域との接続端子
と一直線上に並べてメモリ回路領域上に配置し、前記メ
モリ回路とセル列の間を第２層および第３層金属により
配線したことを特徴とする半導体論理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13592984A JPS6115346A (ja) | 1984-06-30 | 1984-06-30 | 半導体論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13592984A JPS6115346A (ja) | 1984-06-30 | 1984-06-30 | 半導体論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115346A true JPS6115346A (ja) | 1986-01-23 |
Family
ID=15163145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13592984A Pending JPS6115346A (ja) | 1984-06-30 | 1984-06-30 | 半導体論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231821A2 (en) * | 1986-01-22 | 1987-08-12 | Nec Corporation | A semiconductor integrated circuit having wirings for power supply |
| JPH0513732A (ja) * | 1990-09-13 | 1993-01-22 | Nec Corp | 複合型半導体集積回路装置 |
-
1984
- 1984-06-30 JP JP13592984A patent/JPS6115346A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0231821A2 (en) * | 1986-01-22 | 1987-08-12 | Nec Corporation | A semiconductor integrated circuit having wirings for power supply |
| JPH0513732A (ja) * | 1990-09-13 | 1993-01-22 | Nec Corp | 複合型半導体集積回路装置 |
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