JPS62128558A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62128558A JPS62128558A JP60270393A JP27039385A JPS62128558A JP S62128558 A JPS62128558 A JP S62128558A JP 60270393 A JP60270393 A JP 60270393A JP 27039385 A JP27039385 A JP 27039385A JP S62128558 A JPS62128558 A JP S62128558A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- array
- row
- memory array
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特に半導体基板上に
各メモリセルをマトリクス状に配置させた半導体記憶装
置の改良に係るものである。
各メモリセルをマトリクス状に配置させた半導体記憶装
置の改良に係るものである。
従来例によるこの種の半導体記憶装置の一例として、い
わゆるＲＯＭのメモリアレイを第２図に示す。
わゆるＲＯＭのメモリアレイを第２図に示す。
この第２図は、同メモリアレイを模式的に示した平面図
であって、同図中、Ｗ１〜１ＩＩ４は多結晶シリコン居
によるワードラインで、メモリアレイ上ではゲートを形
成しており、ｂ１〜ｂ７はアルミ配線層からなるビット
ラインで、メモリアレイ上ではコンタクト２を通してド
レインに接続され、ｓｌはアルミ配線層からなるソース
ラインで、メモリアレイ上ではコンタクト３により拡散
層！を通してソースに接続されている。
であって、同図中、Ｗ１〜１ＩＩ４は多結晶シリコン居
によるワードラインで、メモリアレイ上ではゲートを形
成しており、ｂ１〜ｂ７はアルミ配線層からなるビット
ラインで、メモリアレイ上ではコンタクト２を通してド
レインに接続され、ｓｌはアルミ配線層からなるソース
ラインで、メモリアレイ上ではコンタクト３により拡散
層！を通してソースに接続されている。
また同図において、破線で囲まれた領域１ｏは。
１つのメモリセルを表わしており、横方向に対しては、
そのま−の状態での繰り返しからなるパターン配置にさ
れ、縦方向に対しては、鏡反転、すなわち対称状態での
繰り返しからなるパターン配置にされている。
そのま−の状態での繰り返しからなるパターン配置にさ
れ、縦方向に対しては、鏡反転、すなわち対称状態での
繰り返しからなるパターン配置にされている。
そしてこの場合、前記各拡散層１の形状については、前
記各メモリセル領域１ｏでの上端（もしくは下端）部側
、つまりアレイ端部側での拡散層】ａが、こへでは下側
（もしくは上側）半分にしかならないため、このアレイ
端部側拡散層１ａを特別に形成させることによって、ア
レイ内部側での各拡散層１ｂと同程度の特性に保持させ
ている場合が多い、すなわち、第３図には、メモリセル
のソース側拡散領域１の形状を、アレイ上端（もしくは
下端）部側での拡散層１ａ（同図（ａ））と、アレイ内
部側での各拡散層１ｂ（同図（ｂ））とについて示しで
ある。
記各メモリセル領域１ｏでの上端（もしくは下端）部側
、つまりアレイ端部側での拡散層】ａが、こへでは下側
（もしくは上側）半分にしかならないため、このアレイ
端部側拡散層１ａを特別に形成させることによって、ア
レイ内部側での各拡散層１ｂと同程度の特性に保持させ
ている場合が多い、すなわち、第３図には、メモリセル
のソース側拡散領域１の形状を、アレイ上端（もしくは
下端）部側での拡散層１ａ（同図（ａ））と、アレイ内
部側での各拡散層１ｂ（同図（ｂ））とについて示しで
ある。
このように従来例装置でのメモリアレイは、アレイ上端
（もしくは下端）部側と７レイ内部側とで、その拡散層
ｌ、こ−では拡散層１ａと１ｂとの形状がそれぞれに異
なっている。そしてこれらの各拡［１ａ、ｌｂは、この
場合１個々のメモリセルのソースと、ソースラインのア
ルミ配置ｉｔＳとを、電気的に接続する抵抗であって、
前記第３図（ａ）、（ｂ）からも明らかなように、拡散
層１ａは拡散層１ｂに比較して一方の側の凸部が欠けて
いるために、その抵抗値が大きくなって、アレイＬ端（
もしくは下端）部側でのメモリセルの電気的特性は、ア
レイ内部側でのメモリセルのそれと相違し、こ−では同
特性が低下する。
（もしくは下端）部側と７レイ内部側とで、その拡散層
ｌ、こ−では拡散層１ａと１ｂとの形状がそれぞれに異
なっている。そしてこれらの各拡［１ａ、ｌｂは、この
場合１個々のメモリセルのソースと、ソースラインのア
ルミ配置ｉｔＳとを、電気的に接続する抵抗であって、
前記第３図（ａ）、（ｂ）からも明らかなように、拡散
層１ａは拡散層１ｂに比較して一方の側の凸部が欠けて
いるために、その抵抗値が大きくなって、アレイＬ端（
もしくは下端）部側でのメモリセルの電気的特性は、ア
レイ内部側でのメモリセルのそれと相違し、こ−では同
特性が低下する。
すなわち、このメモリアレイの」二端（もしくは下端）
部側と内部側との各メモリセルの電気的特性の相違は、
それぞれのパターン配置の規則性がないために生ずるも
のであって、アレイ上端（もしくは下端）部側と７レイ
内部側とでは、各メモリセルのトランジスタ長が、たと
えマスク上で同じであっても、実際に製造された状態で
は相互に異なるという問題点があった。
部側と内部側との各メモリセルの電気的特性の相違は、
それぞれのパターン配置の規則性がないために生ずるも
のであって、アレイ上端（もしくは下端）部側と７レイ
内部側とでは、各メモリセルのトランジスタ長が、たと
えマスク上で同じであっても、実際に製造された状態で
は相互に異なるという問題点があった。
従ってこの発明の目的とするところは、アレイの上端（
もしくは下端）部側メモリセルに対しても、アレイ内部
側メモリセルと同様に規則性をもたせて、パターン配置
による各メモリセルの電気的特性のバラツキを可及的に
抑制した。この種の半導体記憶装置を得ることである。
もしくは下端）部側メモリセルに対しても、アレイ内部
側メモリセルと同様に規則性をもたせて、パターン配置
による各メモリセルの電気的特性のバラツキを可及的に
抑制した。この種の半導体記憶装置を得ることである。
前記目的を達成するために、この発明においては、アレ
イ上端（もしくは下端）部側にあって、アレイ内部側メ
モリセルと同一構造のパターン配置を、少なくとも１行
ないしは１列構成させたものである。
イ上端（もしくは下端）部側にあって、アレイ内部側メ
モリセルと同一構造のパターン配置を、少なくとも１行
ないしは１列構成させたものである。
すなわち、この発明では、アレイ上端（もしくは下端）
部側メモリセルに対しても、アレイ内部側メモリセルと
同様の規則性を与えることができて、メモリアレイ全体
の電気的特性のバラツキを良好に抑制し得るのである。
部側メモリセルに対しても、アレイ内部側メモリセルと
同様の規則性を与えることができて、メモリアレイ全体
の電気的特性のバラツキを良好に抑制し得るのである。
以下この発明に係る半導体記憶装置の一実施例につき、
第１図を参照して詳細に説明する。
第１図を参照して詳細に説明する。
第１図はこの実施例を適用したメモリアレイを模式的に
示した平面図であって、こへではアレイ上端（もしくは
下端）部側に２行メモリと同一構造のパターン配置をな
した場合である。
示した平面図であって、こへではアレイ上端（もしくは
下端）部側に２行メモリと同一構造のパターン配置をな
した場合である。
この第１図実施例においても、翫〜町は多結晶シリコン
層によるワードラインで、メモリアレイ上ではゲートを
形成しており、ｂ１〜ｂ７はアルミ配線層からなるビ・
ットラインで、メモリアレイ上ではコンタクト２を通し
てドレインに接続され、Ｓｌはアルミ配線層からなるソ
ースラインで、メモリアレイ上ではコンタクト３により
拡散層１を通してソースに接続されている。
層によるワードラインで、メモリアレイ上ではゲートを
形成しており、ｂ１〜ｂ７はアルミ配線層からなるビ・
ットラインで、メモリアレイ上ではコンタクト２を通し
てドレインに接続され、Ｓｌはアルミ配線層からなるソ
ースラインで、メモリアレイ上ではコンタクト３により
拡散層１を通してソースに接続されている。
しかして、前記メモリアレイの構成において、ｄｌ、
ｄ２は、この実施例での７レイ上端（もしくは下端）部
側に接して配置されるところの、内部メモリセルと同一
構造パターンを形成するための多結晶シリコン層であり
、メモリアレイ内の各メモリセルの電気的特性に影響を
与えることのないような電位１例えばメモリセルがＭＯ
Ｓトランジスタからなる場合にはＧＮＤ状態に保持され
る。
ｄ２は、この実施例での７レイ上端（もしくは下端）部
側に接して配置されるところの、内部メモリセルと同一
構造パターンを形成するための多結晶シリコン層であり
、メモリアレイ内の各メモリセルの電気的特性に影響を
与えることのないような電位１例えばメモリセルがＭＯ
Ｓトランジスタからなる場合にはＧＮＤ状態に保持され
る。
すなわち、このようにしてこの実施例構成の場合には、
メモリアレイ内に形成されるすべてのメモリセルに規則
性を与えて、同一の電気的特性に維持できるのである。
メモリアレイ内に形成されるすべてのメモリセルに規則
性を与えて、同一の電気的特性に維持できるのである。
なお、前記実施例においては、メモリアレイの行方向側
の規則性について述べたが、列方向端部側の規則性につ
いても同様に適用できることは勿論である。
の規則性について述べたが、列方向端部側の規則性につ
いても同様に適用できることは勿論である。
以上詳述したようにこの発明装置によれば、メモリアレ
イの各行および各列方向端部メモリセルに接して、各内
部メモリセルと同一構造によるパターン配置を、少なく
とも１行ないし１列構成させたから、結果的にメモリア
レイ内の各行および各列すべてのメモリセルに対して、
それぞれにパターン配置上の規則性を与えることができ
、このために各メモリセルのパターン配置に伴なう電気
的特性のバラツキを良好に抑制し得るもので、しかも構
造的にも比較的簡単で、容易かつ安価に実施できるなど
の特長を有する。
イの各行および各列方向端部メモリセルに接して、各内
部メモリセルと同一構造によるパターン配置を、少なく
とも１行ないし１列構成させたから、結果的にメモリア
レイ内の各行および各列すべてのメモリセルに対して、
それぞれにパターン配置上の規則性を与えることができ
、このために各メモリセルのパターン配置に伴なう電気
的特性のバラツキを良好に抑制し得るもので、しかも構
造的にも比較的簡単で、容易かつ安価に実施できるなど
の特長を有する。
第１図はこの発明の一実施例を適用したメモリアレイを
模式的に示した平面図であり、また第２図は同上従来例
によるメモリアレイを模式的に示した平面図、第３図（
ａ）、（ｂ）は同上メモリアレイの上端（もしくは下端
）部側と内部側とのメモリセルのソース側拡散層の形状
をそれぞれに示す平面図である。 １・・・・メモリセルのソース側拡ｌｔ＆ 層、ｌａ・
・・・アレイ上端（もしくは下端）部側の拡散層、ｌｂ
・・・・７レイ内部側の拡散層、２・・メモリセルのド
レインとアルミ配線のビットラインとを接続するコンタ
クト、３・・・・アルミ配線のソースラインとソース側
拡散層とを接続するコンタクト、１０・・・・個々のメ
モリセル。 ｌ１ｌ１１〜ｌ１ｉ４・・・・ワードライン、ｂ１〜ｂ
７・・・・ビットライン、Ｓ・・・・ソースライン、ｄ
ｌ、ｄ２・・・・多結晶シリコン層。 代理人 大 岩 増 雄 第２図 】０ 第３図 （α） （ｂ） 手続補正涯（自発）
模式的に示した平面図であり、また第２図は同上従来例
によるメモリアレイを模式的に示した平面図、第３図（
ａ）、（ｂ）は同上メモリアレイの上端（もしくは下端
）部側と内部側とのメモリセルのソース側拡散層の形状
をそれぞれに示す平面図である。 １・・・・メモリセルのソース側拡ｌｔ＆ 層、ｌａ・
・・・アレイ上端（もしくは下端）部側の拡散層、ｌｂ
・・・・７レイ内部側の拡散層、２・・メモリセルのド
レインとアルミ配線のビットラインとを接続するコンタ
クト、３・・・・アルミ配線のソースラインとソース側
拡散層とを接続するコンタクト、１０・・・・個々のメ
モリセル。 ｌ１ｌ１１〜ｌ１ｉ４・・・・ワードライン、ｂ１〜ｂ
７・・・・ビットライン、Ｓ・・・・ソースライン、ｄ
ｌ、ｄ２・・・・多結晶シリコン層。 代理人 大 岩 増 雄 第２図 】０ 第３図 （α） （ｂ） 手続補正涯（自発）
Claims (1)
- 半導体基板上に各メモリセルを、行および列方向にマト
リクス状に配置させたメモリアレイにおいて、前記メモ
リアレイの各行および各列方向端部のメモリセルに接し
て、各内部メモリセルと同一構造によるパターン配置を
、少なくとも１行ないし１列構成させ、メモリアレイの
各行および各列に規則性を与えたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270393A JP2614603B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270393A JP2614603B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128558A true JPS62128558A (ja) | 1987-06-10 |
| JP2614603B2 JP2614603B2 (ja) | 1997-05-28 |
Family
ID=17485631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270393A Expired - Lifetime JP2614603B2 (ja) | 1985-11-29 | 1985-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614603B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461161A (ja) * | 1990-06-22 | 1992-02-27 | Mitsubishi Electric Corp | 半導体メモリ装置のメモリパターンレイアウト |
| US5304835A (en) * | 1990-07-18 | 1994-04-19 | Seiko Epson Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613747A (en) * | 1979-07-13 | 1981-02-10 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS58107666A (ja) * | 1981-12-21 | 1983-06-27 | Matsushita Electronics Corp | Ｍｏｓ型読出専用記憶回路 |
-
1985
- 1985-11-29 JP JP60270393A patent/JP2614603B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613747A (en) * | 1979-07-13 | 1981-02-10 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS58107666A (ja) * | 1981-12-21 | 1983-06-27 | Matsushita Electronics Corp | Ｍｏｓ型読出専用記憶回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461161A (ja) * | 1990-06-22 | 1992-02-27 | Mitsubishi Electric Corp | 半導体メモリ装置のメモリパターンレイアウト |
| US5304835A (en) * | 1990-07-18 | 1994-04-19 | Seiko Epson Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2614603B2 (ja) | 1997-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |