JPH04352469A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04352469A JPH04352469A JP3126367A JP12636791A JPH04352469A JP H04352469 A JPH04352469 A JP H04352469A JP 3126367 A JP3126367 A JP 3126367A JP 12636791 A JP12636791 A JP 12636791A JP H04352469 A JPH04352469 A JP H04352469A
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- Japan
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000011295 pitch Substances 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 229910052751 metal Inorganic materials 0.000 description 1
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に各ワード線と平行に走りこれらワード線と接続する
低抵抗の配線を備えたダイナミック・ランダム・アクセ
スメモリ等の半導体記憶装置に関する。
特に各ワード線と平行に走りこれらワード線と接続する
低抵抗の配線を備えたダイナミック・ランダム・アクセ
スメモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】１トランジスタ１キャパシタ型のダイナ
ミック・ランダム・アクセスメモリ（Ｄ−ＲＡＭ）等に
おいては、メモリセルのトランジスタのゲート電極と接
続するワード線を多結晶シリコンやこの上にシリサイド
を積層して形成し、このワード線の抵抗値を下げるため
に、これらワード線の上層に、アルミニウム等の低抵抗
金属から成る低抵抗配線を形成し、対応するワード線と
低抵抗配線とを接続して使用する技術が用いられる。
ミック・ランダム・アクセスメモリ（Ｄ−ＲＡＭ）等に
おいては、メモリセルのトランジスタのゲート電極と接
続するワード線を多結晶シリコンやこの上にシリサイド
を積層して形成し、このワード線の抵抗値を下げるため
に、これらワード線の上層に、アルミニウム等の低抵抗
金属から成る低抵抗配線を形成し、対応するワード線と
低抵抗配線とを接続して使用する技術が用いられる。
【０００３】この種の従来の半導体記憶装置の例を図３
に示す。
に示す。
【０００４】この半導体記憶装置は、基板１上に行方向
列方向にマトリスク状に配列された複数のメモリセル（
図示省略）と、基板１上の第１の層に形成され前記メモ
リセルを行方向に所定の単位で選択する複数のワード線
６と、これら各ワード線６とそれぞれ対応しかつ平行に
走り第２の層に形成された複数の低抵抗配線５と、各ワ
ード線６と対応する低抵抗配線５とをそれそれ複数箇所
で接続する複数の接続部３ａとを有する構成になってい
る。
列方向にマトリスク状に配列された複数のメモリセル（
図示省略）と、基板１上の第１の層に形成され前記メモ
リセルを行方向に所定の単位で選択する複数のワード線
６と、これら各ワード線６とそれぞれ対応しかつ平行に
走り第２の層に形成された複数の低抵抗配線５と、各ワ
ード線６と対応する低抵抗配線５とをそれそれ複数箇所
で接続する複数の接続部３ａとを有する構成になってい
る。
【０００５】接続部３ａは、対応するワード線６と低抵
抗配線５とを確実に接続するため、絶縁層４の接続孔を
埋める接続孔導体３１ａの周辺の第１の層に周辺導体３
２ａが形成されている。このため、接続部３ａはワード
線６の幅より大きくなるので、ワード線６を屈曲させて
全体の寸法を小さくしている。
抗配線５とを確実に接続するため、絶縁層４の接続孔を
埋める接続孔導体３１ａの周辺の第１の層に周辺導体３
２ａが形成されている。このため、接続部３ａはワード
線６の幅より大きくなるので、ワード線６を屈曲させて
全体の寸法を小さくしている。
【０００６】ここで、加工可能な最小加工寸法をｄ、周
辺導体部３２ａの幅をＤとすると、ワード線６及び低抵
抗配線５の平均ピッチは２ｄ＋Ｄ／２となる。
辺導体部３２ａの幅をＤとすると、ワード線６及び低抵
抗配線５の平均ピッチは２ｄ＋Ｄ／２となる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、連続した１本のワード線６に対し低抵抗配
線５と接続する接続部３ａが複数設けられ、しかも接続
部３ａはワード線６の幅より大きくなるので、ワード線
６及び低抵抗配線の平均ピッチが大きくなり、メモリチ
ップの面積が大きくなるという欠点があった。
記憶装置は、連続した１本のワード線６に対し低抵抗配
線５と接続する接続部３ａが複数設けられ、しかも接続
部３ａはワード線６の幅より大きくなるので、ワード線
６及び低抵抗配線の平均ピッチが大きくなり、メモリチ
ップの面積が大きくなるという欠点があった。
【０００８】本発明の目的は、ワード線及び低抵抗配線
の平均ピッチを小さくし、メモリチップの面積を小さく
することができる半導体記憶装置を提供することにある
。
の平均ピッチを小さくし、メモリチップの面積を小さく
することができる半導体記憶装置を提供することにある
。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、基板上に行方向列方向にマトリスク状に配列された
複数のメモリセルと、第１の層に形成され前記メモリセ
ルを行方向に所定の単位で選択する複数のワード線と、
これら各ワード線とそれぞれ対応しかつ平行に走り第２
の層に形成された複数の低抵抗配線と、前記各ワード線
と対応する前記低抵抗配線とをそれそれ複数箇所で接続
する複数の接続部とを有する半導体記憶装置において、
前記各ワード線をそれぞれ複数の分割ワード線に分割し
、かつこの分割部分の前記分割ワード線の先端の相互間
隔を所定の距離だけあけてすき間を設け、前記接続部を
、隣接する行の前記分割ワード線のすき間と対応する位
置に設けた構成を有している。
は、基板上に行方向列方向にマトリスク状に配列された
複数のメモリセルと、第１の層に形成され前記メモリセ
ルを行方向に所定の単位で選択する複数のワード線と、
これら各ワード線とそれぞれ対応しかつ平行に走り第２
の層に形成された複数の低抵抗配線と、前記各ワード線
と対応する前記低抵抗配線とをそれそれ複数箇所で接続
する複数の接続部とを有する半導体記憶装置において、
前記各ワード線をそれぞれ複数の分割ワード線に分割し
、かつこの分割部分の前記分割ワード線の先端の相互間
隔を所定の距離だけあけてすき間を設け、前記接続部を
、隣接する行の前記分割ワード線のすき間と対応する位
置に設けた構成を有している。
【００１０】また、各接続部が、各分割ワード線の中央
部分に形成された構成を有している。
部分に形成された構成を有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す平面図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、各ワード線（６）をそれぞれ
複数の分割ワード線２に分割し、かつこの分割部分の分
割ワード線２の先端の相互間隔を所定の距離だけあけて
すき間を設け、互いに隣接する行の分割ワード線の分割
部分のすき間と対応する位置に、各接続部３をそれぞれ
形成した構成となっている。
記憶装置と相違する点は、各ワード線（６）をそれぞれ
複数の分割ワード線２に分割し、かつこの分割部分の分
割ワード線２の先端の相互間隔を所定の距離だけあけて
すき間を設け、互いに隣接する行の分割ワード線の分割
部分のすき間と対応する位置に、各接続部３をそれぞれ
形成した構成となっている。
【００１４】この実施例においては、自身の分割部分と
隣接する行の分割部分とがそれぞれ対応する位置に設け
られているので、自身の接続部３が隣接する行の分割部
分のすき間と対応する位置に形成された形となっている
のと同時に、自身の接続部３が自身の分割部分のすき間
に形成された形となっている。また、隣接する行の接続
部３が同じ位置に配置されると、これら接続部３により
分割ワード線２及び低抵抗配線５の間隔を広げなければ
ならなくなるので、隣接する行の接続部３の位置をずら
している。
隣接する行の分割部分とがそれぞれ対応する位置に設け
られているので、自身の接続部３が隣接する行の分割部
分のすき間と対応する位置に形成された形となっている
のと同時に、自身の接続部３が自身の分割部分のすき間
に形成された形となっている。また、隣接する行の接続
部３が同じ位置に配置されると、これら接続部３により
分割ワード線２及び低抵抗配線５の間隔を広げなければ
ならなくなるので、隣接する行の接続部３の位置をずら
している。
【００１５】このように、接続部３を隣接する行の分割
部分のすき間と対応する位置に設けることにより、接続
部３の両側に隣接する行の分割ワード線２が配置されな
くなるので、接続部３が分割ワード線３等の幅より周辺
導体３１（幅Ｄ）分広くても、分割ワード線２及び低抵
抗配線５のピッチに対する接続部３による制約がなくな
り、これらピッチを最小加工寸法により決定することが
できる。すなわち、分割ワード線２及び低抵抗配線５の
幅を最小加工寸法ｄに、またこれらの間隔を最小加工寸
法ｄにすることができ、従ってこれらのピッチを（最小
加工寸法ｄ）×２にすることができる。
部分のすき間と対応する位置に設けることにより、接続
部３の両側に隣接する行の分割ワード線２が配置されな
くなるので、接続部３が分割ワード線３等の幅より周辺
導体３１（幅Ｄ）分広くても、分割ワード線２及び低抵
抗配線５のピッチに対する接続部３による制約がなくな
り、これらピッチを最小加工寸法により決定することが
できる。すなわち、分割ワード線２及び低抵抗配線５の
幅を最小加工寸法ｄに、またこれらの間隔を最小加工寸
法ｄにすることができ、従ってこれらのピッチを（最小
加工寸法ｄ）×２にすることができる。
【００１６】図２は本発明の第２の実施例を示す平面図
である。
である。
【００１７】この実施例は、接続部３を分割ワード線２
ａの中央部分、すなわち、接続部３と分割ワード線２ａ
の２つの先端との距離が等しくなるように接続部３を設
けたものである。
ａの中央部分、すなわち、接続部３と分割ワード線２ａ
の２つの先端との距離が等しくなるように接続部３を設
けたものである。
【００１８】接続部３から各メモリセルまでの配線抵抗
は接続部３から各メモリセルまでの分割ワード線の抵抗
によって決定される。従って、接続部３から分割ワード
線の最先端のメモリセルまでの配線抵抗が等しくなるよ
うにすると、分割ワード線２の一方の端に接続部３を設
けた第１の実施例と比較して、第２の実施例の方が分割
ワード線の長さを２倍にすることができる。すなわち、
接続部３の数を半分に減らすことができ、メモリチップ
の面積を小さくすることができるという利点がある。
は接続部３から各メモリセルまでの分割ワード線の抵抗
によって決定される。従って、接続部３から分割ワード
線の最先端のメモリセルまでの配線抵抗が等しくなるよ
うにすると、分割ワード線２の一方の端に接続部３を設
けた第１の実施例と比較して、第２の実施例の方が分割
ワード線の長さを２倍にすることができる。すなわち、
接続部３の数を半分に減らすことができ、メモリチップ
の面積を小さくすることができるという利点がある。
【００１９】
【発明の効果】以上説明したように本発明は、ワード線
を複数の分割ワード線に分割してこれら分割ワード線の
先端相互間にすき間を設け、このすき間と対応する位置
に隣接する行の接続部を設けた構成とすることにより、
接続部の両側に分割ワード線が配置されなくなるので、
分割ワード線及び低抵抗配線のピッチに対する接続部の
制約がなくなり、このピッチを最小加工寸法で決定する
ことができ、従ってメモリチップを小さくすることがで
きる効果がある。
を複数の分割ワード線に分割してこれら分割ワード線の
先端相互間にすき間を設け、このすき間と対応する位置
に隣接する行の接続部を設けた構成とすることにより、
接続部の両側に分割ワード線が配置されなくなるので、
分割ワード線及び低抵抗配線のピッチに対する接続部の
制約がなくなり、このピッチを最小加工寸法で決定する
ことができ、従ってメモリチップを小さくすることがで
きる効果がある。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】従来の半導体記憶装置の一例を示す平面図であ
る。
る。
１ 基板
２，２ａ 分割ワード線
３，３ａ 接続部
４ 絶縁層
５ 低抵抗配線
６ ワード線
３１，３１ａ 接続孔導体
３２，３２ａ 周辺導体
Claims (2)
- 【請求項１】 基板上に行方向列方向にマトリスク状
に配列された複数のメモリセルと、第１の層に形成され
前記メモリセルを行方向に所定の単位で選択する複数の
ワード線と、これら各ワード線とそれぞれ対応しかつ平
行に走り第２の層に形成された複数の低抵抗配線と、前
記各ワード線と対応する前記低抵抗配線とをそれそれ複
数箇所で接続する複数の接続部とを有する半導体記憶装
置において、前記各ワード線をそれぞれ複数の分割ワー
ド線に分割し、かつこの分割部分の前記分割ワード線の
先端の相互間隔を所定の距離だけあけてすき間を設け、
前記接続部を、隣接する行の前記分割ワード線のすき間
と対応する位置に設けたことを特徴とする半導体記憶装
置。 - 【請求項２】 各接続部が、各分割ワード線の中央部
分に形成された請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126367A JPH04352469A (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126367A JPH04352469A (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352469A true JPH04352469A (ja) | 1992-12-07 |
Family
ID=14933432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126367A Pending JPH04352469A (ja) | 1991-05-30 | 1991-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352469A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708621A (en) * | 1995-07-03 | 1998-01-13 | Oki Electric Industry Co., Ltd. | Semiconductor memory with improved word line structure |
| JP2007300136A (ja) * | 2007-07-17 | 2007-11-15 | Toshiba Corp | 不揮発性半導体メモリ |
| US7332762B2 (en) | 1998-03-30 | 2008-02-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2008091927A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | 微細線幅の導電性ラインを有する半導体素子及びその製造方法 |
| US8350309B2 (en) | 1998-03-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
-
1991
- 1991-05-30 JP JP3126367A patent/JPH04352469A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708621A (en) * | 1995-07-03 | 1998-01-13 | Oki Electric Industry Co., Ltd. | Semiconductor memory with improved word line structure |
| US5903488A (en) * | 1995-07-03 | 1999-05-11 | Oki Electric Industry Co.,Ltd. | Semiconductor memory with improved word line structure |
| US7332762B2 (en) | 1998-03-30 | 2008-02-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US7425739B2 (en) | 1998-03-30 | 2008-09-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US7893477B2 (en) | 1998-03-30 | 2011-02-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US8084802B2 (en) | 1998-03-30 | 2011-12-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US8350309B2 (en) | 1998-03-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JP2008091927A (ja) * | 2006-10-02 | 2008-04-17 | Samsung Electronics Co Ltd | 微細線幅の導電性ラインを有する半導体素子及びその製造方法 |
| JP2007300136A (ja) * | 2007-07-17 | 2007-11-15 | Toshiba Corp | 不揮発性半導体メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |