JPS61123164A - 半導体集積回路用パツケ−ジ - Google Patents
半導体集積回路用パツケ−ジInfo
- Publication number
- JPS61123164A JPS61123164A JP24680984A JP24680984A JPS61123164A JP S61123164 A JPS61123164 A JP S61123164A JP 24680984 A JP24680984 A JP 24680984A JP 24680984 A JP24680984 A JP 24680984A JP S61123164 A JPS61123164 A JP S61123164A
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- JP
- Japan
- Prior art keywords
- conductive
- integrated circuit
- semiconductor integrated
- conductive pins
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁性基体の一平面に行及び列状に突出し
て配設された複数の導電性ピンを有した半導体集積回路
用パッケージに関するものである。
て配設された複数の導電性ピンを有した半導体集積回路
用パッケージに関するものである。
この種の半導体集積回路用パッケージはピングリッドア
レイ半導体パッケージとして知られており、従来第３図
及び第４図に示すものがあった。
レイ半導体パッケージとして知られており、従来第３図
及び第４図に示すものがあった。
＋１１は内部に半導体集積回路素子が収納される絶縁性
基体、（２）はこの絶縁性基体の一平面に行及び列状に
基盤の目を形成する位置に突出して配設された複数の導
電性ピンで、絶縁性基体（１）内部で半導体集積回路素
子と電気的に接続されるものである。
基体、（２）はこの絶縁性基体の一平面に行及び列状に
基盤の目を形成する位置に突出して配設された複数の導
電性ピンで、絶縁性基体（１）内部で半導体集積回路素
子と電気的に接続されるものである。
この様に構成された半導体集積回路用パッケージにおい
ては、各行における導電性ピンはそれぞれの間隔が′電
気的％性上必要とされる股小唾により制限されるととも
に、各列における導電ｉ主ピンもそれぞれの間隔が電気
的特性上必要とされる峡小値により制限されているもの
であった。
ては、各行における導電性ピンはそれぞれの間隔が′電
気的％性上必要とされる股小唾により制限されるととも
に、各列における導電ｉ主ピンもそれぞれの間隔が電気
的特性上必要とされる峡小値により制限されているもの
であった。
しかるに、この様に構成された半導体集積回路用パッケ
ージにあっては１行及び列状に基盤の目を形成する位置
に導電性ビンを配設して導電性ビンを多数配設できるよ
うにしているものの、まだ絶縁性基体１１１の一平面に
おける面積を有効に利用しているものではなかった。
ージにあっては１行及び列状に基盤の目を形成する位置
に導電性ビンを配設して導電性ビンを多数配設できるよ
うにしているものの、まだ絶縁性基体１１１の一平面に
おける面積を有効に利用しているものではなかった。
この発明は上記した点に鑑みてなされたものであり、導
電性ビンのビン密度が増加し、より大くの導電性ビンが
配役できる半導体集積回路用パッケージを得ることを目
的とするものである。
電性ビンのビン密度が増加し、より大くの導電性ビンが
配役できる半導体集積回路用パッケージを得ることを目
的とするものである。
この発明に係る半導体集積回路用パッケージは。
るよう絶縁性基体の一平面に突出して配設したものであ
る。
る。
〔作 用〕
この発明においては、導電性ビンが行毎、＋１１毎に互
い違いに配設されることになり、単位面積当りのビン密
度全増大させるものである。
い違いに配設されることになり、単位面積当りのビン密
度全増大させるものである。
以下にこの発明の一実施例′ｔ−第１図及び第２図に基
づいて説明する。この実施例においては、各行の導電性
ビン（２）が隣接する行の導電性ビン（２１間に位置し
、各夕ｌの導を注ピン（２）が隣接する列の導電性ビン
（２）間に位置しているものであり、しかも各列におけ
る各導電性ビン（２）は、隣接する列の２つの導電性ビ
ン（２）とで形成される正三角形の頂点に位置するよう
配設されているものである。例えば、３つの導を性ビン
（２１１）（２２，）（２２２）で正三角形を、３つの
導電性ビン（２）（２）（２）で正三角形を構成してい
るものである。
づいて説明する。この実施例においては、各行の導電性
ビン（２）が隣接する行の導電性ビン（２１間に位置し
、各夕ｌの導を注ピン（２）が隣接する列の導電性ビン
（２）間に位置しているものであり、しかも各列におけ
る各導電性ビン（２）は、隣接する列の２つの導電性ビ
ン（２）とで形成される正三角形の頂点に位置するよう
配設されているものである。例えば、３つの導を性ビン
（２１１）（２２，）（２２２）で正三角形を、３つの
導電性ビン（２）（２）（２）で正三角形を構成してい
るものである。
この様に構成された半導体集積回路用パッケージにおい
ては、正三角形の一辺ｔ−ｍ成する導電性ビン（２）間
隔を電気的特性上必要とされる値にすれば、第３図及び
第４図に示した従来例のものに対して単位面積当りｆ、
倍０本数になるものである。従って、絶縁性基体（１）
の一平面の面積を増大させることなく、かつ電気的特性
を悪化させることなく、導電性ビン（２）の数を増加で
きるものである。
ては、正三角形の一辺ｔ−ｍ成する導電性ビン（２）間
隔を電気的特性上必要とされる値にすれば、第３図及び
第４図に示した従来例のものに対して単位面積当りｆ、
倍０本数になるものである。従って、絶縁性基体（１）
の一平面の面積を増大させることなく、かつ電気的特性
を悪化させることなく、導電性ビン（２）の数を増加で
きるものである。
２つの導電性ビン（２）とで形成される正三角形の頂点
に位置するように配設しても良いものである。
に位置するように配設しても良いものである。
この発明は以上に述べたように、絶縁性基体の一平面に
行及び列状に突出して配設された複数の導電性ビンを有
したものにおいて、各行の導電装置するようにしたので
、絶縁性基体の一平面に配設される導電性ビンのビン密
度が増大し、導電性ビンの数を多くできるという効果を
有するものである。
行及び列状に突出して配設された複数の導電性ビンを有
したものにおいて、各行の導電装置するようにしたので
、絶縁性基体の一平面に配設される導電性ビンのビン密
度が増大し、導電性ビンの数を多くできるという効果を
有するものである。
第１図及び第２図はこの発明の一実施例を示す裏面図及
び側面図、第３図及び第４図は従来の半導体集積回路用
パ、ツケージを示す裏面図及び側面図である。 図において、 ＋１１は絶縁性基体、（２）は導電性ビ
ンである。 なお、各図中同一符号は同−又は相当部分を示す。
び側面図、第３図及び第４図は従来の半導体集積回路用
パ、ツケージを示す裏面図及び側面図である。 図において、 ＋１１は絶縁性基体、（２）は導電性ビ
ンである。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）絶縁性基体の一平面に行及び列状に突出して配設
された複数の導電性ピンを有したものにおいて、各行の
導電性ピンが隣接する行の導電性ピン間に位置するとと
もに、各列の導電性ピンが隣接する列の導電性ピン間に
位置していることを特徴とする半導体集積回路用パッケ
ージ。 - （２）各行における各導電性ピンは、隣接する行の２つ
の導電性ピンとで形成される正三角形の頂点に位置する
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路用パッケージ。 - （３）各列における各導電性ピンは、隣接する列の２つ
の導電性ピンとで形成される正三角形の頂点に位置する
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24680984A JPS61123164A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24680984A JPS61123164A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123164A true JPS61123164A (ja) | 1986-06-11 |
Family
ID=17154001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24680984A Pending JPS61123164A (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185251U (ja) * | 1987-05-20 | 1988-11-29 | ||
| JPH0250471A (ja) * | 1988-08-12 | 1990-02-20 | Nec Kyushu Ltd | 半導体装置 |
-
1984
- 1984-11-19 JP JP24680984A patent/JPS61123164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185251U (ja) * | 1987-05-20 | 1988-11-29 | ||
| JPH0250471A (ja) * | 1988-08-12 | 1990-02-20 | Nec Kyushu Ltd | 半導体装置 |
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