JPH0250471A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0250471A
JPH0250471A JP63201256A JP20125688A JPH0250471A JP H0250471 A JPH0250471 A JP H0250471A JP 63201256 A JP63201256 A JP 63201256A JP 20125688 A JP20125688 A JP 20125688A JP H0250471 A JPH0250471 A JP H0250471A
Authority
JP
Japan
Prior art keywords
semiconductor device
leads
container
chip
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63201256A
Other languages
English (en)
Inventor
Hiromi Takano
高野　裕美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
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Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
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Publication of JPH0250471A publication Critical patent/JPH0250471A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
    • H05K3/308—Adaptations of leads

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＰ　Ｇ　Ａ　（Ｐｉｎ
Ｇｒｉｄ　Ａｒｒａｙ）型パッケージを有する半導体装
置に関する。
〔従来の技術〕
従来、この種の半導体装置は第３図（ａ）。
（ｂ）に示すように、半導体チップを封止した容器１の
底面に行及び列が互に直交する行列状に配列して設けた
リード２を備えたＰＧＡ型パッケージを有していた。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、底面に設けたリードが直
交する行列状に配列されていたため、印刷配線基板へ実
装する場合の占有面積が多いという欠点があった。
〔課題を解決するための手段〕
本発明の半導体装置は、半導体チップを封止した容器と
、前記半導体チップの電極と電気的に接続して前記容器
に行列状に配列して設けたリードとを有する半導体装置
において、前記リードが等間隔で且つ互に６０”の角度
で交差する２つの平行線群の各交点に配置されて構成さ
れる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（’ａ）、（ｂ）は本発明の第１の実施例を説明
するための半導体装置の側面図及び底面図である。
半導体チップを封止した六角形の容器１の底面に前記半
導体チップの各電極と電気的に接続したり−ド２が等間
隔で互に６０°の角度で交差する２つの平行線群の各交
点に配置されて設けられている。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体装置の側面図及び底面図である。
半導体チップを封止した容器１の形状が三角形である以
外は第１の実施例と全く同じであり印刷配線基板へ実装
する場合の占有面積が少なくなるという利点がある。
〔発明の効果〕
以上説明したように本発明は、ＰＧＡ型パッケージを有
する半導体容器の底面に設けたリードを等間隔で互に６
０°の角度で交差する２つの平行線群の各交点に配列し
ていることにより、印刷配線基板へ実装する場合の占有
面積を少なくすることができるという効果がある。
従来の半導体装置と同一のリード間隔で配置した場合、
リード１本当りの占有面積が約り４％少なくなる効果が
ある。
【図面の簡単な説明】
第１図（ａ＞、（ｂ）及び第２図（ａ）。 （ｂ）は本発明の第１及び第２の実施例を説明するちめ
の半導体装置の側面図及び底面図、第３図（ａ）、（ｂ
）は従来の半導体装置を説明するための側面図及び底面
図である。 １・・・容器、２・・・リード。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを封止した容器と、前記半導体チップの電
    極と電気的に接続して前記容器の底面に行列状に配列し
    て設けたリードとを有する半導体装置において、前記リ
    ードが等間隔で且つ互に６０゜の角度で交差する２つの
    平行線群の各交点に配置されていることを特徴とする半
    導体装置。
JP63201256A 1988-08-12 1988-08-12 半導体装置 Pending JPH0250471A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561086A (en) * 1993-06-18 1996-10-01 Lsi Logic Corporation Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches
US5744858A (en) * 1992-07-17 1998-04-28 Lsi Logic Corporation Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123164A (ja) * 1984-11-19 1986-06-11 Mitsubishi Electric Corp 半導体集積回路用パツケ−ジ

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