JP2856324B2

JP2856324B2 - 電子装置

Info

Publication number: JP2856324B2
Application number: JP63308522A
Authority: JP
Inventors: 卓夫岡橋; 雅夫内藤; 淳長谷川; 典夫中川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH02153459A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子装置に関し、特に、実装基板に複数個
の半導体装置を実装する電子装置に適用して有効な技術
に関するものである。

〔従来の技術〕

電子装置として実装基板にマイクロプロセッサ（CP
U）及びコ・プロセッサを実装したものが開発されてい
る。コ・プロセッサの１例として浮動小数点演算素子
（Ｆloating Ｐoint Ｕnit）がある。

前記マイクロプロセッサ、コ・プロセッサの夫々の半
導体ペレットは、通常PGA（Ｐin Ｇrid Ａrray）に収納
され、このPGAを介して実装基板に実装されている。PGA
は数十〜数百本の外部端子（外部ピン）が配列されてい
る。つまり、PGAはマイクロプロセッサ、コ・プロセッ
サ等特に信号数の多いデバイスに最適である。

なお、この種の電子装置については、例えば日経エレ
クトロニクス、1987年７月13日号、第123頁乃至第138頁
に記載されている。

〔発明が解決しようとする課題〕

前記電子装置の実装基板に実装されているマイクロプ
ロセッサ、コ・プロセッサの夫々は独自に設計開発が行
われている。マイクロプロセッサを収納するPGAの外部
端子の配列はコ・プロセッサを収納するPGAの外部端子
の配列に対して統一がなされていない。このため、各々
のPGA型パッケージの外部端子間を接続する信号配線は
実装基板上に引き回され、信号配線の容量が増大するの
で信号が遅延する。特に、コ・プロセッサ信号やクロッ
ク信号はシステムの動作を決定する高速性を要するが、
これらの信号が遅延するので、電子装置の動作速度が低
下するという問題点が本発明者により見出された。

また、前記信号の遅延はシステムに誤動作を生じさせ
るので、電子装置の電気的信頼性が低下するという問題
点が本発明者により見出された。

本発明の目的は、マイクロプロセッサ、コ・プロセッ
サの夫々を実装基板に実装した電子装置の高速化を図る
ことが可能な技術を提供することにある。

本発明の他の目的は、前記電子装置の電気的信頼性を
向上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

マイクロプロセッサとコ・プロセッサとの関係にある
第１半導体装置及び第２半導体装置を実装基板に実装す
る電子装置において、前記第１半導体装置、第２半導体
装置の夫々がコ・プロセッサ信号用外部端子及びクロッ
ク信号用外部端子の夫々を有し、前記第１半導体装置、
第２半導体装置の夫々は、方形状半導体ペレットの周囲
の各辺に沿って４方向状に複数の外部端子を配列し、こ
の複数の外部端子のうち前記半導体ペレットの周囲の１
辺又は対向する２辺に前記コ・プロセッサ信号用外部端
子、クロック信号用外部端子の夫々を配列し、前記コ・
プロセッサ信号用外部端子、クロック信号用外部端子の
夫々を配列した辺と異なる対向する２辺にデータバス信
号用外部端子を配列し、前記実装基板に前記コ・プロセ
ッサ信号用外部端子及びクロック信号用外部端子の夫々
が接続される信号用配線を実質的に直線で延在させ、第
１半導体装置、第２半導体装置の夫々を、近接して前記
信号用配線の延在方向に前記実装基板に実装し、前記コ
・プロセッサ信号用外部端子及びクロック信号用外部端
子の夫々を実質的に直線で延在する前記信号用配線と接
続し、前記第１半導体装置と第２半導体装置との間を接
続するバスラインは、コ・プロセッサ用外部端子、クロ
ック信号用外部端子の夫々を接続する信号配線と離隔し
かつそれに沿って前記実装基板に延在させる。

〔作用〕

上述した手段によれば、前記実装基板上に形成される
コ・プロセッサ信号用配線、クロック信号用配線の夫々
を実質的に直線で延在させ、夫々の配線長を短縮し、信
号遅延を低減することができるので、システムの動作速
度を速くし、電子装置の高速化を図ることができる。

上述した手段によれば、前記コ・プロセッサ信号用外
部端子、クロック信号用外部端子の夫々を半導体ペレッ
トの周囲の一辺又は及びそれと対向する他辺に配列した
ので、第１半導体装置、第２半導体装置の夫々を実装基
板に実装した際にコ・プロセッサ信号用外部端子、クロ
ック信号用外部端子の夫々を実質的に直線上に配列する
ことができる。

上述した手段によれば、前記コ・プロセッサ信号用配
線、クロック信号用配線の夫々とバスラインとを離隔し
たので、クロストークを低減してシステムの誤動作を低
減し、電子装置の電気的信頼性を向上することができ
る。

以下、本発明の構成について、一実施例とともに説明
する。

なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

〔発明の実施例〕

本発明の一実施例である電子装置の概要を第２図（ブ
ロック構成図）で示す。

第２図に示すように、電子装置（実装ボード）20は外
部装置と接続するためのコネクタ21を上下に夫々設けて
いる。電子装置20には、主に入出力ドライバ回路（I/O
ドライバ）22、クロック発振回路（CLK）23、マイクロ
プロセッサ（CPU）24、コ・プロセッサ（FPU）25〜28、
メモリ回路29及び周辺回路30が配置されている。

前記入出力ドライバ回路22は上下に設けられたコネク
タ21の近傍に夫々配置されている。入出力ドライバ回路
22は例えば半導体ペレットをDIP（Ｄual Ｉｎ−line Ｐ
ackage）で封止した半導体装置を複数個配列し構成して
いる。

クロック発振回路（CLK）23は上側の入出力ドライバ
回路22に近接する位置に配置されている。

メモリ回路29は電子装置20の中央部分に配置されてい
る。メモリ回路29は例えば半導体ペレット（DRAMやSRAM
等）をDIPで封止した半導体装置（半導体記憶装置）を
複数個配列し構成している。

周辺回路30はメモリ回路29と下側の入出力ドライバ回
路22との間に配置されている。周辺回路30は前記入出力
ドライバ回路22やメモリ回路29と同様に半導体ペレット
をDIPで封止した半導体装置を複数個配列し構成してい
る。

マイクロプロセッサ24及びコ・プロセッサ25〜28はメ
モリ回路29と上側の入出力ドライバ回路22との間に配置
されている。本実施例の電子装置20は１個のマイクロプ
ロセッサ24及び４個のコ・プロセッサ（FPU1〜４）26で
構成されている。第１図（要部のブロック構成図）に示
すように、マイクロプロセッサ24及びコ・プロセッサ26
〜28は横方向に実質的に一直線上に配置されている。

前記コ・プロセッサ25は第３図（半導体装置の斜視
図）で示すようにPGAを採用する半導体装置で構成され
ている。つまり、コ・プロセッサ25はベース基板25Aの
ほぼ中央部のキャビティ内部に搭載された半導体ペレッ
ト25Bを封止キャップ25Cで封止している。半導体ペレッ
ト25Bは、例えば単結晶珪素基板で形成され、平面形状
が方形状で構成されている。ベース基板25Aは例えばセ
ラミック材（必ずしも限定されない）で形成されてい
る。ベース基板25Aは平面形状が実質的に正方形状（長
方形状でもよい）で形成されている。半導体ペレット25
Bはベース基板25Aの表面にキャビティが形成されている
のでベース基板25Aの表面（素子搭載面）側に搭載され
ている。

ベース基板25Aの裏面（実装面）側には第３図及び第
４図（半導体装置の底面図）に示すように複数本の外部
端子（外部ピン）25Dが配列されている。外部端子25Dは
ベース基板25Aの裏面からそれに対して垂直方向に突出
するように構成されている。外部端子25Dは第４図に示
すように半導体ペレット25Bの周囲の各辺に沿って（４
辺に夫々）規則的に配列されている。

本実施例のコ・プロセッサ25は、135ピンのPGAを採用
しており、外部端子25Dの夫々の機能を第５図（第４図
に示す端子の各機能を示す図）に示す。第５図におい
て、Ａ〜Ｐ行（14行）のうちのいずれかの行と１〜14列
のうちのいずれかの列との交差位置に示す機能は第４図
に示す同一位置の外部端子25Dの機能に該当する。

第５図に示すように、半導体ペレット25Bの右側の一
辺には基準電圧（GND）Vss、電源電圧Vcc、コ・プロセ
ッサ信号、▲▼信号の夫々が印加される外部端
子25Dが主体に配列されている。前記コ・プロセッサ信
号はA27〜A29信号、▲▼〜▲▼信号、▲
▼信号、R/信号、BAT0〜BAT2信号、▲▼信
号、▲▼信号、▲▼信号、▲▼
信号、▲▼信号、CPST0〜CPST2信号の夫々であ
る。コ・プロセッサ信号は第５図において斜め格子印を付けた部分である。また、NCは使用されない外部端子
25D（空ピン）である。

半導体ペレット25Bの前記一辺と対向する他辺には基
準電圧Vss、電源電圧Vcc、コ・プロセッサ信号、クロッ
ク信号の夫々が印加される外部端子25Bが主体に配列さ
れている。コ・プロセッサ信号としてはCPID0〜CPID2信
号である。このCPID信号は電子装置20に複数個配置され
たコ・プロセッサ25〜28のうちの１個を選択する信号で
ある。クロック信号としてはCLKf信号及び▲▼
信号である。また、この他辺には▲▼信号、
UD信号、LD信号、▲▼信号、SIZ16信号の夫々が
印加される外部端子25Dが配列されている。本実施例の
マイクロプロセッサ24は32［bit］を採用しているの
で、UD信号は上位16［bit］、LD信号は下位16［bit］を
夫々出力する切換信号である。SIZ16信号は32［bit］と
16［bit］との切換信号である。前記コ・プロセッサ信
号及びクロック信号は前述のように斜め格子印を付けた部分である。

半導体ペレット25Bの前記一辺及び他辺と異なる対向
する２辺（上辺及び下辺）には基準電圧Vss、電源電圧V
cc、データバス信号の夫々が印加される外部端子25Bが
主体に配列されている。データバス信号はD0信号〜D31
信号である。データバス信号のうちD0信号〜D15信号が
印加される外部端子25Dは半導体ペレット25Bの上辺に配
列されている。データバス信号のうちD16信号〜D31信号
が印加される外部端子25Dは半導体ペレット25Bの下辺に
配列されている。つまり、データバス信号は16［bit］
づつ上辺及び下辺に分割されている。データバス信号は
第５図において左斜線印を付けた部分である。

前記コ・プロセッサ25以外のコ・プロセッサ26〜28
は、コ・プロセッサ25と実質的に同一構造であるので、
外部端子の配列等の説明は省略する。また、マイクロプ
ロセッサ24は、コ・プロセッサ25と実質的に同一構造で
あるので、同様に外部端子の配列等の説明は省略する。

前述のマイクロプロセッサ24、コ・プロセッサ25〜28
の夫々は、第１図、第２図及び第６図（実装状態を示す
要部底面図）に示すように、電子装置20の実装基板20D
の実装面に実装される。この実装に際しては、マイクロ
プロセッサ24、コ・プロセッサ25〜28の夫々のコ・プロ
セッサ信号が印加される外部端子（24D,25D〜28D）間が
互いに近接するように又はコ・プロセッサ信号が印加さ
れる外部端子とクロック信号が印加される外部端子とが
近接するように、マイクロプロセッサ24、コ・プロセッ
サ25〜28の夫々を配置する。つまり、マイクロプロセッ
サ24、コ・プロセッサ25〜28の夫々は実質的に一直線上
に実装基板20D上に実装される。マイクロプロセッサ2
4、コ・プロセッサ25〜28の夫々のコ・プロセッサ信号
が印加された外部端子間は、第６図に示すように、実装
基板20Dの実装面を延在する信号配線20Aを介在させて電
気的に接続されている。同様に、クロック信号が印加さ
れた外部端子間は信号配線20Bを介在させて電気的に接
続されている。これらの信号配線20A、20Bは、電子装置
20のシステムの高速性を決定する高速信号が伝送される
配線であり、第６図に示すように実質的に直線で延在さ
せることができる。

一方、マイクロプロセッサ24、コ・プロセッサ25〜28
の夫々のデータバス信号が印加される外部端子間は第１
図に示すようにバスライン（信号配線）20Cを介在させ
て電気的に接続されている。バスライン20Cは前記コ・
プロセッサ信号用の信号配線20A及びクロック信号用の
信号配線20Bの両側に沿ってそれらの配線と適度な寸法
で離隔した位置に延在している。バスライン20Cは、各
半導体ペレットの周囲の上辺及び下辺にデータバス信号
が印加される外部端子（25D等）が配列されているの
で、マイクロプロセッサ24、コ・プロセッサ25〜28の夫
々の上辺、下辺の夫々に沿って延在させることができ
る。バスライン20Cはマイクロプロセッサ24、コ・プロ
セッサ25〜28の夫々の下部を延在させてもよいしその外
側の近傍を延在させてもよい。

このように、マイクロプロセッサ24とコ・プロセッサ
25（又は及び26〜28）との関係にある第１半導体装置
（PGA）及び第２半導体装置（PGA）を実装基板20Dに実
装する電子装置20において、前記第１半導体装置、第２
半導体装置の夫々がコ・プロセッサ信号用外部端子及び
クロック信号用外部端子（25D等）を有し、このコ・プ
ロセッサ信号用外部端子、クロック信号用外部端子の夫
々が実質的に直線で延在する信号配線20A、20Bの夫々と
接続するように、第１半導体装置、第２半導体装置の夫
々を実装基板20に実装する。この構成により、前記実装
基板20上に形成されるコ・プロセッサ信号用の信号配線
20A、クロック信号用の信号配線20Bの夫々を実質的に直
線で延在させ、夫々の配線長を短縮し、信号遅延を低減
することができるので、システムの動作速度を速くし、
電子装置20の高速化を図ることができる。

また、前記第１半導体装置、第２半導体装置の夫々
は、方形状半導体ペレット（25B等）の周囲の各辺に沿
って複数の外部端子（25D等）をPGAのベース基板（25A
等）に配列し、この複数の外部端子のうち前記半導体ペ
レットの周囲の一辺又は及びそれと対向する他辺に前記
コ・プロセッサ信号用外部端子、クロック信号用外部端
子の夫々を配列する。この構成により、前記コ・プロセ
ッサ信号用外部端子、クロック信号用外部端子の夫々を
半導体ペレットの周囲の一辺又は及びそれと対向する他
辺に配列したので、第１半導体装置、第２半導体装置の
夫々を実装基板20に実装した際にコ・プロセッサ信号用
外部端子、クロック信号用外部端子の夫々を実質的に直
線上に配列することができる。

また、前記第１半導体装置と第２半導体装置との間を
接続するバスライン20Cは、コ・プロセッサ用外部端
子、クロック信号用外部端子（25D等）の夫々を接続す
る信号配線20A、20Bの夫々と離隔しかつそれに沿って前
記実装基板20に延在させる。この構成により、前記コ・
プロセッサ信号用の信号配線20A、クロック信号用の信
号配線20Bの夫々とバスライン20Cとを離隔したので、ク
ロストークを低減してシステムの誤動作を低減し、電子
装置20の電気的信頼性を向上することができる。

以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。

例えば、本発明は、前記マイクロプロセッサ24、コ・
プロセッサ25〜28の夫々をPLCC（Ｐlastic Ｌeaded Ｃh
ip Ｃarrier）、QFP（Ｑuad Ｆlat Ｐackage）又はLCC
（Ｌeadless Ｃhip Ｃarrier）で構成してもよい。つま
り、本発明は外部端子数が多い所謂４方向型パッケージ
であればよい。

また、本発明は、前記電子装置20に実装されるマイク
ロプロセッサ、コ・プロセッサの夫々の配置数を前述の
実施例に限定されず変えてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

電子装置の動作速度の高速化を図ることができる。

電子装置の電気的信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である電子装置の概要を示
す要部のブロック構成図、第２図は、前記電子装置のブロック構成図、第３図は、前記電子装置に実装される半導体装置の斜視
図、第４図は、前記半導体装置の底面図、第５図は、前記第４図に示す端子の各機能を示す図、第６図は、前記電子装置に半導体装置を実装した状態を
示す要部底面図である。図中、20……電子装置、20A,20B……信号配線、20C……
バスライン、20D……実装基板、24……マイクロプロセ
ッサ、25〜28……コ・プロセッサ、25B……半導体ペレ
ット、25D……外部端子である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者内藤雅夫東京都小平市上水本町５丁目22番１号日立マイクロコンピュータエンジニアリング株式会社内 (72)発明者長谷川淳東京都小平市上水本町５丁目22番１号日立マイクロコンピュータエンジニアリング株式会社内 (72)発明者中川典夫東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (56)参考文献特開昭63−209153（ＪＰ，Ａ) 特開平２−148860（ＪＰ，Ａ) 特開昭53−23070（ＪＰ，Ａ) 実開平１−139449（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 23/52,23/50,23/12

Claims

(57)【特許請求の範囲】

【請求項１】マイクロプロセッサとコ・プロセッサとの
関係にある第１半導体装置及び第２半導体装置を実装基
板に実装する電子装置において、前記第１半導体装置、第２半導体装置の夫々がコ・プロ
セッサ信号用外部端子及びクロック信号用外部端子の夫
々を有し、前記第１半導体装置、第２半導体装置の夫々は、方形状
半導体ペレットの周囲の各辺に沿って４方向状に複数の
外部端子を配列し、この複数の外部端子のうち前記半導
体ペレットの周囲の１辺又は対向する２辺に前記コ・プ
ロセッサ信号用外部端子、クロック信号用外部端子の夫
々を配列し、前記コ・プロセッサ信号用外部端子、クロ
ック信号用外部端子の夫々を配列した辺と異なる対向す
る２辺にデータバス信号用外部端子を配列し、前記実装基板に前記コ・プロセッサ信号用外部端子及び
クロック信号用外部端子の夫々が接続される信号用配線
を実質的に直線で延在させ、第１半導体装置、第２半導体装置の夫々を、近接して前
記信号用配線の延在方向に前記実装基板に実装し、前記
コ・プロセッサ信号用外部端子及びクロック信号用外部
端子の夫々を実質的に直線で延在する前記信号用配線と
接続し、前記第１半導体装置と第２半導体装置とを接続
するバスラインを前記コ・プロセッサ信号用外部端子、
クロック信号用外部端子の夫々が接続される信号配線と
離隔しかつそれに沿って前記実装基板に延在させている
ことを特徴とする電子装置。
【請求項２】前記実装基板上に延在するコ・プロセッサ
信号用配線、クロック信号用配線の夫々の両側には前記
バスラインが延在していることを特徴とする請求項１に
記載の電子装置。
【請求項３】前記第１半導体装置、第２半導体装置の夫
々はPGA、PLCC、QFP又はLCC構造を採用していることを
特徴とする請求項１又は請求項２に記載の電子装置。