CN108352178A - 具有受控制的阻抗负载的高带宽内存应用 - Google Patents

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micromodule
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microelectronics
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孙卓文
陈勇
房炅模
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Ying Fansasi Co
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Abstract

一种微电子组件可包括寻址总线以及第一微电子封装和第二微电子封装，所述寻址总线包括多个信号导体，其每一者是循序地通过第一链接区域、第二链接区域、第三链接区域、和第四链接区域进行传递。所述第一微电子封装可包括第一微电子组件和第二微电子组件，并且所述第二微电子封装可包括第三微电子组件和第四微电子组件。每一个微电子组件可以经由各自的链接区域而电性耦合到所述寻址总线。在所述第一链接区域和所述第二链接区域之间的电性特征可以是在所述第二链接区域和所述第三链接区域之间的电性特征的相同的公差范围内。

Description

具有受控制的阻抗负载的高带宽内存应用
背景技术
本申请案的主题是关于微电子封装、电路板，以及并入了一个或多个微电子封装和电路板的微电子组件。
半导体芯片通常是被提供作为单独的、预封装单元。一个标准芯片是具有一个具有大的前表面的扁平、矩形本体，其具有的接点是连接到所述芯片的内部电路。每一个各自的芯片典型是包含于一封装中，所述封装具有的外部端子是连接到芯片的接点。因此，所述端子，即所述封装的外部连接点，是被组构用以电性连接到一个电路板，如一个印刷电路板。在许多传统的设计上，芯片封装所占据电路板的面积比所述芯片本身的面积大得非常多。在本揭示中所使用的具有前面部的扁平芯片，所述“芯片面积”应被理解为指称为所述前面部的面积。
尺寸是在芯片的任何物理安排中的重要考虑点。由于可携式电子装置的迅速发展的关系，对于芯片能有更紧凑的物理安排的需求变得更加强烈。仅举例来说，通常被称为“智能电话”的装置是整合了蜂巢式电话的功能以及强大的数据处理器、内存和附属装置，诸如全球定位系统接收器、电子照相机、和局域网络链接，连同高分辨率的显示器及相关的图像处理芯片。这种装置可以提供多种功能，像是完整的因特网链接性、娱乐功能，包括全分辨率视频、导航、电子银行....等，全部都在一个口袋大小的装置中。
复杂的便携设备需要将多个芯片填装于一个小的空间中。此外，一些芯片的有许多输入和输出连结，通常称为“I/O”。这些I/O必须与其他芯片的I/O进行互连。形成互连的构件不应所述大量增加了所述组件的尺寸。类似的需求同样发生在其他应用中，例如，数据服务器，像是在因特网搜索引擎所使用的数据服务器，其中需要更高的性能和减小的尺寸。
通常会将含有内存储存数组，特别是动态随机存取内存芯片(DRAM)和闪存芯片的半导体芯片封装在单一个或多个芯片封装和组件中。每一个封装具有用于携载信号的电性连接，电源以及在端子和所述封装内的芯片之间的接地端。所述电性连接可以包括不同种类的导体，例如水平型导体，像是迹线、梁式引线...等，其是在与一个芯片中承载接点的表面相对的水平方向上进行延伸；垂直型导体，像是通孔，其是在相对于所述芯片的表面的垂直方向上进行延伸；导线接合，其是在相对于所述芯片的表面的水平和垂直两个方向上进行延伸。
习知的微电子封装可以并入一微电子组件，其是主要配置为提供内存储存数组功能，亦即一微电子组件实现用以提供内存储存数组功能的主动装置的数目比提供任何其他功能还多。所述微电子组件可以是DRAM芯片或这些半导体芯片的堆栈型电性互连组件，或者可以包括DRAM芯片或这些半导体芯片的堆栈型电性互连组件。
基于上述说明，可以在电路板或其它微电子组件的设计上进行某些改良，特别是对于安装封装上且彼此电性互连的电路板或其他微电子组件，以改良其功能的灵活性或电性性能。
发明内容
一种微电子组件可包括寻址总线，所述寻址总线包括多个信号导体，其每一者是循序地通过第一链接区域、第二链接区域、第三链接区域、和第四链接区域进行传递，以及第一和第二微电子封装。所述第一微电子封装可包括第一微电子组件和第二微电子组件，并且所述第二微电子封装可包括第三微电子组件和第四微电子组件。每一个微电子组件可以经由各自的链接区域而电性耦合到所述寻址总线。在所述第一链接区域和第二链接区域之间的电性特征可以落在所述第二链接区域和第三链接区域之间的电性特征相同的公差范围内。
在一个特定的实施例中，所述电性特征可以是电性迹线长度。在一个实例中，所述电性特征可以是电性传播延迟。在一个范例性实施例中，所述电性特征可以是所述信号导体的特征阻抗。在一个特定的例子中，所述电性特征可以是施加至所述寻址总线的电性负载与被连接于各自的链接区域的微电子组件之间的差值。
一种微电子组件可包括寻址总线，所述寻址总线包括多个信号导体，其每一者是循序地第一链接区域、第二链接区域、第三链接区域、和第四链接区域进行传递，以及第一微电子封装和第二微电子封装。所述第一微电子封装可包括第一微电子组件和第二微电子组件，并且所述第二微电子封装可包括第三微电子组件和第四微电子组件。每一个微电子组件可以经由各自的链接区域而电性耦合到所述寻址总线。
在一个实施例中，所述微电子组件还可以包括电性耦合到所述寻址总线的链接区域组件。所述链接区域组件可以被配置为控制用于在所述寻址总线上传输的寻址信号的产生。在一个特定的实例中，所述第一微电子组件、所述第二微电子组件、所述第三微电子组件、和所述第四微电子组件中的每一者可以被配置为将实质上与所述第一微电子组件、所述第二微电子组件、所述第三微电子组件、和所述第四微电子组件中的任何其他者相同的负载施加至寻址总线。在一个范例性实施例中，在所述第一链接区域和所述第二链接区域之间的信号导体的特征阻抗以及在所述第二链接区域和所述第三链接区域之间的信号导体的特征阻抗可以落入相同的公差范围内。
在一个实例中，所述第二链接区域、所述第三链接区域、和所述第四链接区域的每一者可以被配置以分别以第一相对延迟、第二相对延迟、和第三相对延迟分别接收来所述第一链接区域、所述第二链接区域、和第所述三链接区域，的寻址总线的寻址信号。第一相对延迟、第二相对延迟、和第三相对延迟之间的任何差值可以落入相同的公差范围内。在一个特定的实施例中，所述第二链接区域、第三链接区域、和第四链接区域的每一者可具有从各自的第一链接区域、第二链接区域、和第三链接区域的各自的第一相对电性长度、第二相对电性长度、和第三相对电性长度。所述第一相对电性长度、第二相对电性长度、和第三相对电性长度之间的任何差值可以落入相同的公差范围内。
在一个实施例中，每一个微电子组件可以仅连接到各自的链接区域处的寻址总线。在一个特定的实例中，每一个微电子封装可以具有基板，在每一个微电子封装中的每一个微电子组件的前表面可以具有在所述处的组件接点，以及第一微电子组件和第三微电子组件的前表面可面对各自的基板的表面。所述第二微电子组件和第四微电子组件的前表面可以至少部分地分别覆盖所述第一微电子组件和第三微电子组件的后表面。在一个范例性实施例中，每一个微电子封装可以有具有基板，其上具有基板接点。
在每一个微电子封装的每一个微电子组件的前表面可以背向所述表面，并且可以具有组件接点，其是通过在所述前表面上方延伸的导电结构而与所述基板接点进行耦合。所述微电子组件的前表面可以被安排在平行于所述表面的单一平面。在一个实例中，每一个微电子封装可具有基板。在每一个微电子封装的每一个微电子组件的前表面处可以具有组件接点，并且所述前表面可以被安排在平行于各自的微电子封装的基板的表面的单一平面。每一个微电子组件的组件接点可以面对并可以予以接合到在各自的微电子封装的基板的表面处的导电组件。
在一个特定实施例中，每一个微电子组件可以具有内存储存数组的功能。在一个实施例中，每一个微电子组件体现用以提供内存储存数组功能的主动装置的数目比提供任何其他功能还多。在一个特定实例中，所述寻址总线可以被配置为携载可被所述第一微电子封装和第二微电子封装内的电路所使用的所有寻址信号。在一个范例性实施例中，所述寻址总线可以被配置为携载传送到每一个微电子封装的所有命令信号，所述命令信号是写入使能、列寻址选通、和行寻址选通信号。在一个实例中，其中所述寻址总线可以被配置为携载写入使能、列寻址选通、和行寻址选通信号。
在一个特定实施例中，所述寻址总线可以被配置为携载传送到每一个微电子封装的所有命令信号，所述命令信号是写入使能、列寻址选通、行寻址选通信号、启用、和奇偶校验信号。在一个实施例中，所述寻址总线可以被配置为携载写入使能、列寻址选通、行寻址选通、启用、和奇偶校验信号。在一个特定实例中，微电子组件还可以包括电路板，其包括寻址总线。所述第一微电子封装和第二微电子封装可以分别覆盖所述电路板的相同表面的第一区域和第二区域。
在一个范例性实施例中，一种系统可以包括上面所描述的微电子组件和电性连接到所述微电子组件的一个或多个其它电子组件。在一个实例中，所述系统还可以包括外壳。所述微电子组件以及所述一个或多个其他电子组件可以用所述外壳进行组装。
一种微电子组件可包括电路板，其包括支撑件，所述支撑件上具有寻址总线，所述寻址总线包括多个信号导体，用于发送寻址信号，所述电路板具有在所述支撑件的表面处的导电板接点，所述板接点被电性耦合到所述信号导体并且包括第一集合的板接点、第二集合的板接点、第三集合的板接点、和第四集合的板接点。所述微电子组件还可以包括第一微电子封装和第二微电子封装，其每一者是接合到在所述支撑件的表面的相应的不同的第一区域和第二区域处的板接点。
所述第一封装可包括第一微电子组件和第二微电子组件，其通过所述第一微电子封装的封装结构而电性耦合到相应的第一集合和第二集合的板接点，以用于接收所述寻址信号。所述第二封装可包括第三微电子组件和第四微电子组件，其通过所述第二微电子封装的封装结构而电性耦合到相应的第三集合和第四集合的板接点，以用于接收所述寻址信号。所述第一集合、第二集合、和第三集合的板接点的几何中心可分别与所述第二集合、第三集合、和第四集合的板接点的几何中心分隔了第一相对分离距离、第二相对分离距离、和第三相对分离距离。所述第一相对分离距离、第二相对分离距离、和第三相对分离距离可以实质上相等。
在一个实施例中，所述第一微电子组件和第二微电子组件可以各自通过所述第一微电子封装的第一集合和第二集合的端子而电性耦合到第一集合和第二集合的板接点，并在所述第三微电子组件和第四微电子组件可以各自通过所述第二微电子封装的第三集合和第四集合的端子而电性耦合到所述第三集合和第四集合的板接点。所述第一集合和第二集合的端子可分别设置在所述第一封装的相对的第一周边区域和第二周边区域，并且所述第三集合和第四集合的端子可分别设置在所述第二封装相对的第三周边区域和第四周边区域。
在一个特定的实例中，每一个周边区域可以占据各自封装中面对所述支撑件表面的表面的宽度达三分之一的周边。在一个范例性实施例中，所述端子可以被配置为携载可被所述第一微电子封装和第二微电子封装内的电路所使用的所有寻址信号。在一个例子中，所述集合的端子中的每一者可以被配置为携载所有相同的寻址信号。在一个特定的实施例中，在第一集合和第二集合的相应端子的信号分配可以对称于第一集合和第二集合之间的理论轴线。在一个实施例中，在第一集合和第二集合的相应端子的信号分配可以不对称于第一集合和第二集合之间的理论轴线。
一种系统可包括一支撑件，其上具有寻址总线，并且包括多个信号导体，以及在所述支撑件的表面的第一集合、第二集合、第三集合、和第四集合导电接点，其是电性耦合到所述信号导体。上述集合的接点的几何中心可以沿着共同的理论轴线而彼此等距离地分隔开。所述系统还可以包括微电子封装，其包括第一微电子组件和第二微电子组件。上述集合的接点中的至少第一个接点可以被电性耦合至所述第一微电子组件。上述集合的接点中的至少第二个接点可以被电性耦合至所述第二微电子组件。
在一个实施例中，所述第一微电子组件可以具有只耦合至所述第一组的接点的寻址输入，并且所述第二微电子组件可以具有只耦合至所述第二组的接点的寻址输入。在一个特定的实例中，每一个微电子组件可以体现用以提供内存储存数组功能的主动装置的数目比提供任何其他功能还多。在一个范例性实施例中，上述组的接点的每一者可被配置成携载可被所述微电子封装内的电路所使用且被传送到所述微电子封装的寻址信息以及命令信号。所述命令信号可以包括写入使能、列寻址选通、和行寻址选通信号。
附图说明
图1A是根据本发明的一个实施例的微电子组件的剖视图，所述微电子组件包括微电子封装和电路板。
图1B是在图1A中所示的微电子封装的平面示意图。
图1C是在图1A中所示的微电子组件中的一者的示意性平面图。
图1D是图1A中所示的微电子封装内的用于寻址信号的电性连接的示意图。
图2是图1A中所示的包括微电子封装的微电子组件内的用于寻址信号的电性连接的示意图。
图3A是根据本发明的另一个实施例的微电子组件的剖视图，所述微电子组件包括微电子封装和电路板。
图3B是在图3A中所示的微电子封装的一个潜在的示意平面图。
图3C是图1A中所示的微电子封装内的用于寻址信号的电性连接的示意图。
图3D是在图3A中所示的微电子封装的另一个潜在的示意平面图。
图3E-3H是在图3A中所示的微电子封装的微电子组件的替代配置的剖面图。
图3I是图3A中所示的微电子封装的另一个潜在的示意平面图。
图4A是图3A中所示的包括微电子封装的微电子组件内的用于寻址信号的电性连接的示意图。
图4B是微电子组件的电路板的一部分的一剖视图，如图4B中所示。
图5是根据本发明的一个实施例的一种系统的示意图。
具体实施方式
图1A和图1B例示了一个特定类型的微电子封装10。如图1A和图1B所示，所述微电子封装10可以包括封装结构，举例而言，是介电质组件或基板20，例如，支撑组件，其包括介电质材料或实质上由介电质材料组成，例如，有机或无机介电质材料，举例而言但不限于，氧化物、氮化物、或其组合，环氧树脂、聚酰亚胺、热固性材料、或热塑性材料，或其它聚合材料、或复合材料，像是环氧树脂玻璃，其可以是FR-4或BT树脂的结构，或者其可以是，例如，在自动胶带接合(“TAB”)所使用的胶带的一部分。所述介电质组件20具有互相面对的第一表面21和第二表面22。
在一些情况下，所述介电质组件20实质上可以由一材料所组成，所述材料具有在所述基板的平面上(平行于所述基板的第一表面21方向上)的低的热膨胀是数(“CTE”)，亦即，每摄氏度少于12每百万分之一的CTE(以下称为“ppm/℃”)，诸如半导体材料，如硅，或是介电质材料，如陶瓷材料或二氧化硅，例如，玻璃。替代性地，所述基板20可以包括片状基板，其实质上可以由聚合物材料组成，诸如聚酰亚胺、环氧树脂、热塑性塑料、热固性塑料、或其它合适的聚合物材料，或是所述片状基板是包括或实质上由复合聚合物无机材料组成，诸如BT树脂(双马来酰亚胺-三氮杂苯，bismaleimide triazine)的玻璃增强结构或环氧树脂玻璃，诸如FR-4...等。在一个实例中，此基板20可以实质上由一材料所组成，所述材料具有在所述介电质组件的平面上，亦即，在沿其表面的方向上低于30ppm/℃的热膨胀系数。
在图1A和图1B中，平行于介电质组件20的第一表面21的方向在本文中是指称为“水平”或“横向”的方向，而垂直于第一表面的方向在本文中是指称为向上或向下的方向，并且在本文中也可指称为“垂直”的方向。本文所指称的方向是参考所提到的结构的框架。因此，这些方向可以位于参考的重力框架中任何正常的“向上”或“向下”方向。
一个特征设置成“在一个表面上”比另一个特征更高的陈述意味着，所述一个特征比所述另一个特征在相同正交方向且从所述表面算起是相距一个较大的距离。相反地，一个特征设置成“在一个表面上”比另一个特征更低的陈述意味着，所述一个特征比所述另一个特征在相同正交方向且从所述表面算起是相距一个较小的距离。
所述第一槽孔26a和第二槽孔26b可以在介电质组件20的第一表面21和第二表面22之间延伸。如图1A中所示，所述介电质组件20可具有两个延伸穿过其的槽孔26a和槽孔26b。槽孔26a和槽孔26b的最长尺寸可以界定第一平行轴线29a和第二平行轴线29b(统称为轴线29)。所述第一平行轴线29a和第二平行轴线29b可以界定位于轴线29a和轴线29b之间的介电质组件20的第二表面22的中央区域23。所述第二表面的第一周边区域28a是设置于所述介电质组件的轴线29a和周边边缘27a之间。所述第二表面的第二周边区域28b是设置于所述介电质组件对置于周边边缘27a的轴线29b和周边边缘27b之间。下文中，端子被配置于基板的槽孔和基板或封装件的给定特征之间，例如其周边边缘，此陈述意味着所述端子被配置于所述槽孔的轴线与所述给定特征之间。
所述介电质组件20可以具有多个端子25，例如，在所述介电质组件20的第二表面22处的导电焊盘、平台、或导电柱。如参照本揭示中所使用的构件，例如，中介件、微电子组件、电路板、基板等，导电组件是“在”构件的表面上的陈述指的是，当所述构件不与任何其它组件组装时，所述导电组件可用于与一理论点进行接触，所述理论点是在垂直于所述构件的表面的方向上朝向所述构件的表面移动，并来自所述构件的外部。因此，在基板的表面之端子或其他导电组件可以从所述表面突出；可以与所述表面齐平；或者是相对于所述表面可以是凹陷于一孔洞，或是凹入于所述基板中。
所述端子25可以作为端点，用于将微电子封装10与所述外部组件相应的导电组件进行连接，例如电路板60的接点，诸如，印刷线路板、可挠性线路板、插槽，其他微电子组件或封装，中介件或被动构件组件...等。在一个实例中，这种电路板可以是主板或DIMM模块板上。在一个特定实例中，所述电路板60可以包括一具有CTE是小于30ppm/℃的组件。在一个实施例中，这种组件可以实质上由半导体、玻璃、陶瓷或液晶聚合物材料构成。
在一个实例中，设置于所述介电质组件20的第二表面22的中央区域23的端子25a可以被配置为携载寻址信号。这些端子在这里称为“第一端子”。所述第一端子25a是包括配置为携载寻址信息的端子。例如，当所述微电子组件30a、30b包括DRAM的半导体芯片或是DRAM的半导体芯片时，每一组的第一端子25a可以被配置以携载足够的寻址信息，所述寻址信息是传送到微电子封装10且可以被封装内的电路使用，所述电路例如是，列寻址和行寻址译码器，以及一个或多个微电子组件30的储存库选择电路，用以在封装的微电子组件中的内存储存数组内的所有可用的可寻址内存位置中确定可寻址内存位置。在一个特定实施例中，所述第一端子25a可以被配置为携载被微电子封装10内的电路所使用的所有寻址信息，以确定在此内存储存数组内的可寻址内存位置。
在一个实例中，所述第一端子25a可以被配置为携载所述微电子组件的命令-寻址总线的一组信号的每一个信号；即，命令信号、寻址信号、储存库寻址信号以及被传送到所述微电子封装的频率信号，其中，所述命令信号包括写入使能、列寻址选通、行寻址选通信号、并且所述频率信号是用于取样所述寻址信号的频率。虽然所述频率信号可以属于各种类型，但是在一个实施例中，由这些端子所携载的频率信号可以是一对或多对差分频率信号，其是被接收作为差分或真实的和补充频率信号。
在所述微电子组件30a和30b包括DDR3类型芯片的一个特定例子中，传送到所述微电子组件的命令信号可包括写入使能(“WE”)、列寻址选通(“RAS”)、和行寻址选通(“CAS”)信号。在所述微电子组件30a和30b包括DDR4类型芯片的一个实例中，传送到所述微电子组件的命令信号可以包括写入使能、列寻址选通、行寻址选通、启用(“ACT”)和奇偶校验(“PAR”)信号。在封装中包含DDR3或DDR4芯片封装，且被配置为接收上述命令信号的这些接点和/或端子可以包括在本文所述的任何实施例。
如进一步可见于图1B中，除了第一端子25a，多组的第二端子25b可被分别设置在所述第二表面的第一周边区域28a和第二周边区域28b。在一个实例中，所述第二端子25b可以被配置为携载数据选通信号，或其他参考电位的信号，如芯片选择、重设定、电源供应电压(例如Vdd、Vddq)、以及接地(例如Vss和Vssq)中的一者或多者。所述第二端子25b可以包括端子，其是被分配以携载数据信号，以及数据屏蔽和“晶粒上终止”(on dietermination，ODT)信号，以用于对终止电阻器进行开启或关闭平行终止。
典型地，所述第二端子是被配置为携载所有的双向数据信号，用于对从每一个DRAM微电子组件内的至少一个主存储器储存数组的随机存取可寻址位置的数据进行写入和的读出。然而，在某些情况下，一些第二端子可携载单向数据信号，用于输入到微电子组件，以用于写入数据到内存储存数组，并且一些第一端子可携载从微电子组件输出的单向数据信号，其是基于从内存储存数组所读出的数据。
微电子封装10可以包括接合组件11，其是附接到所述端子25，以与外部构件进行连接。所述接合组件11可以是，例如，一个接合金属的块体，诸如焊料、锡、铟、共晶组合物、或上述组合，或另一个接合材料，例如，导电膏、导电黏合剂、或导电基质材料，或任何或所有上述接合金属或导电材料的组合。在一个特定的实施例中，所述端子25和外部构件(例如，电路板60)的接点之间的接合件可以包括如下所述的导电基质材料，即共同拥有的美国专利申请案，案号为13/155,719和13/158,797，上述专利申请案所揭示内容是通过引用并入本文。在一个特定的实施例中，所述接合件可具有相似结构或是以所描述的方式来形成。
所述微电子封装10可以包括多个微电子组件30，其每一者皆具有面向所述介电质组件20的第一表面21的前面部31。虽然所述微电子组件30图标于图1A且其它图为彼此在平行于轴线29的方向上偏移，但不一定是这种情况。图形中所显示的微电子组件30的这个偏移是为了改良的清晰度的关系而相对于彼此覆盖的微电子组件的位置。在一个特定实施例中，微电子组件30的每一者的周边边缘34a可以位于第一公共平面，并且微电子组件的每一者中对立于周边边缘34a的周边边缘34b可以位于第二公共平面。
在一个实例中，微电子组件30的每一个可以包括内存储存组件，如动态随机存取内存(“DRAM”)储存数组，其被配置为主要作用为DRAM的储存数组(例如，DRAM集成电路芯片)。如本文所使用的，“记忆储存组件”是指排列成数组的多个储存单元，其一起具备电路而可用来对数据进行储存和取得，例如，用于经由电性接口以传输数据。在一个实例中，微电子组件30的每一者可以具有内存储存数组的功能。在一个特定实施例中，每一个微电子组件30可体现用以提供内存储存数组功能的主动装置的数目比提供任何其他功能还多。
如进一步可见于图1C中，每一个微电子组件30可以具有多个导电组件接点35，其是在微电子组件30的前面部31暴露出。每一个微电子组件30的接点35可以用安排成一行(图1C)或安排成两行或更多行(未例示)，且被配置于在所述前面部31的中央区域37并占据所述前面部的中央部分的面积。关于本文所使用的微电子组件的面部(例如，前面部、背面部)，“中央区域”意指一个区域，诸如区域37，其占据在正交于边缘32a、32b的方向上，对立的边缘32a、32b之间的距离38的中间三分之一41c。
中央区域37被设置于周边区域43a和43b之间，周边区域43a和43b的每一者分别位于中央区域37以及周边边缘32a或32b之间，并且每一个周边区域也占据一个面积，其是分别覆盖了在对立的边缘32a、32b之间的距离38的三分之一41a或41b。在图1C所示的特定实例中，当每一个微电子组件30的接点35被安排在所述微电子组件的中央区域37时，所述接点可沿着轴线39排列，以将微电子组件平分。如图1A所示，每一个微电子组件30的接点35可与所述槽孔26中的至少一个槽孔对准。在一个实例中，微电子组件30a的接点只能与槽孔26中的一个对准，并且微电子组件30b的接点只能与槽孔26中的另一个对准。
在微电子封装10中的微电子组件30可以根据多个不同标准中的一个标准，例如，JEDEC的标准，而进行配置，JEDEC的标准是指定半导体芯片(如微电子组件30)通过其接点35所进行发射并接收信令的类型。
因此，在一个实施例中，微电子组件30的每一者可以是DDRx类型，亦即，其可以根据JEDEC双倍数据速率的DRAM标准DDR3、DDR4的一者，或其后续标准(统称“DDRx”)的一者或多者来进行配置。每一个DDRx类型的微电子组件可以经配置以用第一取样率来取样耦合到其接点的所述命令和寻址信息，例如，每频率周期取样一次(例如，在频率周期的上升边缘时)。在一个特定实例中，DDRx类型的微电子组件可以具有四个、八个、或十六个接点，用于发送和接收双向数据信号，每一个这种双向信号是称为“DQ”信号。替代性地，一个封装的第一端子可以被配置为携载单向数据信号，例如输入到所述封装的数据信号或“D”信号以及从所述封装输出的数据信号“Q”，或可以被配置为携载双向和单向数据信号的组合。
在另一个实例中，微电子组件30的每一个可以是LPDDRx类型，亦即，其可以根据JEDEC的低功率双倍数据速率的DRAM标准LPDDR3的一者，或其后续标准(统称“LPDDRx”)的一者或多者来进行配置。LPDDRx类型的DRAM芯片可具有32个接点，其是被分配以携载DQ信号。也有其他差异。在一个LPDDRx类型的DRAM芯片上的每一个接点35可以被用来以交错的方式同时携载两个不同的信号。例如，这种RAM芯片上的每一个接点35可以被分配以携载在频率周期的上升边缘所取样的一个信号，并且也可以被分配以携载在所述频率周期的下降边缘所取样另一个信号。
因此，在LPDDRx类型的芯片中，每一个微电子组件30a、30b可以经配置以用第二取样率来取样输入到其接点的命令和寻址信息，例如，每频率周期取样两次(例如，在频率周期的上升边缘和下降边缘两者时)。因此，也可以降低LPDDRx DRAM芯片上用于携载寻址信息或命令-寻址流排信息的接点的数量。在LPDDRx类型的芯片的一个特定例子中，每一个微电子组件30a、30b的接点35中的一者或多者可以被配置以携载在所述频率周期的一个边缘处的寻址信息以及在所述频率周期的另一边缘处的命令信息，使得单一个接点可用于交替地接收命令和寻址信息。经配置以交替地接收命令和寻址信息的这种接点和/或端子可以包括在本文中所述的任何实施例。
接点35和端子25之间的电性连接可以包括引线，例如，导线接合40，或其它可能的结构，其中所述引线的至少一部分是与槽孔26中的至少一者对准。例如，如图1A所示，所述电性连接的至少一些可以包括导线接合40，其是延伸超过在所述介电质组件20中的槽孔26的边缘，并且其的一末端是连接到微电子组件的接点35，且其的另一个末端是连接到所述介电质组件20的导电组件24。在一个实施例中，所述微电子组件的介电质组件和接点之间的至少一些电性连接可以通过导线接合完成，亦即，引线，所述引线是与所述介电质组件上的其他导电组件进行整合，并在横向方向沿着所述介电质组件20的第一表面21和第二表面22中的一者或两者进行延伸，并接合到一个或多个微电子组件的接点，每一个引线的一部分是与槽孔26中的至少一者对准。
在图1A-图1D的实施例中，通过所述封装的第一端子25a而传递的至少一些信号可共享于所述微电子组件30的至少两者。这些信号可以通过连接进行路由，例如是导电性迹线，其是在介电质组件20上或介电质组件20内，在平行于介电质组件的第一表面21和第二表面22的方向上，从所述端子25向所述微电子组件30的对应接点35进行延伸。例如，配置于所述介电质组件20的第二表面22上的中央区域23的第一端子25a可以与每一个微电子组件30的导电接点35，通过导电性迹线、导电组件24，例如，接合垫以及连接到所述导电组件24和所述接点35的一导线接合40，而进行电性耦合。
再次参照图1A，间隔件14可以定位在所述第二微电子组件30b的前面部31以及所述介电质组件20的第一表面21的一部分之间。这种间隔件14可以由像是介电质材料制成，诸如二氧化硅、半导体材料，诸如硅，并且可以包括一个或多个黏合层13、15。在一个实施例中，所述间隔件14可以具有与所述介电质组件20的第一表面21垂直的垂直方向V上的厚度T1，其实质上与所述第一微电子组件30a的前面部31和后面部33之间的厚度T2相同。此外，所述一个或多个黏合层13、15可定位于所述第一微电子组件30a和所述介电质组件20之间，所述第一的和第二微电子组件30b之间，所述第二微电子组件30b和间隔件14之间，以及所述间隔件14和介电质组件20之间。
所述微电子封装10还可以包括囊封剂50，其可将所述微电子组件30的后表面33予以选择性地覆盖，部分地覆盖，或不予覆盖。例如，在图1A所示的微电子封装10中，囊封剂可以流动，进行钢印，进行网印或分配到微电子组件30的后表面33上。所述微电子封装10还可以包括囊封剂(未例示)，其可以选择性地覆盖介电质组件20中的导线接合40和导电组件24。这种囊封剂也可选择性地延伸进入所述槽孔26，并且其可以覆盖所述微电子组件30的接点35。
如可在图1D所示，所述微电子封装10的内存数组U0、U1的每一者可以具有共享到所述微电子封装上的所述集合的第一端子25a的电性连结2。
参照图2，根据本发明的一个特色，一种微电子组件1可包括第一和第二微电子封装10a、10b，其是装配在翻盖式结构(clamshell)的电路板60中。具体而言，如在图2所示，封装10a、10b可以彼此对立安装在电路板60的第一表面61和第二表面62处的相应板接点，使得第一封装10a与第二封装10b占据电路板的面积是相同的或实质上相同的。
所述微电子组件1的微电子封装10的每一者可具有相似的结构，包括如上所述的第一和第二微电子组件30。如图2所示，所述微电子封装10内的微电子组件30的内存数组U0至U39的每一者可以具有共享到电路板60上的寻址总线或命令/寻址总线3的链接区域70的电性链接2。
图3A和3B例示了一种微电子封装110，其是图1A和图1B的微电子封装10的变化例。所述微电子封装110的每一个特征或组件和所述微电子封装10的对应特征或组件可以是相同的，除非下文另外描述。
如图3A和3图B所示，所述微电子封装110可以包括封装结构，例如，介电质组件或基板120。所述介电质组件120具有互相面对的第一表面121和第二表面122。槽孔126a和槽孔126b的最长尺寸可以界定第一平行轴线129a和第二平行轴线129b。所述第一平行轴线129a和第二平行轴线129b可界定位于轴线129a和轴线129b之间的介电质组件120的第二表面122的中央区域123。所述第二表面122具有第一周边区域128a和第二周边区域128b之间，所述第一周边区域128a是在轴线129a和所述介电质组件120的周边边缘127a之间，且所述第二周边区域128b轴线是在129b和所述介电质组件的周边边缘127b之间。
微电子封装110可以包括接合组件111，其是附接到所述端子125，以与外部构件进行连接。所述微电子封装110可以包括多个微电子组件130，其每一者皆具有面向所述介电质组件120的第一表面121之前面部131。如进一步可见于图3A中，每一个微电子组件130可以具有多个导电组件接点135，其是在微电子组件130的前面部131暴露出。接点135和端子125之间的电性连接可以包括引线，例如，导线接合140，或其它可能的结构，其中所述引线的至少一部分是与槽孔126中的至少一者对准。
如进一步可见于图3B，第一组115a和第二组115b的第一端子125a可分别设置在所述第二表面的第一周边区域128a和第二周边区域128b。如同所述第一端子25a，所述第一端子125a包括配置为携载寻址信号和寻址信息的端子。
在一个特定的实施例中，所述第一组115a的第一端子125a可以被配置为携载被微电子封装10内的电路所使用的所有寻址信息，以确定在所述第一微电子组件130a内的可寻址内存位置；所述第二组115b的第二端子125b可以被配置为携载被微电子封装10内的电路所使用的所有寻址信息，以确定在所述第一微电子组件130b内的可寻址内存位置。在一个实例中，每一组115a、115b的第一端子125a可以被配置为携载对应的第一微电子组件130a和第二微电子组件130b的命令-寻址总线的一组信号中的每一个信号；即，命令信号、寻址信号、储存库寻址信号，以及被传送到所述微电子封装的频率信号。
在一个实例中，设置在所述第一周边区域128a中的第一组115a的第一端子125a可以具有信号分配，其与设置在所述第二周边区域128b中的第二组115b的第一端子的信号分配相对于理论轴线101是对称的。所述理论轴线101是以平行于每一个槽孔中的纵向轴线而延伸，并被设置在各自的槽孔的邻近边缘之间。在一个特定的实施例中，设置在所述第一周边区域128a中的第一组115a的第一端子125a可以具有信号分配，其与设置在所述第二周边区域128b中的第二组115b的第一端子的信号分配相对于理论轴线101是不对称的。
典型地，所述理论轴线被设置在或接近各自的槽孔的邻近边缘之间的中间距离。如本文中关于用于携载寻址信息的信号分配所使用的“对称”是意味着，所述理论轴线的第一侧上的端子的信号分配所具有的名称和数值权重，与在所述第一侧上的端子对称于所述轴线的另一侧上的另一个端子所具有的名称和数值权重是相同的。分配给一个特定端子的寻址信息的“数值权重”指的是由寻址信息指定的寻址的位置内的寻址信息的位置。例如，寻址可以由20个寻址位A0-A19来指定。每一个位具有一个数值权重，从最高位的寻址信息位A19到最低位的寻址信息位A0，A19具有19的数值权重，代表2^19(2的19次方)，A0具有0的数值权重，代表2^0(2的0次方)，且其是寻址的1的位置。
在一个特定实施例中，所述微电子封装110的第一组和第二组115a、115b的第一端子125a可被配置成具有与理论轴线101对称的模块X(modulo-X)。美国专利案号8,441,111和9,123,555所显示和描述的微电子封装是包括了多组具有模块X对称的寻址和/或资料端子，在此通过引用将其全部内容并入本文当中。
在微电子封装110的一个实例中，理论轴线101的第一侧上的所述第一组115a的第一端子125a可以只与所述第一微电子组件130a电性耦合，并且所述理论轴线的第二侧上的所述第二组115b的第一端子可以只与所述第二微电子组件130b电性耦合。在一个特定实例中，所述第一组115a的第一端子125a可以与微电子封装110中的第一阵序(rank)或第一信道的内存存取电性耦合，并且所述第二组115a的第一端子可以与所述微电子封装中的第二阵序或第二信道的内存存取电性耦合。
在一个实例中，设置在所述介电质组件120的第二表面122上的中央区域123中的第二端子125b可以被配置为携载数据选通信号，或其他参考电位的信号，如芯片选择、重设定、电源供应电压(例如Vdd、Vddq)、以及接地(例如Vss和Vssq)中的一者或多者。所述第二端子125b可以包括端子，其是被分配以携载数据信号，以及数据屏蔽和“晶粒上终止”(ODT)信号，以用于对终止电阻器进行开启或关闭平行终止。
在图3B的实施例中，通过所述封装的第一端子25a而传递的至少一些信号可共享于所述微电子组件130的至少两者。例如，配置于所述介电质组件120的第二表面122上的中央区域123的第一端子125a可以与每一个微电子组件130的导电接点135，通过导电性迹线、导电组件124，例如，接合垫以及连接到所述导电组件124和所述接点135的一导线接合140，而进行电性耦合。
在图3B的特定实例中，所述第一微电子组件130a和第二微电子组件130b的内存储存数组可以一起作用来提供存取给两个相对宽阵序的内存。例如，单一个封装110可以提供两个阵序的32位内存存取，其中在所述封装110上的32个第二端子125b可以与所述第一微电子组件130a的32个DQ接点耦合，并且可以被分配以携载32个双向内存存取数据信号DQ0...Q31，并且还可以与配上第二微电子组件130b的32个DQ接点耦合。
在上述的微电子封装110的端子结构的一个替代例中，图3D例示了一个微电子封装210，其具有两组225、227的第二端子，每一组的第二端子都包括16个DQ端子，其是电性连接到所述微电子封装210中所包括的一个或多个微电子组件230a、230b的16个DQ接点。
在图3D的特定实例中，所述第一微电子组件130a和第二微电子组件130b中的内存储存数组可以一起作用来提供存取给单一个相对宽阵序的内存。例如，单一个封装110可提供单一阵序的32位内存的存取，其中所述第一微电子组件130a的16个DQ接点是耦合到在所述封装上被分配以携载16个双向数据信号DQ0...DQ15的第一组123的DQ端子125b，并且所述第二微电子组件130b的16个DQ接点是耦合到在所述封装上被分配以携载16个其他的双向数据信号DQ0...DQ15的不同的第二组127的DQ端子25a。在这种情况下，32个双向数据信号在同一时间被传送到32个DQ端子上，以支持32位的单一阵序的内存的存取。具体而言，32个双向数据信号是在同一时间被接收，亦即，32个双向数据信号是通过所述32个DQ端子而被所述第一微电子组件和所述第二微电子组件接收，且在相同的频率周期中，32个双向数据信号是被同一时间通过所述32个DQ端子而被所述第一微电子组件和所述第二微电子组件输出。
如可在图3C所示，微电子封装110或微电子封装210的内存数组U0、U1中的每一者，可以个独立的电性连结102a、102b，其连接到微电子封装上的对应组115a、115b或215a、215b的第一端子125a或225a。
虽然显示于图1A和图3A中的微电子组件30和130是以导线接合到所述基板的接点，且其的前面部是面对所述封装基板的第一表面，但不一定是这种情况。例如，参考图3E，所述微电子封装310是上述微电子封装10、110、以及210的一个变化例。所述微电子封装310具有两个微电子组件330a和330b，其每一者在其前面部331处承载着组件接点335，所述前面部是背对所述基板320的第一表面321。所述微电子组件330各者是与所述基板320的导电组件藉由导电结构进行电性连接，所述导电结构例如是导线接合340，其是在所述前面部331上方，在所述组件接点335和在所述基板的第一表面321处的基板接点324之间进行延伸。所述基板接点324是与所述基板320的第二表面322处的端子325进行电性连接。如图3E所示，所述微电子组件330的前面部331可以安排在与所述基板320的第一表面321平行的单一平面P1。
参照图3F，所述微电子封装410是上述微电子封装10、110、210、以及310的另一个变化例。所述微电子封装410具有两个微电子组件430a和430b，其每一者在其前面部431处承载着组件接点435，所述前面部是朝向所述基板420的第一表面421。所述微电子组件430的组件接点435是面对所述基板420的第一表面421处的基板接点424，并藉由在其之间延伸的导电接合材料412予以接合到所述基板接点424。所述基板接点424是与所述基板420的第二表面422处的端子425进行电性连接。如图3F所示，所述微电子组件430的前面部431可以安排在与所述基板420的第一表面421平行的单一平面P2。
参照图3G，所述微电子封装610是上述微电子封装10、110、210、310、以及410的另一个变化例。所述微电子封装610具有两个微电子组件630a和630b，其每一者在其前面部631处承载着组件接点635，所述前面部是背对所述基板620的第一表面621。所述微电子组件630的组件接点635可以藉由导电结构而电性耦合到在所述基板620的第一表面621处的基板接点627，所述导电结构例如是，在其之间延伸的导线接合612上的膜。所述基板接点626可以与在所述基板620的第二表面622处的端子625进行电性连接。
如图3G所示，所述微电子组件630a及630b的组件接点635可以设置在两个相邻的平行的行中，并且所述组件接点可以设置在各自微电子组件的前面部631的中央区域637中。如上参照图1C所述，所述微电子组件630的前面部631的中央区域可以在正交于所述边缘的方向上占据所述微电子组件的对立的边缘632之间的距离38的中间三分之一。
参照图3H，所述微电子封装710是上述微电子封装10、110、210、310、410、以及610的另一个变化例。所述微电子封装710具有两个微电子组件730a和730b，其每一者在其前面部731处承载着组件接点735，所述前面部是背对所述基板720的第一表面721。所述微电子组件730a及730b的组件接点735可以设置在两个相邻的平行的行中，并且所述组件接点可以设置在各自微电子组件的前面部731的中央区域737中。所述组件接点735可以藉由重分布层736b的导电组件736a而被路由到邻近于所述前面部731的周边边缘732的重分布接点739。
所述微电子组件730a和730b的重分布接点739可以设置在两个平行的行中，并且所述重分布接点可以设置在各自的微电子组件的前面部731的周边区域738中。所述微电子组件730的前面部731的周边区域738各别可在正交于所述边缘的方向上占据所述微电子组件的对立周边边缘732之间的周边三分之一的距离。所述重分布接点739可以藉由导电结构而电性耦合到在所述基板720的第一表面721处的基板接点727，所述导电结构例如是，在其之间延伸的导线接合712。所述基板接点726可以与在所述基板720的第二表面722处的端子725进行电性连接。
在上述的微电子封装的端子结构110和210的端子配置中的一个替代例中，图3I例示了具有焊球映像图的微电子封装810，其可以适用于图3A和图3E-图3H所示的各种封装。所述微电子封装810具有在所述基板820的第一表面821上的范例性焊球映像图的端子825，其中，端子A0-A17是寻址端子，其可以是第一端子825a，并且端子DQ0-DQ3是数据端子，其可以是第二端子825b。在焊球映射图上的其它端子825可显示于图3I中。在一个实例中，在微电子封装810的微电子组件830a和830b可根据JEDEC双倍数据速率DRAM标准DDR4中的一者进行配置。
在图3A-图3D的实施例的另一变化例中，图3A的微电子组件130a和130b可以设置于彼此相邻，其前面部面向所述基板120的第一表面121，并且被安排在平行于基板的第一表面的单一平面，其类似于在图3E和3F中的微电子组件330、430的侧边并排的安排方式。然而，在所述变化例中，类似于图3A-图3D的实施例，所述微电子组件130a和130b的每一者可藉由引线(例如，导线接合140)而电性连接到基板接点124，所述引线是与延伸穿过所述基板120的槽孔126a、126b对准。
在图3A-图3I的实施例的又一个变化中，可以省略所述基板，使得所述微电子封装110、210、310、或410可以是具有封装结构的微电子组件130、230、330、或430的形式，所述封装结构是包括导电性的重分布层，其覆盖所述微电子组件中的一者或两者的前面部131、331、或者431。所述重分布层具有导电金属化通孔，其是延伸穿过所述封装的介电质层，到所述微电子组件的组件接点135、335、或435。所述重分布层可以包括端子125、225、325、或425以及与所述端子电性连接的迹线，使得所述端子与组件接点电性连接，其是例如藉由金属化通孔或是藉由金属化通孔以及导电迹线来完成的。在这种情况下，所述封装可以称为“其上具有重分布层的晶圆级封装”。在额外的变化例中，如上所述的这种其上具有重分布层的微电子封装可以具有设置在所述介电质层的区域上的一行或多行的端子125、225、335、或435，其是横向延伸超出所述微电子组件的一个或多个边缘。在这种情况下，所述封装1410可称为“其上具有重分布层扇出晶圆级封装”。
参照图4A，根据本发明的一个特色，一种微电子组件100可以具有多个微电子封装110，其可以与电路板160以翻盖式结构的配置进行组装，如图4A所示，或者在其它配置(例如，仅在所述电路板160的第一表面161)。在所述所示的实例中，所述微电子封装110可具有多个内存储存数组U0至U39，每一个微电子封装皆具有两个内存储存数组，其各者皆可通过对应组115a或115b的第一端子125a而独立地进行存取。
所述微电子组件100可以包括一个寻址总线或命令-寻址总线103，其可包括多个信号导体，其每一者循序地通过所述电路板160的链接区域，例如第一链接区域171、第二链接区域172、第三链接区域173、和第四链接区域174，而进行传递。所述总线103可在支撑件内或在支撑件上延伸，所述支撑件可以是所述电路板160的一部分。所述总线103可以包括多个信号导体，用于发送寻址信号或是寻址和命令信号。所述电路板160可以具有在所述支撑件的表面中的导电板接点165，例如，在所述电路板的第一表面161中的导电板接点165a，以及在所述电路板的第二表面162中的导电板接点165b。
在一个实例中，所述寻址总线103可以被配置为携载可被所述微电子封装130内的电路所使用的所有寻址信号。在一个特定的实例(例如，DDR3芯片)中，所述寻址总线103可以被配置为携载被传送到微电子封装130中的每一者的所有命令信号，所述命令信号是写入使能、列寻址选通、行寻址选通信号。在一个实施例(例如，DDR4芯片)中，被传送到微电子封装130中的每一者的所有命令信号可以是写入使能、列寻址选通、行寻址选通、启用、和奇偶校验信号。微电子封装130中的每一者的第一端子125a可以被配置为携载可以被各自的微电子封装内的电路所使用的所有寻址信号。
如图4A所示，封装110a和封装110b可以用彼此对立的方式分别安装到在所述电路板160的第一表面161和第二表面162上的板接点中，使得第一封装110a与封装110b所占据所述电路板的面积是相同或实质上相同的。每一个微电子封装可以具有类似的结构，其包括如上所述的第一微电子组件130a和第二微电子组件130b。
在所述电路板160(例如，印刷电路板，模块卡…等)上，上述这些命令-寻址总线的信号，即，命令信号、寻址信号、储存库寻址信号、和频率信号，可以被汇集到多个微电子封装110，且所述命令-寻址总线以平行方式连接至多个微电子封装110，特别是第一微电子封装110a和第二微电子封装110b，其是以翻盖式结构安装到所述电路板的对立表面。
所述电路板160可具有多个导电性的第一表板接点165a和第二板接点165b(统称为板接点165)，其是分别暴露于第一表面161和第二表面162。所述微电子封装110可以安装到所述板接点165，例如，藉由接合组件111，其可在所述端子125和所述板接点之间延伸。
在一个实施例中，各个微电子封装110第一端子125a在功能上和机械上相匹配，使得第一组115a和第二组115b的每一组的第一端子所具有的图案是可以与具有相同功能的各个微电子封装110的介电质组件120的第二表面122中的第一端子125a具有的图案相同，虽然每一个微电子封装110的特定长度、宽度、以及高度的维度可以与其他微电子封装不同。
在一个实例中，每一个微电子封装130的每一个集合或组115a和组115b的第一端子125a可以被配置为携载所有相同的寻址信号。如图4B所示，在一个特定实施例中，每一个微电子封装130的每一个集合或组115a和组115b的第一端子125a可设置在各自的基板120的对立的第一周边区域128a和第二周边区域128b的第二表面122中。在一个实施例中，每一个周边区域128a、128b可以分别占据微电子封装130中面对所述电路板160的第一表面161的第二表面的周边三分之一的宽度。然而，周边区域128a、128b的宽度可以是相同的或不同的，并且每一个周边区域可具有与中央区域123相同或不同的宽度。
所述微电子组件100可以进一步包括一控制器封装104，其是电性耦合到一寻址总线或命令-寻址总线103。所述控制器封装104可以包括一控制器组件，其是配置成控制传送到所述总线103上的寻址信号的产生。在一个实例中，第一和第二微电子封装110可以各自在所述支撑件或电路板160覆盖相同表面的第一和第二区域，并且所述控制器封装104可以覆盖在电路板的一第三区域。这种控制器封装104可以被包括在所述微电子组件100的实施例中，其中所述微电子组件是已注册的DIMM。在其他实施例中，所述微电子组件可以不包括控制器封装104，其中所述微电子组件是一个没有寄存器的DIMM，例如，UDIMM(未注册的DIMM)。
如图4B所示，由所述寻址总线或命令-寻址总线103传送的信号可以在电路板(例如，电路板160)上的连结站与连结站之间的至少一个方向D1上进行路由，其中多个微电子封装110是连接到所述电路板，使得所述总线的信号是在不同时间到达每一个链接区域171、172、173、174。
所述至少一个方向D1可以是横向或正交于方向D2(图1C)，其中在至少一个微电子组件130上的至少一行136的多个接点135是在方向D2上延伸。以这种方式，所述电路板160的命令-寻址总线103上(即，上或之内)的信号导体在某些情况下可以在方向D2彼此分隔开，方向D2平行于一微电子封装110内的微电子组件130上的至少一行136的接点135，其是连接到，或要被连接到所述电路板160。
在图4B所示的实施例中，微电子封装110a和微电子封装110c可以是第一微电子封装和第二微电子封装，其每一者是分别连接到所述电路板160的第一表面161上的不同的第一区域160a和第二区域160b中的板接点165a。所述第一微电子封装110a可以包括第一微电子组件130a和第二微电子组件130b，并且所述第二微电子封装110c可以包括第三微电子组件130c和第四微电子组件130d。
微电子封装110a和微电子封装110c的第一端子125a可以电性耦合到第一集合166、第二集合167、第三集合168、第四集合169的板接点165a。反过来，第一集合166、第二集合167、第三集合168、第四集合169的板接点165a可以电性耦合到所述总线103的信号导体。在一个例子中(例如，DDR3芯片)，每一集合166、167、168、169的板接点165a可配置成携载可被微电子封装110内的电路所使用的寻址信息，以及传送到所述微电子封装的命令信号，所述命令信号是写入使能、列寻址选通、行寻址选通信号。在一个实施例(例如，DDR4芯片)，传送到所述微电子封装的命令信号可以是写入使能、列寻址选通、行寻址选通、启用、和奇偶校验信号。
每一个微电子组件130a、130b、130c、130d可以分别经由各个集合166、167、168、169的板接点165a和经由各个微电子封装的封装结构(例如，第一端子125a)，而电性耦合至各自的链接区域171、172、173、174之处的总线103的信号导体，以用于接收寻址信号，或是寻址和命令信号。
在图4B所示的实施例中，所述第一微电子组件130a、第二微电子组件130b、第三微电子组件130c、第四微电子组件130d的每一者可以分别仅在第一链接区域171、第二链接区域172、第三链接区域173、第四链接区域174处电性耦合至总线103。在一个特定实例中，所述第一微电子封装110a的第一微电子组件130所具有的寻址输入可以只耦合第一集合166的板接点165a，并且所述第一微电子封装110a的第二微电子组件130b所具有的寻址输入可以只耦合第二集合167的板接点165a。
在图4B所示的例子中，各个第一集合166、第二集合167、第三集合168的板接点165a的几何中心G1、G2、G3分别与各个第二集合167、第三集合167、第四集合169的板接点的几何中心G2、G3、G4具有实质上相等的第一相对分离距离S1、第二相对分离距离S2、第三相对分离距离S3。在一个实例中，实质上相等的第一相对分离距离S1、第二相对分离距离S2、第三相对分离距离和S3之间的任何差值可以落入相同公差范围内，例如为±0.5毫米的相同公差，或是在一个特定的实施例中，分离距离中的任一者为±1％的相同公差。
在一个实施例中，各个第一集合166、第二集合167、第三集合168、第四集合169的板接点165a的几何中心G1、G2、G3、G4在沿着一个共同的理论轴线170上可以是彼此等距离分隔开的，所述理论轴线170是平行于所述电路板160的第一表面161而延伸。如本文所用，组件沿着一个共同的理论轴在线彼此“等距离分隔开”的描述是意味着，在相邻组件之间的间隔的实际差值是落在本领域技术人士所熟知的一个典型的制造公差范围内。
在图4A和图4B的实施例中，第一链接区域171和第二链接区域172之间的电性特征可以落在第二链接区域172和第三链接区域173之间的电性特征的相同公差范围内。所述电性特征可以是，例如，电性迹线长度、电性传播延迟、信号导体的特征阻抗、或是被施加至所述寻址总线的电性负载与被连接于各自的链接区域的微电子组件之间的差值。
在一个实施例中，各个第一链接区域171、第二链接区域172、第三链接区域173可以分别与第二链接区域172、第三链接区域173、第四链接区域174具有第一相对电性长度、第二相对电性长度、第三相对电性长度(即，电性迹线长度)，并且第一对电性长度、第二对电性长度、第三相对电性长度之间的任何差值可以落入相同的公差范围内，例如，±0.5毫米的相同的公差，或是在一个特定的实施例中，相对电性长度中的任一者为±1％的相同公差。在一个特定实施例中，第一链接区域171和第二链接区域172之间的电性迹线长度可以落在与第二链接区域172和第三链接区域173之间的电性迹线长度的相同公差范围内。
在一个特定的实施例中，第二链接区域172、第三链接区域173、第四链接区域174的每一者可以被配置以从各自的第一、第二、第三链接区域，以各自的第一相对延迟、第二相对延迟、第三相对延迟(即，电性传播延迟)接收来自所述总线103的寻址信号，并且所述第一相对延迟、第二相对延迟、第三相对延迟之间的任何差值可以落入相同的公差范围内，例如，相对延迟中的任一者为±1％的相同公差。在一个特定实施例中，在一个特定实施例中，第一链接区域171和第二链接区域172之间的电性迹线长度可以落在与第二链接区域172和第三链接区域173之间的电性迹线长度的相同公差范围内。在一个特定实施例中，第一链接区域171和第二链接区域172之间的电性传播延迟可以落在与第二链接区域172和第三链接区域173之间的电性传播延迟的相同公差范围内。
在一个实例中，在第一链接区域171和第二链接区域172之间的总线103的信号导体的特征阻抗与在第二链接区域172和第三链接区域173之间的信号导体的特征阻抗可以落入相同公差范围内，例如±5奥姆的相同公差。同样地，在第一链接区域171和第二链接区域172之间的总线103的信号导体的特征阻抗、在第二链接区域172和第三链接区域173之间的信号导体的特征阻抗、及在第三链接区域173和第四链接区域174之间的信号导体的特征阻抗可以落入相同公差范围内，例如±5奥姆的相同公差。
在一个实例中，第一微电子组件130a、第二微电子组件130b、第三微电子组件130c、第四微电子组件130d中的每一个可以被配置施加与第一微电子组件、第二微电子组件、第三微电子组件、第四微电子组件中的任何其他者大致相同的负载(即，电性负载)至所述总线103，例如，而落入±5奥姆的公差范围内。在一个特定的实施例中，经由第一链接区域171和第二链接区域172而施加到所述寻址总线103的电性负载之间的差值与经由第二链接区域172和第三链接区域173而施加到所述寻址总线103的电性负载之间的差值可落入相同公差范围内。例如，施加到所述寻址总线的电性负载的差值可以落入±5奥姆的公差范围内。
在本文所述的微电子组件100的实施例中，所述微电子组件100具有微电子封装110，其包括微电子组件130，每一个微电子组件130具有到所述寻址总线或命令/寻址总线103的独立电性连结(通过仅连接到的所述一个独立组115a、115b的第一端子的每一个微电子组件)，所述电性负载可以更均匀地分布在沿着飞越(fly-by)总线103信号导体上。
相比于图2的微电子组件1，所述微电子组件100的结构可造成沿着所述总线103的相邻链接区域之间具有更佳的阻抗匹配，并且造成沿着所述总线具有更多的带宽而可以处理较高频率的信号。本发明人已经发现，在使用时，相比于图2的微电子组件1，所述微电子组件100的结构可以产生显著较低的反射，从而允许所述组件在更高带宽操作时可具有更好的信号传输。
虽然在图4B所示，所述微电子组件130都被显示者其具有的前面部131在一共同平面P3内延伸，但是不必是这种情况。在一个特定的实例中，微电子封装110a和微电子封装110c的每一者可以有微电子组件130被配置为如图1A、3E、3F中的任一图、或其它未显示的配置。例如，在一个实施例中，在每一个微电子封装的每一个微电子组件在其前表面处可以具有组件接点，以及第一和第三微电子组件130a、130c的前表面可以面对各自基板120的第一表面121，并且第二和第四微电子组件130b、130d的前表面可以分别至少部分地覆盖第一和第三微电子组件的后表面。
在一个实施例中，链接区域171、172、173、174不必都被安排在单一的电路板上。例如，第一封装的微电子组件所耦合的链接区域171、172所设置的电路板与第二封装的微电子组件所耦合的链接区域173、174所设置的电路板可以是不相同的。
以上关于图1A至图4B所描述的微电子封装、电路板和微电子组件可用于建构多样化的电子系统，诸如图5中所示的系统500。举例来说，根据本发明的进一步的实施例的系统500是包括多个模块或构件506，例如如上所述的封装、电路板、和组件及其他电子构件508、510、511。
在所示的范例性系统500中，所述系统可以包括一个电路板502、主板，或者竖板，如可挠性印刷电路板，且所述电路板可以包括多个导体504，其中只有一个是描绘在图5中，用以将模块或构件506、508、510进行互连。此一电路板502可以将系统500中所包括的微电子封装和/或微电子组件的每一者的信号进行来去的传输。然而，这仅仅是范例性的；任何合适的结构都可用于制作此模块或构件506之间的电性连结。
在一个特定的实施例中，所述系统500还可以包括一个处理器，例如所述半导体芯片508，使得每一个模块或构件506可被配置成传输平行于一个频率周期的N个数据位，并且所述处理器可以被配置成平行于一个频率周期的M个数据位，M大于或等于N。
在图2所示的例子中，构件508是一个半导体芯片和构件510是一个显示器营幕，但是任何其它构件可被用于所述系统500中。当然，虽然为了说明清楚起见只有两个附加构件508和511是描绘于在图5中，但是所述系统500可包括任何数量的这种构件。
模块或构件506以及构件508和511可以安装在一个共同的外壳501，其是以虚线示意性地例示，并且可根据需要彼此进行电性互连，以形成所希望的电路。所述外壳501被描述可携式外壳类型，例如，可用于在蜂巢式电话或个人数字助理中，并且屏幕510可以暴露在所述外壳的表面。在一些实施例中，所述结构506是包括一个光敏感组件，诸如一个成像芯片，也可以提供一个透镜511或其它光学装置以将光路由到所述结构。再次，在图5中所示的简化系统仅仅是范例性；其他系统，包括通常被认为是固定结构的系统，诸如桌面计算机，路由器...等，可以使用上述讨论的结构制作。
应当理解的是，各种依附项以及其中所描述的特征可以用不同于初始权利要求所呈现的方式进行结合。还应当理解的是，相关于各个实施例所描述的特征可与其他所描述的实施例共享。
虽然本发明在此已经参考特定实施例作出说明，但是应所述理解的是，这些实施例仅仅是在说明本发明的原理和应用。因此，应所述理解的是，可以对所说明的实施利进行各种修改，并且在不脱离本发明的精神和范畴的情况下，可由随附所界定的权利要求书来设计其它配置方式。

Claims (24)

1.一种微电子组件，其包括：
寻址总线，所述寻址总线包括多个信号导体，其每一者循序地通过第一链接区域、第二链接区域、第三链接区域和第四链接区域进行传递；以及
第一微电子封装和第二微电子封装，所述第一微电子封装包括第一微电子组件和第二微电子组件，且所述第二微电子封装包括第三微电子组件和第四微电子组件，每一个微电子组件是经由各自的链接区域而电性耦合到所述寻址总线，
其中，在所述第一链接区域和所述第二链接区域之间的电性特征是在所述第二链接区域和所述第三链接区域之间的电性特征的相同公差范围内。
2.如权利要求1所述的微电子组件，其中，所述电性特征是电性迹线长度。
3.如权利要求1所述的微电子组件，其中，所述电性特征是电性传播延迟。
4.如权利要求1所述的微电子组件，其中，所述电性特征是所述信号导体的特征阻抗。
5.如权利要求1所述的微电子组件，其中所述电性特征是施加至所述寻址总线的电性负载与被连接于各自的链接区域的微电子组件之间的差值。
6.如权利要求1所述的微电子组件，其中，每一个微电子组件是仅在各自的链接区域处被电性连接到所述寻址总线。
7.如权利要求1所述的微电子组件，其进一步包括：控制器组件，其是电性耦合到所述寻址总线，所述控制器组件是被配置为控制用于在所述寻址总线上传输的所述寻址信号的产生。
8.如权利要求1所述的微电子组件，其中，每一个微电子封装具有基板，在每一个微电子封装中的每一个微电子组件的前表面处具有组件接点，并且所述第一微电子组件和所述第三微电子组件的前表面是面对各自基板的表面，并且所述第二微电子组件和所述第四微电子组件的前表面是分别至少部分地覆盖所述第一微电子组件和所述第三微电子组件的后表面。
9.如权利要求1所述的微电子组件，其中，每一个微电子封装具有基板，其具有一表面且在所述表面上具有基板接点，在每一个微电子封装中的每一个微电子组件的前表面是背对所述表面，并在所述前表面处具有组件接点，所述组件接点是通过在所述前表面上方延伸的导电结构而与所述基板接点耦合，并且其中所述微电子组件的前表面被安排在平行于所述表面的单一平面中。
10.如权利要求1所述的微电子组件，其中，每一个微电子封装具有基板，在每一个微电子封装中的每一个微电子组件的前表面处具有组件接点，且所述前表面是安排在平行于各自的微电子封装的基板的表面的单一平面中，并且每一个微电子组件的组件接点是面对并且接合到在各自的微电子封装的基板的表面处的导电组件。
11.如权利要求1所述的微电子组件，其中，每一个微电子组件具有内存储存数组功能。
12.如权利要求1所述的微电子组件，其中，每一个微电子组件体现用以提供内存储存数组功能的主动装置的数目比提供任何其他功能还多。
13.如权利要求1所述的微电子组件，其中，所述寻址总线被配置成携载可被所述第一微电子封装和所述第二微电子封装内的电路所使用的所有寻址信号。
14.如权利要求1所述的微电子组件，其中，所述寻址总线被配置有写入使能信号、列寻址选通信号和行寻址选通信号。
15.如权利要求1所述的微电子组件，其进一步包括电路板，所述电路板包括所述寻址总线，其中所述第一微电子封装和所述第二微电子封装各自覆盖所述电路板中的相同表面的第一区域和第二区域。
16.一种系统，其包括如权利要求1所述的微电子组件以及电性连接到所述微电子组件的一个或多个其它电子构件。
17.如权利要求16所述的系统，其进一步包括外壳，所述微电子组件和所述一个或多个其它电子组件以所述外壳进行组装。
18.一种微电子组件，其包括：
电路板，其包括支撑件，所述支撑件上具有寻址总线，所述寻址总线包括多个信号导体，用于传输寻址信号，所述电路板具有在所述支撑件的表面处的导电板接点，所述板接点是电性耦合到所述信号导体，并且包括第一集合的板接点、第二集合的板接点、第三集合的板接点和第四集合的板接点；
第一微电子封装和第二微电子封装，其每一者是分别连接到所述支撑件的表面中不同的第一区域和第二区域处的板接点，所述第一微电子封装包括第一微电子组件和第二微电子组件，其是通过所述第一微电子封装的封装结构而分别电性耦合到所述第一集合的板接点和所述第二集合的板接点以便接收所述寻址信号，所述第二微电子封装包括第三微电子组件和第四微电子组件，其是通过所述第二微电子封装的封装结构而分别电性耦合到所述第三集合的板接点和所述第四集合的板接点以便接收所述寻址信号，
其中，所述第一集合的板接点、所述第二集合的板接点、和所述第三集合的板接点的几何中心与所述第二集合的板接点、所述第三集合的板接点、和所述第四集合的板接点的几何中心分别相距有第一相对分离距离、第二相对分离距离、以及第三相对分离距离，并且所述第一相对分离距离、所述第二相对分离距离、以及所述第三相对分离距离实质上相等。
19.如权利要求18所述的微电子组件，其中所述第一微电子组件和所述第二微电子组件分别通过所述第一微电子封装的第一集合的端子和第二集合的端子而电性耦合至所述第一集合的板接点和所述第二集合的板接点，并且所述第三微电子组件和所述第四微电子组件分别通过所述第二微电子封装的第三集合的端子和第四集合的端子而电性耦合至所述第三集合的板接点和所述第四集合的板接点，并且
其中所述第一集合的端子和所述第二集合的端子被分别安排在所述第一微电子封装中对立的第一周边区域和第二周边区域，并且所述第三集合的端子和所述第四集合的端子被分别安排在所述第二微电子封装中对立的第三周边区域和第四周边区域。
20.如权利要求19所述的微电子组件，其中每一个周边区域占据各自的微电子封装中面对所述支撑件的表面的表面的宽度达三分之一的周边。
21.如权利要求18所述的微电子组件，其中所述端子被配置为携载可被所述第一微电子封装和所述第二微电子封装内的电路所使用的所有寻址信号。
22.如权利要求18所述的微电子组件，其中每一集合的端子被配置为携载所有相同的寻址信号。
23.如权利要求18所述的微电子组件，其中所述第一集合的端子和所述第二集合的端子中的对应端子的信号分配对称于所述第一集合的端子和所述第二集合的端子之间的理论轴线。
24.如权利要求18所述的微电子组件，其中所述第一集合的端子和所述第二集合的端子中的对应端子的信号分配没有对称于所述第一集合的端子和所述第二集合的端子之间的理论轴线。
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