TWI390645B - 背對背晶片組堆疊的封裝方法與構造 - Google Patents

背對背晶片組堆疊的封裝方法與構造 Download PDF

Info

Publication number
TWI390645B
TWI390645B TW098135852A TW98135852A TWI390645B TW I390645 B TWI390645 B TW I390645B TW 098135852 A TW098135852 A TW 098135852A TW 98135852 A TW98135852 A TW 98135852A TW I390645 B TWI390645 B TW I390645B
Authority
TW
Taiwan
Prior art keywords
wafer
wafers
bonding wires
slot
circuit substrate
Prior art date
Application number
TW098135852A
Other languages
English (en)
Other versions
TW201115659A (en
Inventor
Cheng Kai Chang
Ming Hong Lin
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to TW098135852A priority Critical patent/TWI390645B/zh
Publication of TW201115659A publication Critical patent/TW201115659A/zh
Application granted granted Critical
Publication of TWI390645B publication Critical patent/TWI390645B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Description

背對背晶片組堆疊的封裝方法與構造
本發明係有關於半導體裝置，特別係有關於一種背對背晶片組堆疊的封裝方法與構造。
由於電子產品之微小化以及高運作速度需求的增加，現今產業上，為了提高單一半導體封裝結構之性能與容量，以符合電子產品小型化之需求，半導體封裝結構以多晶片模組化(Multi-chip Module)乃成一趨勢，俾藉此將兩個或兩個以上之半導體晶片組合在單一封裝結構中，以縮減整體電路體積，並提升電性功能。目前於快取記憶體(Flash)產品的技術應用上，已達六層或八層晶片堆疊的階段。
然而，目前六層晶片堆疊產品是以正面朝上堆疊的方式(即晶片主動面皆朝向遠離基板之方向)進行。一旦晶片堆疊越高層，超過六層以上，例如八層，電性連接晶片銲墊之銲線越長，並且銲線密度大幅提高，又六層或更多層(特指八層)晶片堆疊產品之打線弧形非常難以控制，在打線時則極容易發生甩線之情形而造成報廢。此外，正面朝上堆疊的方式進行封裝流程時，在黏著每一個晶片之後皆需要進行一次打線，重覆進行黏晶與打線製程會達到六次以上，在作業性和污染源顆粒控制上都具有一定的難度。
為了解決上述之問題，本發明之主要目的係在於一種背對背晶片組堆疊的封裝方法與構造，在黏晶過程中能控制六顆或更多晶片厚度的一致性，降低作業上的複雜性，以減少發生晶片斷裂之情況。
本發明之次一目的係在於提供一種背對背晶片組堆疊的封裝方法與構造，主要針對六顆或更多晶片堆疊時，能控制打線製程之線弧高度，以減少甩線情形之發生。
本發明之再一目的係在於提供一種背對背晶片組堆疊的封裝方法與構造，主要針對六顆或更多晶片堆疊時，大幅地縮短製造過程，提升產能(UPH)。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種背對背晶片組堆疊的封裝方法，主要包含以下步驟：提供一電路基板，係具有一第一槽孔以及一第二槽孔，該電路基板在該第一槽孔與該第二槽孔之間形成為一中央承載部以及在該第一槽孔與該第二槽孔之外之一周邊板部。設置一面向晶片組於該電路基板之該中央承載部，其中該面向晶片組係由「Z」字形堆疊之複數個第一晶片與一個或一個以上的第二晶片所組成，其中該些第一晶片之主動面係朝向該電路基板且偏向該第一槽孔，以使該些第一晶片之複數個第一銲墊對準於該第一槽孔內，該些第二晶片之主動面係朝向該電路基板且偏向該第二槽孔，以使該些第二晶片之複數個第二銲墊對準於該第二槽孔內。進行一第一打線步驟，形成複數個第一銲線與複數個第二銲線，該些第一銲線係通過該第一槽孔電性連接該些第一晶片之第一銲墊至該電路基板，該些第二銲線係通過該第二槽孔電性連接該些第二晶片之第二銲墊至該電路基板。設置一背向晶片組於該面向晶片組之一晶片背面，其中該背向晶片組係由「Z」字形堆疊之複數個第三晶片與一個或一個以上的第四晶片所組成，其中該些第三晶片之主動面係遠離該電路基板且偏向該第二槽孔，以使該些第三晶片之複數個第三銲墊與該些第二銲墊對齊，該些第四晶片之主動面係遠離該電路基板且偏向該第一槽孔，以使該些第四晶片之複數個第四銲墊與該些第一銲墊對齊。進行一第二打線步驟，形成複數個第三銲線與複數個第四銲線，該些第三銲線係電性連接該些第三晶片之第三銲墊至該電路基板，該些第四銲線係電性連接該些第四晶片之第四銲墊至該電路基板。本發明另揭示依照該方法所製成之構造。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之背對背晶片組堆疊的封裝方法中，該面向晶片組與該背向晶片組之「Z」字形堆疊型態恰可為鏡像對稱。
在前述之背對背晶片組堆疊的封裝方法中，該電路基板係可具有複數個供該些第一銲線連接之第一接指、複數個供該些第二銲線連接之第二接指、複數個供該些第三銲線連接之第三接指以及複數個供該些第四銲線連接之第四接指，其中該些第一接指與該些第二接指係設置於該中央承載部，該些第三接指與該些第四接指係設置於該周邊板部。
在前述之背對背晶片組堆疊的封裝方法中，可另包含之步驟為：形成一封膠體於該電路基板上與該第一槽孔及第二槽孔內，以密封該面向晶片組、該背向晶片組、該些第一銲線、該些第二銲線、該些第三銲線及該些第四銲線。
在前述之背對背晶片組堆疊的封裝方法中，可另包含之步驟為：設置複數個銲球於該電路基板之顯露表面，以構成窗口型球柵陣列(wBGA)之封裝型態。
在前述之背對背晶片組堆疊的封裝方法中，該些第一晶片、該些第二晶片、該些第三晶片以及該些第四晶片係可為實質相同之側排銲墊晶片。
由以上技術方案可以看出，本發明之背對背晶片組堆疊的封裝方法與構造，有以下優點與功效：
一、可藉由先設置面向晶片組與第一打線步驟，再設置背向晶片組與第二打線步驟作為其中一技術手段，在黏晶過程中能控制晶片厚度的一致性，降低作業上的複雜性，以減少發生晶片斷裂之情況。
二、可藉由先設置面向晶片組與第一打線步驟，再設置背向晶片組與第二打線步驟作為其中一技術手段，能控制打線製程之線弧高度，以減少甩線情形之發生。
三、可藉由先設置面向晶片組與第一打線步驟，再設置背向晶片組與第二打線步驟作為其中一技術手段，可大幅地縮短製造過程，提升產能(UPH)。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種背對背晶片組堆疊的封裝方法與構造舉例說明於第1圖之流程方塊圖與第2A至2I圖在製程中之元件截面示意圖。該背對背晶片組堆疊的封裝方法根據第1圖，主要包含以下步驟：「提供電路基板」之步驟1、「設置面向晶片組於電路基板之中央承載部」之步驟2、「進行第一打線」之步驟3、「設置背向晶片組於面向晶片組之晶片背面」之步驟4、「進行第二打線」之步驟5、「形成封膠體」之步驟6以及「設置銲球於電路基板之顯露表面」之步驟7，詳細步驟請參閱第2A至2I圖，說明如下所示。
首先，執行步驟1。如第2A圖所示，提供一電路基板210，係具有一第一槽孔211以及一第二槽孔212。該第一槽孔211與該第二槽孔212係為非中央設置。該電路基板210在該第一槽孔211與該第二槽孔212之間形成為一中央承載部213以及在該第一槽孔211與該第二槽孔212之外之一周邊板部214。在一較佳實施例中，該電路基板210係可為一印刷電路板(printed circuit board,PCB)，並可具有兩面導通之線路結構。
接著，執行步驟2。如第2B與2C圖所示，設置一面向晶片組220於該電路基板210之該中央承載部213，其中該面向晶片組220係由複數個第一晶片221與一個或一個以上的第二晶片222所組成。該些第一晶片221與該第二晶片222為「Z」字形堆疊(zigzag)，或稱「之」字形或是曲折堆疊。其中，該些第一晶片221之主動面221B係朝向該電路基板210且偏向該第一槽孔211，以使該些第一晶片221之複數個第一銲墊221A對準於該第一槽孔211內。該些第二晶片222之主動面222B係朝向該電路基板210且偏向該第二槽孔212，以使該些第二晶片222之複數個第二銲墊222A對準於該第二槽孔212內。雖如第2B圖所示，該些第一晶片221與該些第二晶片222以由下往上的方式反向接合至該電路基板210，將該些第一晶片221與該些第二晶片222係逐一黏著於該電路基板210。實際上是在黏晶機台時該電路基板210先旋轉180度由上往下設置該些第一晶片221與該些第二晶片222。在移動到打線機台時，再將該電路基板210轉正。在一較佳實施例中，該些第一晶片221與該些第二晶片222之總數至少為四個晶片之組合。在本實施例中，該些第二晶片222的數量為二，與該些第一晶片221的數量相同，以達到八層晶片堆疊。
執行步驟3。如第2D圖所示，藉由一銲針10，進行一第一打線步驟，形成複數個第一銲線230與複數個第二銲線240，該些第一銲線230係通過該第一槽孔211電性連接該些第一晶片221之第一銲墊221A至該電路基板210，該些第二銲線240係通過該第二槽孔212電性連接該些第二晶片222之第二銲墊222A至該電路基板210。具體而言，在此步驟中可重覆進行打線作業，能輕易地控制打線製程之線弧高度，以減少甩線情形之發生。此外，在打線過程中，可藉由一加熱板20支撐該些第一晶片221與該些第二晶片222，以抵抗該銲針10對該些第一晶片221與該些第二晶片222所施加的作用力，避免在打線過程中造成晶片斷裂或銲不黏(non-stick)之情況。之後，180度翻轉該電路基板210，使該面向晶片組220之第二晶片222之一晶片背面223朝上(如第2E圖所示)，以利後續製程進行。
執行步驟4。如第2E與2F圖所示，設置一背向晶片組250於該面向晶片組220之該晶片背面223，其中該背向晶片組250係由「Z」字形堆疊之複數個第三晶片251與一個或一個以上的第四晶片252所組成，其中該些第三晶片251之主動面251B係遠離該電路基板210且偏向該第二槽孔212，以使該些第三晶片251之複數個第三銲墊251A與該些第二銲墊222A對齊，該些第四晶片252之主動面252B係遠離該電路基板210且偏向該第一槽孔211，以使該些第四晶片252之複數個第四銲墊252A與該些第一銲墊221A對齊。在一較佳實施例中，該些第三晶片251與該些第四晶片252之總數至少為四個晶片之組合，故能與該面向晶片組220形成八層堆疊之結構。此外，該些第一晶片221、該些第二晶片222、該些第三晶片251以及該些第四晶片252係可為實質相同之側排銲墊晶片。詳細而言，如第2F圖所示，此步驟係以正面設置該些第三晶片251與該些第四晶片252，以由上往下的方式逐一堆疊於該面向晶片組220上。在本實施例中，該面向晶片組220與該背向晶片組250之「Z」字形堆疊型態恰可為鏡像對稱。更具體地，該面向晶片組220與該背向晶片組250之間的黏著面即可作為彼此的對稱面。
執行步驟5。如第2G圖所示，藉由該銲針10，進行一第二打線步驟，形成複數個第三銲線260與複數個第四銲線270，該些第三銲線260係電性連接該些第三晶片251之第三銲墊251A至該電路基板210，該些第四銲線270係電性連接該些第四晶片252之第四銲墊252A至該電路基板210。在本實施例中，該電路基板210係可具有複數個供該些第一銲線230連接之第一接指215、複數個供該些第二銲線240連接之第二接指216、複數個供該些第三銲線260連接之第三接指217以及複數個供該些第四銲線270連接之第四接指218，其中該些第一接指215與該些第二接指216係設置於該中央承載部213，該些第三接指217與該些第四接指218係設置於該周邊板部214。因此，該面向晶片組220係電性連接至該電路基板210之該中央承載部213，而該背向晶片組250係電性連接至該電路基板210之該周邊板部214。此外，該上述第二打線步驟中，可藉由一加熱板30支撐該電路基板210，並且該加熱板30係形成有複數個鏤空區31，以避免該加熱板30碰觸至該些第一銲線230、該些第二銲線240、該些第一接指215與該些第二接指216。
執行步驟6。如第2H圖所示，形成一封膠體280於該電路基板210上與該第一槽孔211及第二槽孔212內，以密封該面向晶片組220、該背向晶片組250、該些第一銲線230、該些第二銲線240、該些第三銲線260及該些第四銲線270。具體而言，該封膠體280並未完全包覆該電路基板210，以使該電路基板210具有可供外界連接之表面。
最後，執行步驟7。如第2I圖所示，設置複數個銲球290於該電路基板210之顯露表面，以構成窗口型球柵陣列(window ball grid array,wBGA)之封裝型態，並藉由該些銲球290提供充分數量之輸入/輸出連結端(I/O connecting terminal)，以符合高密度表面接合的需求。
在本發明中，利用先設置面向晶片組與進行第一打線步驟，再設置背向晶片組與進行第二打線步驟作為其中一技術手段，在黏晶過程中，能控制晶片厚度的一致性，降低作業上的複雜性，以減少發生晶片斷裂(die crack)之情況。此外，本發明為了能順利地堆疊六層、八層或數量更多的晶片，而將其區分為該面向晶片組220與該背向晶片組250，並分別使該面向晶片組220與該背向晶片組250至少包含有三個晶片，再先後各別進行兩次打線製程，於每次打線製程中，皆為連續實施不需要有黏晶動作，除了能輕易地控制線弧高度之外，亦毋須擔心堆疊越高越容易發生甩線之情形而導致報廢。因此，免除了以往六層以上堆疊使用正面堆疊的方式，必須要重覆進行六次以上的重覆黏晶與打線的繁瑣步驟，大幅地縮短了封裝流程，更提升整體的產能(UPH)。
本發明還揭示使用前述方法所製成之背對背晶片組堆疊的封裝構造舉例說明於第2I圖。該背對背晶片組堆疊的封裝構造係主要包含一電路基板210、一面向晶片組220、複數個第一銲線230、複數個第二銲線240、一背向晶片組250、複數個第三銲線260以及複數個第四銲線270。
該電路基板210係具有一第一槽孔211以及一第二槽孔212，該電路基板210在該第一槽孔211與該第二槽孔212之間形成為一中央承載部213以及在該第一槽孔211與該第二槽孔212之外之一周邊板部214。在一較佳實施例中，該電路基板210係可為一印刷電路板(printed circuit board,PCB)。
該面向晶片組220係設置於該電路基板210之該中央承載部213，其中該面向晶片組220係由「Z」字形堆疊之複數個第一晶片221與一個或一個以上的第二晶片222所組成，其中該些第一晶片221之主動面係朝向該電路基板210且偏向該第一槽孔211，以使該些第一晶片221之複數個第一銲墊221A對準於該第一槽孔211內，該些第二晶片222之主動面係朝向該電路基板210且偏向該第二槽孔212，以使該些第二晶片222之複數個第二銲墊222A對準於該第二槽孔212內。
該些第一銲線230係通過該第一槽孔211電性連接該些第一晶片221之第一銲墊221A至該電路基板210，該些第二銲線240係通過該第二槽孔212電性連接該些第二晶片222之第二銲墊222A至該電路基板210。
該背向晶片組250係設置於該面向晶片組220之一晶片背面，其中該背向晶片組250係由「Z」字形堆疊之複數個第三晶片251與一個或一個以上的第四晶片252所組成，其中該些第三晶片251之主動面係遠離該電路基板210且偏向該第二槽孔212，以使該些第三晶片251之複數個第三銲墊251A與該些第二銲墊222A對齊，該些第四晶片252之主動面係遠離該電路基板210且偏向該第一槽孔211，以使該些第四晶片252之複數個第四銲墊252A與該些第一銲墊221A對齊。具體而言，該面向晶片組220與該背向晶片組250之「Z」字形堆疊型態恰可為鏡像對稱。此外，該些第一晶片221、該些第二晶片222、該些第三晶片251以及該些第四晶片252係可為實質相同之側排銲墊晶片。
該些第三銲線260係電性連接該些第三晶片251之第三銲墊251A至該電路基板210，該些第四銲線270係電性連接該些第四晶片252之第四銲墊252A至該電路基板210。在本實施例中，該電路基板210係可具有複數個供該些第一銲線230連接之第一接指215、複數個供該些第二銲線240連接之第二接指216、複數個供該些第三銲線260連接之第三接指217以及複數個供該些第四銲線270連接之第四接指218，其中該些第一接指215與該些第二接指216係設置於該中央承載部213，該些第三接指217與該些第四接指218係設置於該周邊板部214。
此外，可另包含一封膠體280，係形成於該電路基板210上與該第一槽孔211及第二槽孔212內，以密封該面向晶片組220、該背向晶片組250、該些第一銲線230、該些第二銲線240、該些第三銲線260及該些第四銲線270。並且，可另包含複數個銲球290，係設置於該電路基板210之顯露表面，以構成窗口型球柵陣列(window ball grid array,wBGA)之封裝型態。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
步驟1　提供電路基板
步驟2　設置面向晶片組於電路基板之中央承載部
步驟3　進行第一打線
步驟4　設置背向晶片組於面向晶片組之晶片背面
步驟5　進行第二打線
步驟6　形成封膠體
步驟7　設置銲球於電路基板之顯露表面
10．．．銲針
20．．．加熱板
30．．．加熱板
31．．．鏤空區
210．．．電路基板
211．．．第一槽孔
212．．．第二槽孔
213．．．中央承載部
214．．．周邊板部
215．．．第一接指
216．．．第二接指
217．．．第三接指
218．．．第四接指
220．．．面向晶片組
221．．．第一晶片
221A．．．第一銲墊
221B．．．主動面
222．．．第二晶片
222A．．．第二銲墊
222B．．．主動面
223．．．晶片背面
230．．．第一銲線
240．．．第二銲線
250．．．背向晶片組
251．．．第三晶片
251A．．．第三銲墊
251B．．．主動面
252．．．第四晶片
252A．．．第四銲墊
252B．．．主動面
260．．．第三銲線
270．．．第四銲線
280．．．封膠體
290．．．銲球
第1圖：依據本發明之一具體實施例的一種背對背晶片組堆疊的封裝方法之方塊流程圖。
第2A至2I圖：依據本發明之一具體實施例的背對背晶片組堆疊的封裝方法之元件截面示意圖。
210．．．電路基板
211．．．第一槽孔
212．．．第二槽孔
213．．．中央承載部
214．．．周邊板部
220．．．面向晶片組
221．．．第一晶片
221A．．．第一銲墊
222．．．第二晶片
222A．．．第二銲墊
230．．．第一銲線
240．．．第二銲線
250．．．背向晶片組
251．．．第三晶片
251A．．．第三銲墊
252．．．第四晶片
252A．．．第四銲墊
260．．．第三銲線
270．．．第四銲線
280．．．封膠體

Claims (12)

  1. 一種背對背晶片組堆疊的封裝方法，包含：提供一電路基板，係具有一第一槽孔以及一第二槽孔，該電路基板在該第一槽孔與該第二槽孔之間形成為一中央承載部以及在該第一槽孔與該第二槽孔之外之一周邊板部；設置一面向晶片組於該電路基板之該中央承載部，其中該面向晶片組係由「Z」字形堆疊之複數個第一晶片與一個或一個以上的第二晶片所組成，其中該些第一晶片之主動面係朝向該電路基板且偏向該第一槽孔，以使該些第一晶片之複數個第一銲墊對準於該第一槽孔內，該些第二晶片之主動面係朝向該電路基板且偏向該第二槽孔，以使該些第二晶片之複數個第二銲墊對準於該第二槽孔內；進行一第一打線步驟，形成複數個第一銲線與複數個第二銲線，該些第一銲線係通過該第一槽孔電性連接該些第一晶片之第一銲墊至該電路基板，該些第二銲線係通過該第二槽孔電性連接該些第二晶片之第二銲墊至該電路基板；設置一背向晶片組於該面向晶片組之一晶片背面，其中該背向晶片組係由「Z」字形堆疊之複數個第三晶片與一個或一個以上的第四晶片所組成，其中該些第三晶片之主動面係遠離該電路基板且偏向該第二槽孔，以使該些第三晶片之複數個第三銲墊與該些第二銲墊對齊，該些第四晶片之主動面係遠離該電路基板且偏向該第一槽孔，以使該些第四晶片之複數個第四銲墊與該些第一銲墊對齊；以及進行一第二打線步驟，形成複數個第三銲線與複數個第四銲線，該些第三銲線係電性連接該些第三晶片之第三銲墊至該電路基板，該些第四銲線係電性連接該些第四晶片之第四銲墊至該電路基板。
  2. 根據申請專利範圍第1項之背對背晶片組堆疊的封裝方法，其中該面向晶片組與該背向晶片組之「Z」字形堆疊型態恰為鏡像對稱。
  3. 根據申請專利範圍第1項之背對背晶片組堆疊的封裝方法，其中該電路基板係具有複數個供該些第一銲線連接之第一接指、複數個供該些第二銲線連接之第二接指、複數個供該些第三銲線連接之第三接指以及複數個供該些第四銲線連接之第四接指，其中該些第一接指與該些第二接指係設置於該中央承載部，該些第三接指與該些第四接指係設置於該周邊板部。
  4. 根據申請專利範圍第1項之背對背晶片組堆疊的封裝方法，在上述第二打線步驟之後，另包含之步驟為：形成一封膠體於該電路基板上與該第一槽孔及第二槽孔內，以密封該面向晶片組、該背向晶片組、該些第一銲線、該些第二銲線、該些第三銲線及該些第四銲線。
  5. 根據申請專利範圍第4項之背對背晶片組堆疊的封裝方法，在上述形成封膠體之後，另包含之步驟為：設置複數個銲球於該電路基板之顯露表面，以構成窗口型球柵陣列(wBGA)之封裝型態。
  6. 根據申請專利範圍第1項之背對背晶片組堆疊的封裝方法，其中該些第一晶片、該些第二晶片、該些第三晶片以及該些第四晶片係為實質相同之側排銲墊晶片。
  7. 一種背對背晶片組堆疊的封裝構造，包含：一電路基板，係具有一第一槽孔以及一第二槽孔，該電路基板在該第一槽孔與該第二槽孔之間形成為一中央承載部以及在該第一槽孔與該第二槽孔之外之一周邊板部；一面向晶片組，係設置於該電路基板之該中央承載部，其中該面向晶片組係由「Z」字形堆疊之複數個第一晶片與一個或一個以上的第二晶片所組成，其中該些第一晶片之主動面係朝向該電路基板且偏向該第一槽孔，以使該些第一晶片之複數個第一銲墊對準於該第一槽孔內，該些第二晶片之主動面係朝向該電路基板且偏向該第二槽孔，以使該些第二晶片之複數個第二銲墊對準於該第二槽孔內；複數個第一銲線與複數個第二銲線，該些第一銲線係通過該第一槽孔電性連接該些第一晶片之第一銲墊至該電路基板，該些第二銲線係通過該第二槽孔電性連接該些第二晶片之第二銲墊至該電路基板；一背向晶片組，係設置於該面向晶片組之一晶片背面，其中該背向晶片組係由「Z」字形堆疊之複數個第三晶片與一個或一個以上的第四晶片所組成，其中該些第三晶片之主動面係遠離該電路基板且偏向該第二槽孔，以使該些第三晶片之複數個第三銲墊與該些第二銲墊對齊，該些第四晶片之主動面係遠離該電路基板且偏向該第一槽孔，以使該些第四晶片之複數個第四銲墊與該些第一銲墊對齊；以及複數個第三銲線與複數個第四銲線，該些第三銲線係電性連接該些第三晶片之第三銲墊至該電路基板，該些第四銲線係電性連接該些第四晶片之第四銲墊至該電路基板。
  8. 根據申請專利範圍第7項之背對背晶片組堆疊的封裝構造，其中該面向晶片組與該背向晶片組之「Z」字形堆疊型態恰為鏡像對稱。
  9. 根據申請專利範圍第7項之背對背晶片組堆疊的封裝構造，其中該電路基板係具有複數個供該些第一銲線連接之第一接指、複數個供該些第二銲線連接之第二接指、複數個供該些第三銲線連接之第三接指以及複數個供該些第四銲線連接之第四接指，其中該些第一接指與該些第二接指係設置於該中央承載部，該些第三接指與該些第四接指係設置於該周邊板部。
  10. 根據申請專利範圍第7項之背對背晶片組堆疊的封裝構造，另包含一封膠體，係形成於該電路基板上與該第一槽孔及第二槽孔內，以密封該面向晶片組、該背向晶片組、該些第一銲線、該些第二銲線、該些第三銲線及該些第四銲線。
  11. 根據申請專利範圍第10項之背對背晶片組堆疊的封裝構造，另包含複數個銲球，係設置於該電路基板之顯露表面，以構成窗口型球柵陣列(wBGA)之封裝型態。
  12. 根據申請專利範圍第7項之背對背晶片組堆疊的封裝構造，其中該些第一晶片、該些第二晶片、該些第三晶片以及該些第四晶片係為實質相同之側排銲墊晶片。
TW098135852A 2009-10-22 2009-10-22 背對背晶片組堆疊的封裝方法與構造 TWI390645B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW098135852A TWI390645B (zh) 2009-10-22 2009-10-22 背對背晶片組堆疊的封裝方法與構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098135852A TWI390645B (zh) 2009-10-22 2009-10-22 背對背晶片組堆疊的封裝方法與構造

Publications (2)

Publication Number Publication Date
TW201115659A TW201115659A (en) 2011-05-01
TWI390645B true TWI390645B (zh) 2013-03-21

Family

ID=44934550

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098135852A TWI390645B (zh) 2009-10-22 2009-10-22 背對背晶片組堆疊的封裝方法與構造

Country Status (1)

Country Link
TW (1) TWI390645B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
TWI501254B (zh) 2011-10-03 2015-09-21 Invensas Corp 用於具有正交窗之多晶粒導線結合總成之短線最小化
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US11532595B2 (en) 2021-03-02 2022-12-20 Micron Technology, Inc. Stacked semiconductor dies for semiconductor device assemblies

Also Published As

Publication number Publication date
TW201115659A (en) 2011-05-01

Similar Documents

Publication Publication Date Title
TWI390645B (zh) 背對背晶片組堆疊的封裝方法與構造
TWI555166B (zh) 層疊式封裝件及其製法
JP2014099591A (ja) ブリッジング・ブロックを使用したマルチチップ・モジュール接続
CN101232004A (zh) 芯片堆叠封装结构
TW200423269A (en) Semiconductor device
US20080237833A1 (en) Multi-chip semiconductor package structure
TWI467731B (zh) 半導體封裝件及其製法
US20070052082A1 (en) Multi-chip package structure
JP2006295183A (ja) 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。
TWI387089B (zh) 多晶片封裝結構及其製造方法
US8736075B2 (en) Semiconductor chip module, semiconductor package having the same and package module
KR20110056205A (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
JP2007221045A (ja) マルチチップ構造を採用した半導体装置
CN101465341B (zh) 堆叠式芯片封装结构
JP2023551331A (ja) パッケージングモジュールおよび電子デバイス
TWI435667B (zh) 印刷電路板組件
KR20090041987A (ko) 미세 피치형 본드패드를 갖는 반도체 소자
JP2007142128A (ja) 半導体装置およびその製造方法
TWI833578B (zh) 半導體封裝構造及其製造方法
TWI395319B (zh) 避免封裝堆疊接點斷裂之半導體組合構造
TWM537310U (zh) ３ｄ多晶片模組封裝結構（一）
TW202227276A (zh) 印表機驅動系統之系統級封裝晶片
KR20060074091A (ko) 칩 스택 패키지
TWM624696U (zh) 覆晶堆疊封裝結構
TWI337401B (en) Side surface mounting device of multi-chip stack