JP2001339043A - 半導体装置及びそれを用いた半導体モジュール - Google Patents
半導体装置及びそれを用いた半導体モジュールInfo
- Publication number
- JP2001339043A JP2001339043A JP2000159503A JP2000159503A JP2001339043A JP 2001339043 A JP2001339043 A JP 2001339043A JP 2000159503 A JP2000159503 A JP 2000159503A JP 2000159503 A JP2000159503 A JP 2000159503A JP 2001339043 A JP2001339043 A JP 2001339043A
- Authority
- JP
- Japan
- Prior art keywords
- external connection
- lands
- semiconductor device
- land
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/0949—Pad close to a hole, not surrounding the hole
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 パッケージ本体の裏面に露出した狭ピッチの
外部電極を持つＩＣパッケージを実装し構成しても、実
装用半田バンプ間で短絡を生じず、熱疲労破壊寿命に優
れ、薄型で実装面積が小さい半導体装置及び半導体モジ
ュールを得る。 【解決手段】 基板１１の上面及び下面に設けた実装用
ランド１３にパッケージ本体１８の裏面に露出した外部
電極１９を接合してＩＣパッケージ１７を実装し、実装
用ランド１３と接続された外部接続用ランド１４を実装
するＩＣパッケージ１７の外側に設け、その一方側に外
部接続用の半田バンプ１６を接合して半導体モジュール
用の半導体装置３４を構成する。
外部電極を持つＩＣパッケージを実装し構成しても、実
装用半田バンプ間で短絡を生じず、熱疲労破壊寿命に優
れ、薄型で実装面積が小さい半導体装置及び半導体モジ
ュールを得る。 【解決手段】 基板１１の上面及び下面に設けた実装用
ランド１３にパッケージ本体１８の裏面に露出した外部
電極１９を接合してＩＣパッケージ１７を実装し、実装
用ランド１３と接続された外部接続用ランド１４を実装
するＩＣパッケージ１７の外側に設け、その一方側に外
部接続用の半田バンプ１６を接合して半導体モジュール
用の半導体装置３４を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、薄型で高密度の
実装が可能な半導体装置及びそれを用いた半導体モジュ
ールに関し、特に、耐ヒートサイクル性を向上し実装用
の半田バンプ間の短絡を効果的に防止し得る半導体装置
及びそれを用いた半導体モジュールに関する。
実装が可能な半導体装置及びそれを用いた半導体モジュ
ールに関し、特に、耐ヒートサイクル性を向上し実装用
の半田バンプ間の短絡を効果的に防止し得る半導体装置
及びそれを用いた半導体モジュールに関する。
【０００２】
【従来の技術】従来の半導体モジュールとして、エポキ
シ樹脂等で樹脂封止されたＩＣパッケージ本体の側面か
ら外部リードが突出されたプラスチックパッケージＩＣ
をガラスエポキシ基板の片面に複数個搭載した記憶モジ
ュールであるＳＩＭＭ（Ｓｉｎｇｌｅ Ｍｅｍｏｒｙ
Ｍｏｄｕｌｅ）や、同様のプラスチックパッケージＩＣ
をガラスエポキシ基板の両面に複数個搭載した記憶モジ
ュールであるＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｏ
ｄｕｌｅ）が普及している。
シ樹脂等で樹脂封止されたＩＣパッケージ本体の側面か
ら外部リードが突出されたプラスチックパッケージＩＣ
をガラスエポキシ基板の片面に複数個搭載した記憶モジ
ュールであるＳＩＭＭ（Ｓｉｎｇｌｅ Ｍｅｍｏｒｙ
Ｍｏｄｕｌｅ）や、同様のプラスチックパッケージＩＣ
をガラスエポキシ基板の両面に複数個搭載した記憶モジ
ュールであるＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｏ
ｄｕｌｅ）が普及している。
【０００３】図１３は、従来の半導体装置の構成を示す
平面図、図１４は図１３の側面図である。図１３，図１
４において、１は基板であり、相互に空間で隔てられた
基板１ａ，１ｂ，１ｃで構成され、その上下面にはＩＣ
パッケージ実装用ランド３が設けられ、各ＩＣパッケー
ジ７の実装用ランド３の外方には外部接続用端子として
の外部接続用ランド４が設けられて、対応する外部接続
用ランド４と実装用ランド３は、基板１の上下面に設け
られた配線５により電気的に接続されている。また、基
板１の上下面の対応する外部接続用ランド４同士は、例
えばスルーホール内に設けられた導体により電気的に接
続されている。
平面図、図１４は図１３の側面図である。図１３，図１
４において、１は基板であり、相互に空間で隔てられた
基板１ａ，１ｂ，１ｃで構成され、その上下面にはＩＣ
パッケージ実装用ランド３が設けられ、各ＩＣパッケー
ジ７の実装用ランド３の外方には外部接続用端子として
の外部接続用ランド４が設けられて、対応する外部接続
用ランド４と実装用ランド３は、基板１の上下面に設け
られた配線５により電気的に接続されている。また、基
板１の上下面の対応する外部接続用ランド４同士は、例
えばスルーホール内に設けられた導体により電気的に接
続されている。
【０００４】基板１の一方面側（図１４では下面側）の
外部接続用ランド４の先端には外部接続用の半田バンプ
６が設けられている。ＩＣパッケージ７は、パッケージ
本体８と、このパッケージ本体８の左右側面から横方向
に直状に突出されたストレートリード９とを備えてお
り、ストレートリード９は、対応する実装用ランド３と
電気的に接続されて基板１に支持されている。２は基板
１（１ａ，１ｂ，１ｃ）とパッケージ本体８との間の隙
間である。以上のように、基板１，実装用ランド３，外
部接続用ランド４，配線５，半田バンプ６及びＩＣパッ
ケージ７を含んで半導体装置２４が構成されている。
外部接続用ランド４の先端には外部接続用の半田バンプ
６が設けられている。ＩＣパッケージ７は、パッケージ
本体８と、このパッケージ本体８の左右側面から横方向
に直状に突出されたストレートリード９とを備えてお
り、ストレートリード９は、対応する実装用ランド３と
電気的に接続されて基板１に支持されている。２は基板
１（１ａ，１ｂ，１ｃ）とパッケージ本体８との間の隙
間である。以上のように、基板１，実装用ランド３，外
部接続用ランド４，配線５，半田バンプ６及びＩＣパッ
ケージ７を含んで半導体装置２４が構成されている。
【０００５】半導体装置２４を形成するには、まず基板
１の上面側にＩＣパッケージ７を位置決めし、リフロー
の手法でストレートリード９を実装用ランド３に半田付
けする。次いで基板１を裏返し、基板１の下面側にも同
様にして他のＩＣパッケージ７のストレートリード９を
実装用ランド３に半田付けすると共に、半田バンプ６を
外部接続用ランド４の先端に半田付けする。
１の上面側にＩＣパッケージ７を位置決めし、リフロー
の手法でストレートリード９を実装用ランド３に半田付
けする。次いで基板１を裏返し、基板１の下面側にも同
様にして他のＩＣパッケージ７のストレートリード９を
実装用ランド３に半田付けすると共に、半田バンプ６を
外部接続用ランド４の先端に半田付けする。
【０００６】次に、半導体モジュールの構成について説
明する。図１５は、図１３，図１４に示した半導体装置
をマザーボードに半田付けした従来の半導体モジュール
の構成を示す側面図である。図１５に示すように、マザ
ーボード２０の上面には半導体装置２４を搭載するため
のランド２１が設けられており、このランド２１に半導
体装置２４の半田バンプ６が電気的に接続される。ま
た、マザーボード２０の下面に設けたランド２１にも同
様に他の半導体装置２４の半田バンプ６が電気的に接続
される。このように、マザーボード２０，上下のランド
２１及び半導体装置２４を含んで半導体モジュール２５
が構成されている。
明する。図１５は、図１３，図１４に示した半導体装置
をマザーボードに半田付けした従来の半導体モジュール
の構成を示す側面図である。図１５に示すように、マザ
ーボード２０の上面には半導体装置２４を搭載するため
のランド２１が設けられており、このランド２１に半導
体装置２４の半田バンプ６が電気的に接続される。ま
た、マザーボード２０の下面に設けたランド２１にも同
様に他の半導体装置２４の半田バンプ６が電気的に接続
される。このように、マザーボード２０，上下のランド
２１及び半導体装置２４を含んで半導体モジュール２５
が構成されている。
【０００７】この半導体モジュール２５の形成手順は次
のとおりである。即ち、まずマザーボード２０の上面側
に、半導体装置２４を位置決めする。このとき、半田バ
ンプ６とランド２１との当接部位には、半田ペーストを
供給しておく。そして半田ペーストと半田バンプ６を溶
融させてランド２１に接合し、半導体装置２４をマザー
ボード２０に接続固定する。次に、マザーボード２０を
裏返し、マザーボード２０の下面側にも同様にして他の
半導体装置２４を位置決めし、この半導体装置２４をマ
ザーボード２０に接続固定し半導体モジュール２５を完
成する。
のとおりである。即ち、まずマザーボード２０の上面側
に、半導体装置２４を位置決めする。このとき、半田バ
ンプ６とランド２１との当接部位には、半田ペーストを
供給しておく。そして半田ペーストと半田バンプ６を溶
融させてランド２１に接合し、半導体装置２４をマザー
ボード２０に接続固定する。次に、マザーボード２０を
裏返し、マザーボード２０の下面側にも同様にして他の
半導体装置２４を位置決めし、この半導体装置２４をマ
ザーボード２０に接続固定し半導体モジュール２５を完
成する。
【０００８】マザーボード２０に最初に半田付け接合し
た図１５に示す下方の半導体装置２４は懸垂された状態
でリフローされるため、半田バンプ６は接合されている
半導体装置２４の自重で下方に引き伸ばされて中央部に
行くに従い径が細くなる鼓状に変形しようとする。一
方、後で接合した図１５に示す上方の半導体装置２４は
マザーボード２０に載置された状態でリフローされるた
め、半田バンプ６は接合されている半導体装置２４の自
重で圧縮されて中央部に行くに従い径が太くなる樽状に
変形しようとする。図１６は、このようにして変形を生
じた半導体モジュール２５の上下面の半田バンプ６を模
式的に示す要部側面図であり、図示のように上側の半田
バンプ６が押しつぶされて半田ペーストと共に所定の接
合部位から径が太ろうとすると、隣接する半田バンプ６
相互間の接合ピッチ寸法が小さい場合は、リフローされ
る際に隣接する半田バンプ６同士で短絡を起こす可能性
があった。
た図１５に示す下方の半導体装置２４は懸垂された状態
でリフローされるため、半田バンプ６は接合されている
半導体装置２４の自重で下方に引き伸ばされて中央部に
行くに従い径が細くなる鼓状に変形しようとする。一
方、後で接合した図１５に示す上方の半導体装置２４は
マザーボード２０に載置された状態でリフローされるた
め、半田バンプ６は接合されている半導体装置２４の自
重で圧縮されて中央部に行くに従い径が太くなる樽状に
変形しようとする。図１６は、このようにして変形を生
じた半導体モジュール２５の上下面の半田バンプ６を模
式的に示す要部側面図であり、図示のように上側の半田
バンプ６が押しつぶされて半田ペーストと共に所定の接
合部位から径が太ろうとすると、隣接する半田バンプ６
相互間の接合ピッチ寸法が小さい場合は、リフローされ
る際に隣接する半田バンプ６同士で短絡を起こす可能性
があった。
【０００９】また、下側の半田バンプ６は、図１６に示
すようにリフローされる際に鼓状に変形されて接合部断
面の断面積が小さくなろうとするため、完成した半導体
モジュール２５に、例えば−４０°Ｃから１２５°Ｃの
温度変化を３０分毎に課す温度サイクル試験を行う際
に、半田接合部に熱疲労によるクラックが発生して破断
する可能性が懸念される。この熱疲労による破断は、半
田バンプの接合端に熱変形による最大曲げモーメントが
掛かる領域、即ち、狭い断面積を有する外部接続用ラン
ド４と半田バンプ６との接合境界面に生じ易い。ところ
が、隣接するリードピッチの制限を受けて、使用出来る
半田バンプ６の直径は小さなものを使用せざるを得ない
ため、接合境界面における接合部断面の断面二次モーメ
ントの小さい部分、即ち接合境界面における接合部断面
の断面積の小さい部分で破断を生じる可能性が考えられ
る。
すようにリフローされる際に鼓状に変形されて接合部断
面の断面積が小さくなろうとするため、完成した半導体
モジュール２５に、例えば−４０°Ｃから１２５°Ｃの
温度変化を３０分毎に課す温度サイクル試験を行う際
に、半田接合部に熱疲労によるクラックが発生して破断
する可能性が懸念される。この熱疲労による破断は、半
田バンプの接合端に熱変形による最大曲げモーメントが
掛かる領域、即ち、狭い断面積を有する外部接続用ラン
ド４と半田バンプ６との接合境界面に生じ易い。ところ
が、隣接するリードピッチの制限を受けて、使用出来る
半田バンプ６の直径は小さなものを使用せざるを得ない
ため、接合境界面における接合部断面の断面二次モーメ
ントの小さい部分、即ち接合境界面における接合部断面
の断面積の小さい部分で破断を生じる可能性が考えられ
る。
【００１０】一方、半導体モジュール２５には、それぞ
れの熱膨張係数が異なるマザーボード２０、基板１、Ｉ
Ｃパッケージ７および回路部品（図示せず）が実装され
る。このため、製品の稼働中あるいは温度サイクル試験
における温度変化により半田接合部には熱変形が生ず
る。熱変形量は、異なる熱膨張係数の差および半田接合
部間の距離並びに温度差に比例するので、半田で固定さ
れている距離が一番長い両端の実装用ランド３に対応す
る外部接続用ランド４の半田接合部に最も大きい熱変形
が発生し、破断を生じるとしたらこの両端の半田接合部
に生じるものと考えられる。
れの熱膨張係数が異なるマザーボード２０、基板１、Ｉ
Ｃパッケージ７および回路部品（図示せず）が実装され
る。このため、製品の稼働中あるいは温度サイクル試験
における温度変化により半田接合部には熱変形が生ず
る。熱変形量は、異なる熱膨張係数の差および半田接合
部間の距離並びに温度差に比例するので、半田で固定さ
れている距離が一番長い両端の実装用ランド３に対応す
る外部接続用ランド４の半田接合部に最も大きい熱変形
が発生し、破断を生じるとしたらこの両端の半田接合部
に生じるものと考えられる。
【００１１】ここで、半田バンプ６をＩＣパッケージ７
の両側に１列にＮ個配設してＩＣパッケージ７を基板１
に接合したときの保持強度は、半田バンプ６を直径Ｄの
円柱モデルで近似して、リフローのときの温度、例えば
２００°Ｃ前後の温度における半田の許容応力をσａと
し、半田バンプ６の半田円柱全体の許容保持荷重をＷａ
とすると、Ｗａ＝σａ×π×Ｄ×Ｄ×２×Ｎ／４とな
る。この式から、半田バンプ６の直径Ｄを大きくするこ
とと半田バンプ６の数Ｎを増やすことが半田バンプ６の
許容保持荷重を大きくするのに効果があることが解る。
の両側に１列にＮ個配設してＩＣパッケージ７を基板１
に接合したときの保持強度は、半田バンプ６を直径Ｄの
円柱モデルで近似して、リフローのときの温度、例えば
２００°Ｃ前後の温度における半田の許容応力をσａと
し、半田バンプ６の半田円柱全体の許容保持荷重をＷａ
とすると、Ｗａ＝σａ×π×Ｄ×Ｄ×２×Ｎ／４とな
る。この式から、半田バンプ６の直径Ｄを大きくするこ
とと半田バンプ６の数Ｎを増やすことが半田バンプ６の
許容保持荷重を大きくするのに効果があることが解る。
【００１２】しかし、この半田バンプ６の直径を大きく
することと半田バンプ６の数を増やすことに関しては次
のような問題がある。即ち、基板１上には、ＩＣパッケ
ージ７の両側面から突出したストレートード９を接合す
るための実装用ランド３が１列にピッチＰ1 で密に設け
られているため、外部接続用ランド４は実装用ランド３
の外方に設けなければならず、その分だけ基板の幅寸法
が増えて実装面積が大きくなる。半田バンプ６をピッチ
Ｐ1 でＮ個１列に設けるには、基板１の半田バンプ６が
並ぶ方向の長さ寸法として、（Ｎ−１）×Ｐ1 の寸法が
必ず必要であり、この式から基板１の寸法を小さくして
半田バンプ６の数Ｎを増やすためには必然的にビッチＰ
1 を小さくする必要がある。
することと半田バンプ６の数を増やすことに関しては次
のような問題がある。即ち、基板１上には、ＩＣパッケ
ージ７の両側面から突出したストレートード９を接合す
るための実装用ランド３が１列にピッチＰ1 で密に設け
られているため、外部接続用ランド４は実装用ランド３
の外方に設けなければならず、その分だけ基板の幅寸法
が増えて実装面積が大きくなる。半田バンプ６をピッチ
Ｐ1 でＮ個１列に設けるには、基板１の半田バンプ６が
並ぶ方向の長さ寸法として、（Ｎ−１）×Ｐ1 の寸法が
必ず必要であり、この式から基板１の寸法を小さくして
半田バンプ６の数Ｎを増やすためには必然的にビッチＰ
1 を小さくする必要がある。
【００１３】一方、半田バンプ６相互間の寸法をＷとす
ると、直径Ｄ＝Ｐ1 −Ｗであるから、半田バンプ６の直
径Ｄを大きくするためには隣接する半田バンプ６間のピ
ッチＰ1 を大きくする必要があり、このことはストレー
トリード９（或いは配線５）のピッチＰ1 を大きくしな
ければならないことを意味する。従来の半導体装置２４
では、半田バンプ６の直径Ｄを大きくすることと、半田
バンプ６の数Ｎを多くしてピッチを狭めることとの相反
する要求は同時に満たすことはできないため、多ピンで
狭ピッチのＩＣパッケージを実装することには自ずと限
界があった。
ると、直径Ｄ＝Ｐ1 −Ｗであるから、半田バンプ６の直
径Ｄを大きくするためには隣接する半田バンプ６間のピ
ッチＰ1 を大きくする必要があり、このことはストレー
トリード９（或いは配線５）のピッチＰ1 を大きくしな
ければならないことを意味する。従来の半導体装置２４
では、半田バンプ６の直径Ｄを大きくすることと、半田
バンプ６の数Ｎを多くしてピッチを狭めることとの相反
する要求は同時に満たすことはできないため、多ピンで
狭ピッチのＩＣパッケージを実装することには自ずと限
界があった。
【００１４】また、上記パッケージ本体８のストレート
リード９を基板１に接合するためにパッケージ本体８の
辺に沿ってほぼ並行で１列に等間隔で実装用ランド３を
設ける必要があるため、実装用ランド３が設けられた領
域には外部接続用ランド４を設けられない。このため、
外部接続用ランド４は実装用ランド３の外方に設けざる
を得ず、この分だけ半導体装置２４及び半導体モジュー
ル２５の実装面積が増えることとなり、小型化できない
という問題があった。
リード９を基板１に接合するためにパッケージ本体８の
辺に沿ってほぼ並行で１列に等間隔で実装用ランド３を
設ける必要があるため、実装用ランド３が設けられた領
域には外部接続用ランド４を設けられない。このため、
外部接続用ランド４は実装用ランド３の外方に設けざる
を得ず、この分だけ半導体装置２４及び半導体モジュー
ル２５の実装面積が増えることとなり、小型化できない
という問題があった。
【００１５】基板１に実装して半導体装置２４を構成す
るパッケージ本体８の封止樹脂の厚み寸法は、最も薄型
のＩＣパッケージ７でも１ｍｍであり、その外部引き出
し用のストレートリード９の厚みは０．１２５ｍｍであ
る。このため、基板１に接合されるストレートリード９
の面からパッケージ本体８の外表面までの封止樹脂の厚
さ寸法（図１４におけるＨ寸法）は、Ｈ＝（（１−０．
１２５）／２）＋０．１２５＝０．５６２５ｍｍである
から、半導体装置２４をマザーボード２０上に支障なく
接合するには、半田バンプを接合するための半田ペース
トの厚みを片側で６５μｍとすると、Ｄ＋２×０．０６
５ｍｍ＞０．５６２５ｍｍ、即ち、半田バンプ６の直径
Ｄ＞０．４３５ｍｍでなければパッケージ本体８とマザ
ーボード２０とが接触して半田バンプ６とランド２１と
の接合ができず、半導体モジュール２５を構成できな
い。したがって、今、Ｄ＝０．４５ｍｍの半田バンプ６
を用いると、リードピッチＰ1 は半田バンプ６間の寸法
を０．３５ｍｍとしてＰ1 ＝０．４５＋０．３５＝０．
８ｍｍのＩＣパッケージ７の実装をすることができるこ
とになる。
るパッケージ本体８の封止樹脂の厚み寸法は、最も薄型
のＩＣパッケージ７でも１ｍｍであり、その外部引き出
し用のストレートリード９の厚みは０．１２５ｍｍであ
る。このため、基板１に接合されるストレートリード９
の面からパッケージ本体８の外表面までの封止樹脂の厚
さ寸法（図１４におけるＨ寸法）は、Ｈ＝（（１−０．
１２５）／２）＋０．１２５＝０．５６２５ｍｍである
から、半導体装置２４をマザーボード２０上に支障なく
接合するには、半田バンプを接合するための半田ペース
トの厚みを片側で６５μｍとすると、Ｄ＋２×０．０６
５ｍｍ＞０．５６２５ｍｍ、即ち、半田バンプ６の直径
Ｄ＞０．４３５ｍｍでなければパッケージ本体８とマザ
ーボード２０とが接触して半田バンプ６とランド２１と
の接合ができず、半導体モジュール２５を構成できな
い。したがって、今、Ｄ＝０．４５ｍｍの半田バンプ６
を用いると、リードピッチＰ1 は半田バンプ６間の寸法
を０．３５ｍｍとしてＰ1 ＝０．４５＋０．３５＝０．
８ｍｍのＩＣパッケージ７の実装をすることができるこ
とになる。
【００１６】ところが、直径０．４５ｍｍの半田バンプ
６を用いて、更に小さな規格値のリードピッチ寸法（Ｐ
1 ＝０．６５ｍｍ，０．５ｍｍ，０．４ｍｍなど）のＩ
Ｃパッケージ７を実装しようとすると、例えば、Ｐ1 ＝
０．６５ｍｍのＩＣパッケージ７の場合は、隣接する半
田バンプ６間の隙間Ｗ＝０．６５―０．４５＝０．２ｍ
ｍとなる。この場合、半田ペーストを基板１とマザーボ
ード２０とに半田印刷した後リフローして半田バンプ６
を接合すると、溶融した半田ペーストがＷ＝０．２ｍｍ
の狭い半田バンプ６間の隙間に流れて、半田バンプ６間
を短絡する可能性が高い。このように、従来の技術にお
いては、隣接する外部接続用の半田バンプ６のボール間
隔が実装するＩＣパッケージ７のストレートリード９の
リードピッチ寸法に依存しているために、Ｐ1 ＝０．６
５ｍｍ，０．５ｍｍ，０．４ｍｍピッチなどの小さな規
格値のリードピッチ寸法を有するＩＣパッケージ７を用
いた半導体モジュール２５の構成ができないという問題
があった。
６を用いて、更に小さな規格値のリードピッチ寸法（Ｐ
1 ＝０．６５ｍｍ，０．５ｍｍ，０．４ｍｍなど）のＩ
Ｃパッケージ７を実装しようとすると、例えば、Ｐ1 ＝
０．６５ｍｍのＩＣパッケージ７の場合は、隣接する半
田バンプ６間の隙間Ｗ＝０．６５―０．４５＝０．２ｍ
ｍとなる。この場合、半田ペーストを基板１とマザーボ
ード２０とに半田印刷した後リフローして半田バンプ６
を接合すると、溶融した半田ペーストがＷ＝０．２ｍｍ
の狭い半田バンプ６間の隙間に流れて、半田バンプ６間
を短絡する可能性が高い。このように、従来の技術にお
いては、隣接する外部接続用の半田バンプ６のボール間
隔が実装するＩＣパッケージ７のストレートリード９の
リードピッチ寸法に依存しているために、Ｐ1 ＝０．６
５ｍｍ，０．５ｍｍ，０．４ｍｍピッチなどの小さな規
格値のリードピッチ寸法を有するＩＣパッケージ７を用
いた半導体モジュール２５の構成ができないという問題
があった。
【００１７】また、半導体装置２４のストレートリード
９に接続される実装用ランド３が１列に等ピッチＰ1 で
設けられ、それに対応する外部接続用ランド４が実装ラ
ンド３の外方に１列に等ピッチＰ1 で設けられているた
め、ストレートリード９と基板１及び基板１とマザーボ
ード２０とが半田又は半田バンプ６で接合される領域の
等価な熱膨張率と等価な縦弾性係数とが基板１とマザー
ボード２０のそれと異なり熱ストレスが増加する懸念も
あった。
９に接続される実装用ランド３が１列に等ピッチＰ1 で
設けられ、それに対応する外部接続用ランド４が実装ラ
ンド３の外方に１列に等ピッチＰ1 で設けられているた
め、ストレートリード９と基板１及び基板１とマザーボ
ード２０とが半田又は半田バンプ６で接合される領域の
等価な熱膨張率と等価な縦弾性係数とが基板１とマザー
ボード２０のそれと異なり熱ストレスが増加する懸念も
あった。
【００１８】
【発明が解決しようとする課題】この発明は、リードピ
ッチが狭い外部電極を有するＩＣパッケージを、実装す
る基板の外部接続用ランド面から実装されたＩＣパッケ
ージの外表面までの寸法よりも大きい直径寸法を有する
外部接続用の半田バンプを用いる構成としても、隣接す
る半田バンプ間で短絡を生じることがなく、半田接合部
の接合強度が高く、薄型で生産性の高い半導体装置及び
それを用いた半導体モジュールを提供することを目的と
する。また、半田バンプ接合部領域の熱ストレスを低減
することを目的とする。また、半田バンプの直径の標準
化と生産性を向上することを目的とする。
ッチが狭い外部電極を有するＩＣパッケージを、実装す
る基板の外部接続用ランド面から実装されたＩＣパッケ
ージの外表面までの寸法よりも大きい直径寸法を有する
外部接続用の半田バンプを用いる構成としても、隣接す
る半田バンプ間で短絡を生じることがなく、半田接合部
の接合強度が高く、薄型で生産性の高い半導体装置及び
それを用いた半導体モジュールを提供することを目的と
する。また、半田バンプ接合部領域の熱ストレスを低減
することを目的とする。また、半田バンプの直径の標準
化と生産性を向上することを目的とする。
【００１９】
【課題を解決する為の手段】この発明に係る半導体装置
は、パッケージ本体の裏面に露出された複数の外部電極
を有するＩＣパッケージと、外部電極が接合された実装
用ランドと外部接続用の半田バンプに接続されＩＣパッ
ケージが実装される領域の外側に設けられた外部接続用
ランドと実装用ランド及び外部接続用ランド間を接続す
る配線とが設けられた基板とを備えたものである。ま
た、実装用ランド、外部接続用ランド及び配線を基板の
上面及び下面に設け、外部接続用ランドのうち基板の上
下面の対応する外部接続用ランド間を電気的に接続し
て、その一方の外部接続用ランドに半田バンプを接合
し、ＩＣパッケージの外部電極を基板の上下面の実装用
ランドの少なくとも一方に接合したものである。また、
ＩＣパッケージをＢＯＣパッケージとし、このＢＯＣパ
ッケージが基板に実装されたときＢＯＣパッケージのワ
イヤボンデング部を封止して突出したポッティング樹脂
部の侵入を受け入れる貫通穴を基板に設けたものであ
る。また、外部接続用ランドを、パッケージ本体の両側
に配線ピッチの２倍ピッチで配列された第１群の外部接
続用ランドと、この第１群の外部接続用ランド列の外側
に配線ピッチの２倍ピッチで配列され、その各ランドの
列方向の配設位置が第１群の外部接続用ランドの各ラン
ドの列方向の配設位置とずらして設けられた第２群の外
部接続用ランドとを備えたものである。また、基板の上
面及び下面に設けられた第１群の外部接続用ランド列及
び第２群の外部接続用ランド列の各列端の外側に、ＩＣ
パッケージの外部電極と接続されない外部接続用ダミー
ランドを設け、半田バンプが接合された外部接続用ラン
ドと同じ面に設けられた外部接続用ダミーランドに半田
バンプを接合したものである。
は、パッケージ本体の裏面に露出された複数の外部電極
を有するＩＣパッケージと、外部電極が接合された実装
用ランドと外部接続用の半田バンプに接続されＩＣパッ
ケージが実装される領域の外側に設けられた外部接続用
ランドと実装用ランド及び外部接続用ランド間を接続す
る配線とが設けられた基板とを備えたものである。ま
た、実装用ランド、外部接続用ランド及び配線を基板の
上面及び下面に設け、外部接続用ランドのうち基板の上
下面の対応する外部接続用ランド間を電気的に接続し
て、その一方の外部接続用ランドに半田バンプを接合
し、ＩＣパッケージの外部電極を基板の上下面の実装用
ランドの少なくとも一方に接合したものである。また、
ＩＣパッケージをＢＯＣパッケージとし、このＢＯＣパ
ッケージが基板に実装されたときＢＯＣパッケージのワ
イヤボンデング部を封止して突出したポッティング樹脂
部の侵入を受け入れる貫通穴を基板に設けたものであ
る。また、外部接続用ランドを、パッケージ本体の両側
に配線ピッチの２倍ピッチで配列された第１群の外部接
続用ランドと、この第１群の外部接続用ランド列の外側
に配線ピッチの２倍ピッチで配列され、その各ランドの
列方向の配設位置が第１群の外部接続用ランドの各ラン
ドの列方向の配設位置とずらして設けられた第２群の外
部接続用ランドとを備えたものである。また、基板の上
面及び下面に設けられた第１群の外部接続用ランド列及
び第２群の外部接続用ランド列の各列端の外側に、ＩＣ
パッケージの外部電極と接続されない外部接続用ダミー
ランドを設け、半田バンプが接合された外部接続用ラン
ドと同じ面に設けられた外部接続用ダミーランドに半田
バンプを接合したものである。
【００２０】この発明に係る半導体モジュールは、半導
体装置が実装されるランドがその上面及び下面に設けら
れたマザーボードと、半田バンプがランドに接合されて
いる上記いずれかの半導体装置を備えたものである。ま
た、半田バンプが接合された外部接続用ランド及びラン
ドの直径寸法を同一寸法としたものである。また、上記
半導体モジュールにおいて、マザーボードの上面に第１
の半導体装置の一方側の第１群の外部接続用ランドに接
合された半田バンプを配列し、この第１の半導体装置の
一方側と同じ側のマザーボードの下面側に第２の半導体
装置の一方側の第２群の外部接続用ランドに接合された
半田バンプを配列すると共に、第１の半導体装置の他方
側は第２群の外部接続用ランドに接合された半田バンプ
を配列し、第１の半導体装置の他方側と同じ側のマザー
ボードの下面側に第２の半導体装置の他方側の第１群の
外部接続用ランドに接合された半田バンプを配列したも
のである。また、半導体装置が実装されるランドがその
上面及び下面に設けられたマザーボード、半田バンプが
ランドに接合されている外部接続用ダミーランドを有す
る半導体装置を備えたものである。また、半田バンプが
接合された外部接続用ランド及び外部接続用ダミーラン
ド並びにランドの直径寸法を同一寸法としたものであ
る。また、上記外部接続用ダミーランドを有する半導体
装置を備えた半導体モジュールにおいて、マザーボード
の上面に第１の半導体装置の一方側の第１群の外部接続
用ランド及びこの第１群の外部接続用ランド列と同じ列
の外部接続用ダミーランドに接合された半田バンプを配
列し、第１の半導体装置の一方側と同じ側のマザーボー
ドの下面側に第２の半導体装置の一方側の第２群の外部
接続用ランド及びこの第２群の外部接続用ランド列と同
じ列の外部接続用ダミーランドに接合されたに半田バン
プを配列すると共に、第１の半導体装置の他方側は第２
群の外部接続用ランド及びこの第２群の外部接続用ラン
ド列と同じ列の外部接続用ダミーランドに接合されたに
半田バンプを配列し、第１の半導体装置の他方側と同じ
側のマザーボードの下面側に第２の半導体装置の他方側
の第１群の外部接続用ランド及びこの第１群の外部接続
用ランド列と同じ列の外部接続用ダミーランドに接合さ
れた半田バンプを配列したものである。
体装置が実装されるランドがその上面及び下面に設けら
れたマザーボードと、半田バンプがランドに接合されて
いる上記いずれかの半導体装置を備えたものである。ま
た、半田バンプが接合された外部接続用ランド及びラン
ドの直径寸法を同一寸法としたものである。また、上記
半導体モジュールにおいて、マザーボードの上面に第１
の半導体装置の一方側の第１群の外部接続用ランドに接
合された半田バンプを配列し、この第１の半導体装置の
一方側と同じ側のマザーボードの下面側に第２の半導体
装置の一方側の第２群の外部接続用ランドに接合された
半田バンプを配列すると共に、第１の半導体装置の他方
側は第２群の外部接続用ランドに接合された半田バンプ
を配列し、第１の半導体装置の他方側と同じ側のマザー
ボードの下面側に第２の半導体装置の他方側の第１群の
外部接続用ランドに接合された半田バンプを配列したも
のである。また、半導体装置が実装されるランドがその
上面及び下面に設けられたマザーボード、半田バンプが
ランドに接合されている外部接続用ダミーランドを有す
る半導体装置を備えたものである。また、半田バンプが
接合された外部接続用ランド及び外部接続用ダミーラン
ド並びにランドの直径寸法を同一寸法としたものであ
る。また、上記外部接続用ダミーランドを有する半導体
装置を備えた半導体モジュールにおいて、マザーボード
の上面に第１の半導体装置の一方側の第１群の外部接続
用ランド及びこの第１群の外部接続用ランド列と同じ列
の外部接続用ダミーランドに接合された半田バンプを配
列し、第１の半導体装置の一方側と同じ側のマザーボー
ドの下面側に第２の半導体装置の一方側の第２群の外部
接続用ランド及びこの第２群の外部接続用ランド列と同
じ列の外部接続用ダミーランドに接合されたに半田バン
プを配列すると共に、第１の半導体装置の他方側は第２
群の外部接続用ランド及びこの第２群の外部接続用ラン
ド列と同じ列の外部接続用ダミーランドに接合されたに
半田バンプを配列し、第１の半導体装置の他方側と同じ
側のマザーボードの下面側に第２の半導体装置の他方側
の第１群の外部接続用ランド及びこの第１群の外部接続
用ランド列と同じ列の外部接続用ダミーランドに接合さ
れた半田バンプを配列したものである。
【００２１】
【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態の半導体装置について、図面に基づいて説
明する。図１は、この発明の実施の形態１である半導体
装置の平面図、図２は、図１の半導体装置の側面図、図
３は、図１の他の半導体装置の側面図、図４は、図１に
おける基板の平面図、図５は、図１の要部拡大平面図、
図６は、図５のVI-VI方向に見た断面図である。なお、
各図中、同一符号は従来例におけるものと同一又は同等
のものを示す。以下、同じ。
一実施の形態の半導体装置について、図面に基づいて説
明する。図１は、この発明の実施の形態１である半導体
装置の平面図、図２は、図１の半導体装置の側面図、図
３は、図１の他の半導体装置の側面図、図４は、図１に
おける基板の平面図、図５は、図１の要部拡大平面図、
図６は、図５のVI-VI方向に見た断面図である。なお、
各図中、同一符号は従来例におけるものと同一又は同等
のものを示す。以下、同じ。
【００２２】図１〜図６から明らかのように、本実施の
形態１におけるＩＣパッケージ１７は、集積回路が形成
された半導体チップ（いずれも図示せず）を含むパッケ
ージ本体１８の裏面に表面を露出して形成された複数の
銅箔などからなる外部電極１９を備えたものであり、例
えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッ
ケージのように、パッケージ裏面に金属ボールを格子状
に配設して外部端子としたものの上記金属ボールを取り
外して、もともと上記金属ボールがパッケージ裏面で取
り付けられていたランドを露出した、いわゆるＬＧＡ
（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージであ
り、パッケージ本体１８の裏面にランドを露出させた外
部電極１９を有するＩＣパッケージであればよく、ＢＧ
Ａ，ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）
の他、例えば、米国特許第５，３８４，６８９号公報記
載のＢＯＣ（Ｂｏａｒｄ Ｏｎ Ｃｈｉｐ）パッケージ
や特開平１０−３３５５６６号公報記載のＳＯＮ（Ｓｍ
ａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎｌｅａｄｅｄ Ｐａｃ
ｋａｇｅ）パッケージなどであってもよい。即ち、ＩＣ
パッケージ１７は、パッケージ本体１８と外部電極１９
とを備えて構成されたものであり、実装したときの全体
の厚み寸法を小さくして薄型の半導体装置を構成するた
め、外部電極１９の実装面からパッケージ本体１８の上
面までの厚み寸法ができるだけ小さいものが好ましく、
例えば、ＢＯＣパッケージ等が望ましい。
形態１におけるＩＣパッケージ１７は、集積回路が形成
された半導体チップ（いずれも図示せず）を含むパッケ
ージ本体１８の裏面に表面を露出して形成された複数の
銅箔などからなる外部電極１９を備えたものであり、例
えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッ
ケージのように、パッケージ裏面に金属ボールを格子状
に配設して外部端子としたものの上記金属ボールを取り
外して、もともと上記金属ボールがパッケージ裏面で取
り付けられていたランドを露出した、いわゆるＬＧＡ
（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージであ
り、パッケージ本体１８の裏面にランドを露出させた外
部電極１９を有するＩＣパッケージであればよく、ＢＧ
Ａ，ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）
の他、例えば、米国特許第５，３８４，６８９号公報記
載のＢＯＣ（Ｂｏａｒｄ Ｏｎ Ｃｈｉｐ）パッケージ
や特開平１０−３３５５６６号公報記載のＳＯＮ（Ｓｍ
ａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎｌｅａｄｅｄ Ｐａｃ
ｋａｇｅ）パッケージなどであってもよい。即ち、ＩＣ
パッケージ１７は、パッケージ本体１８と外部電極１９
とを備えて構成されたものであり、実装したときの全体
の厚み寸法を小さくして薄型の半導体装置を構成するた
め、外部電極１９の実装面からパッケージ本体１８の上
面までの厚み寸法ができるだけ小さいものが好ましく、
例えば、ＢＯＣパッケージ等が望ましい。
【００２３】そして、本実施の形態１の半導体装置３４
は、図２に構成を示すように、上記ＩＣパッケージ１７
を接合するための実装用ランド１３（１３ａ，１３ｂか
らなる）、外部接続用ランド１４（１４ａ，１４ｂから
なる）、実装用ランド１３と外部接続用ランド１４とを
電気的に接続した配線１５（１５ａ，１５ｂからなる）
が上下面に形成された基板１１の、上記実装用ランド１
３にＩＣパッケージ１７の外部電極１９を接合し、基板
１１の一方の面側（図２では下面側）の外部接続用ラン
ド１４に半田バンプ１６を取り付けて構成したものであ
る。また、半導体装置３４は、図３に示す他の構成のよ
うに、ＩＣパッケージ１７を必要に応じて基板１１の一
方の面（図３では上面側）にのみ設けるものでもよい。
は、図２に構成を示すように、上記ＩＣパッケージ１７
を接合するための実装用ランド１３（１３ａ，１３ｂか
らなる）、外部接続用ランド１４（１４ａ，１４ｂから
なる）、実装用ランド１３と外部接続用ランド１４とを
電気的に接続した配線１５（１５ａ，１５ｂからなる）
が上下面に形成された基板１１の、上記実装用ランド１
３にＩＣパッケージ１７の外部電極１９を接合し、基板
１１の一方の面側（図２では下面側）の外部接続用ラン
ド１４に半田バンプ１６を取り付けて構成したものであ
る。また、半導体装置３４は、図３に示す他の構成のよ
うに、ＩＣパッケージ１７を必要に応じて基板１１の一
方の面（図３では上面側）にのみ設けるものでもよい。
【００２４】基板１１はガラスエポキシ材からなる板材
であり、図４に示すように、その上下面には実装される
ＩＣパッケージ１７に設けられた外部電極１９に対応し
て等ピッチで４列配置された実装用ランド１３（外側の
第２群の実装用ランド１３ａ及び内側の第１群の実装用
ランド１３ｂよりなる）、実装されるＩＣパッケージ１
７の外側左右に実装用ランド１３の列に平行に等ピッチ
で各２列ずつ千鳥状に配置された外部接続用ランド１４
（外側の第２群の外部接続用ランド１４ａ及び内側の第
１群の外部接続用ランド１４ｂよりなる）、実装用ラン
ド１３と外部接続用ランド１４とを電気的に接続する平
行して等ピッチで配置された配線１５（実装用ランド１
３ａと外部接続用ランド１４ａとを接続する配線１５ａ
及び実装用ランド１３ｂと外部接続用ランド１４ｂとを
接続する配線１５ｂよりなる）が形成されている。詳し
くは、図５に示すように、ピッチＰ2 で平行配列された
外部接続用ランド１４ａ及び１４ｂが、各列の隣接する
もの同士のピッチを外部接続用ランド１４ａ及び１４ｂ
の配列に直交方向に相互に平行配設された隣接する配線
１５ａ，１５ｂ相互のピッチＰ1 の２倍として千鳥状に
配置されている。
であり、図４に示すように、その上下面には実装される
ＩＣパッケージ１７に設けられた外部電極１９に対応し
て等ピッチで４列配置された実装用ランド１３（外側の
第２群の実装用ランド１３ａ及び内側の第１群の実装用
ランド１３ｂよりなる）、実装されるＩＣパッケージ１
７の外側左右に実装用ランド１３の列に平行に等ピッチ
で各２列ずつ千鳥状に配置された外部接続用ランド１４
（外側の第２群の外部接続用ランド１４ａ及び内側の第
１群の外部接続用ランド１４ｂよりなる）、実装用ラン
ド１３と外部接続用ランド１４とを電気的に接続する平
行して等ピッチで配置された配線１５（実装用ランド１
３ａと外部接続用ランド１４ａとを接続する配線１５ａ
及び実装用ランド１３ｂと外部接続用ランド１４ｂとを
接続する配線１５ｂよりなる）が形成されている。詳し
くは、図５に示すように、ピッチＰ2 で平行配列された
外部接続用ランド１４ａ及び１４ｂが、各列の隣接する
もの同士のピッチを外部接続用ランド１４ａ及び１４ｂ
の配列に直交方向に相互に平行配設された隣接する配線
１５ａ，１５ｂ相互のピッチＰ1 の２倍として千鳥状に
配置されている。
【００２５】なお、図４において、１２は、実装される
ＩＣパッケージ１７の裏面の中央部分に対応して基板１
１に開口された貫通穴であり、各構成部材の熱膨張係数
差によって生じる熱ひずみを逃がすためと、実装される
ＩＣパッケージ１７の種類により底部が出っ張る場合
（例えば、ＢＯＣパッケージを用いて半導体チップの中
央部表面の電極と外部電極１９とのワイヤボンディング
部が樹脂ポッティングされて外部電極１９の接合面から
突出しているもの（いずれも図示せず））の突出部を受
け入れて基板１１の上面との接触を避けるためとで、選
択的に設けられるものである。
ＩＣパッケージ１７の裏面の中央部分に対応して基板１
１に開口された貫通穴であり、各構成部材の熱膨張係数
差によって生じる熱ひずみを逃がすためと、実装される
ＩＣパッケージ１７の種類により底部が出っ張る場合
（例えば、ＢＯＣパッケージを用いて半導体チップの中
央部表面の電極と外部電極１９とのワイヤボンディング
部が樹脂ポッティングされて外部電極１９の接合面から
突出しているもの（いずれも図示せず））の突出部を受
け入れて基板１１の上面との接触を避けるためとで、選
択的に設けられるものである。
【００２６】なお、図５に示すように、ピッチＰ2 で平
行配列された各列の外部接続用ランド１４ａ又は１４ｂ
の各ランド間のピッチを配線１５ａ，１５ｂ相互間のピ
ッチＰ1 の２倍として千鳥状に配置する構成において
は、ピッチＰ2 を適当な値に選び、例えば、Ｐ2 ＝Ｐ1
とすれば外部接続用ランド１４ａ，１４ｂの中心間の距
離はＰ1 の１．４１倍となり、Ｐ2 ＝１．７３×Ｐ1 と
すれば同じくＰ1 の２倍となる。即ち、多ピン・狭ピッ
チでパッケージ本体１８の下面に露出した外部電極１９
を有する小型のＩＣパッケージ１７を用いて半導体装置
３４を構成する場合は、ピッチＰ2 を適当な値に選ぶこ
とにより、実装面積が増えるのを抑えながら、製造し易
く十分な機械的強度が得られ、半田バンプ１６の直径寸
法及び半田バンプ１６相互間の短絡を生じない所要の隙
間を確保することができて、半田バンプ１６の接合部に
おける熱疲労或いは熱変形等による破断や半田バンプ１
６同士の短絡を生じることのない小型の半導体装置を得
ることができる。また、半田バンプ１６の直径寸法を外
部電極１９のリードピッチ寸法に拘りなく選べるので、
標準化が可能となる。また、半田バンプ１６の接合部に
おける破断防止ができるので、半導体モジュール構成時
のパッケージ本体１８とマザーボードとの接着工程の追
加をなくすることができる。
行配列された各列の外部接続用ランド１４ａ又は１４ｂ
の各ランド間のピッチを配線１５ａ，１５ｂ相互間のピ
ッチＰ1 の２倍として千鳥状に配置する構成において
は、ピッチＰ2 を適当な値に選び、例えば、Ｐ2 ＝Ｐ1
とすれば外部接続用ランド１４ａ，１４ｂの中心間の距
離はＰ1 の１．４１倍となり、Ｐ2 ＝１．７３×Ｐ1 と
すれば同じくＰ1 の２倍となる。即ち、多ピン・狭ピッ
チでパッケージ本体１８の下面に露出した外部電極１９
を有する小型のＩＣパッケージ１７を用いて半導体装置
３４を構成する場合は、ピッチＰ2 を適当な値に選ぶこ
とにより、実装面積が増えるのを抑えながら、製造し易
く十分な機械的強度が得られ、半田バンプ１６の直径寸
法及び半田バンプ１６相互間の短絡を生じない所要の隙
間を確保することができて、半田バンプ１６の接合部に
おける熱疲労或いは熱変形等による破断や半田バンプ１
６同士の短絡を生じることのない小型の半導体装置を得
ることができる。また、半田バンプ１６の直径寸法を外
部電極１９のリードピッチ寸法に拘りなく選べるので、
標準化が可能となる。また、半田バンプ１６の接合部に
おける破断防止ができるので、半導体モジュール構成時
のパッケージ本体１８とマザーボードとの接着工程の追
加をなくすることができる。
【００２７】次に、上記半導体装置３４の要部の詳細な
構成を図６に基づき説明する。図示のように、基板１１
の上下面には銅箔をパターニングして外部接続用ランド
１４（１４ａ及び１４ｂ）及び配線１５（１５ａ及び１
５ｂ）が形成される。そして、基板１１の上下面に対向
して設けられたスルーホールランド１０ｂには、基板１
１とスルーホールランド１０ｂを貫通するスルーホール
１０ａが穿孔されて、上記上下面の対応する配線１５
（１５ａ又は１５ｂ）同士が、スルーホール１０ａの内
壁表面に金、銀、銅、パラジューム、半田等のメッキで
形成された導電部材９を介して電気的に接続されてい
る。１０はスルーホール１０ａとスルーホールランド１
０ｂを含むスルーホール形成部である。そして、搭載さ
れたＩＣパッケージ１７の外部電極１９と実装用ランド
１３とが半田などからなる接合材２２により接合され、
基板１１の一方の面側（図６では下面側）の外部接続用
ランド１４ａに半田バンプ１６が取り付けられる。な
お、基板１１の上面と下面には、スルーホール１０ａ、
実装用ランド１３、外部接続用ランド１４が形成されて
いる部分を除いて、全面に液体状の絶縁性樹脂であるソ
ルダーレジスト８が塗布され、基板１１の表面の絶縁が
されている。
構成を図６に基づき説明する。図示のように、基板１１
の上下面には銅箔をパターニングして外部接続用ランド
１４（１４ａ及び１４ｂ）及び配線１５（１５ａ及び１
５ｂ）が形成される。そして、基板１１の上下面に対向
して設けられたスルーホールランド１０ｂには、基板１
１とスルーホールランド１０ｂを貫通するスルーホール
１０ａが穿孔されて、上記上下面の対応する配線１５
（１５ａ又は１５ｂ）同士が、スルーホール１０ａの内
壁表面に金、銀、銅、パラジューム、半田等のメッキで
形成された導電部材９を介して電気的に接続されてい
る。１０はスルーホール１０ａとスルーホールランド１
０ｂを含むスルーホール形成部である。そして、搭載さ
れたＩＣパッケージ１７の外部電極１９と実装用ランド
１３とが半田などからなる接合材２２により接合され、
基板１１の一方の面側（図６では下面側）の外部接続用
ランド１４ａに半田バンプ１６が取り付けられる。な
お、基板１１の上面と下面には、スルーホール１０ａ、
実装用ランド１３、外部接続用ランド１４が形成されて
いる部分を除いて、全面に液体状の絶縁性樹脂であるソ
ルダーレジスト８が塗布され、基板１１の表面の絶縁が
されている。
【００２８】半導体装置３４の形成手順は次のとおりで
ある。まず、基板１１の上面側の実装用ランド１３に図
示されない半田印刷マスクを用いて接合材２２を塗布す
る。次いで、必要に応じてパッケージ本体１８を基板１
１の開口部１２に配置し、ＩＣバッケージ１７の外部電
極１９を対応するＩＣパッケージ実装用ランド１３に位
置決めして接合材２２上に載置し、リフローの手法で外
部電極１９を実装用ランド１３に半田付けする。その
後、基板１１を裏返し、基板１１の下面側にも同様にし
てＩＣバッケージ１７を半田付けすると共に、外部接続
用ランド１４ａに半田バンプ１６を半田付けして半導体
装置２４が完成する。なお、上記半導体装置３４を半導
体モジュール以外の用途に用いる場合は、半田バンプ１
６を外部接続用ランド１４に接続する工程は不要とな
る。
ある。まず、基板１１の上面側の実装用ランド１３に図
示されない半田印刷マスクを用いて接合材２２を塗布す
る。次いで、必要に応じてパッケージ本体１８を基板１
１の開口部１２に配置し、ＩＣバッケージ１７の外部電
極１９を対応するＩＣパッケージ実装用ランド１３に位
置決めして接合材２２上に載置し、リフローの手法で外
部電極１９を実装用ランド１３に半田付けする。その
後、基板１１を裏返し、基板１１の下面側にも同様にし
てＩＣバッケージ１７を半田付けすると共に、外部接続
用ランド１４ａに半田バンプ１６を半田付けして半導体
装置２４が完成する。なお、上記半導体装置３４を半導
体モジュール以外の用途に用いる場合は、半田バンプ１
６を外部接続用ランド１４に接続する工程は不要とな
る。
【００２９】実施の形態２．以下、この発明の実施の形
態２である半導体モジュールについて、図面に基づいて
説明する。図７は、図１，図２に示した半導体装置をマ
ザーボードに取り付けた半導体モジュールの平面図、図
８は、図７の半導体モジュールの側面図、図９は、図７
の他の半導体モジュールの側面図である。
態２である半導体モジュールについて、図面に基づいて
説明する。図７は、図１，図２に示した半導体装置をマ
ザーボードに取り付けた半導体モジュールの平面図、図
８は、図７の半導体モジュールの側面図、図９は、図７
の他の半導体モジュールの側面図である。
【００３０】図７，図８に示すように、この半導体モジ
ュール３５においては、マザーボード２０の上下面に半
導体装置３４の基板１１に設けられた外部接続用ランド
１４（１４ａ，１４ｂ）に対応する接続用のランド２１
が設けられ、半田バンプ１６を介して接合されて半導体
装置３４と電気的に接続されると共に、機械的にもマザ
ーボード２０に固定されている。そして、マザーボード
２０の上下面に形成された図示されていない配線により
外部端子３６に接続されている。３７はＩＣ、３８は受
動素子であり、同様にマザーボード２０の上下面に実装
されている。以上のように、半導体装置３４、マザーボ
ード２０、ランド２１、外部端子３６、ＩＣ３７及び受
動素子３８を含んで半導体モジュール３５が構成されて
いる。
ュール３５においては、マザーボード２０の上下面に半
導体装置３４の基板１１に設けられた外部接続用ランド
１４（１４ａ，１４ｂ）に対応する接続用のランド２１
が設けられ、半田バンプ１６を介して接合されて半導体
装置３４と電気的に接続されると共に、機械的にもマザ
ーボード２０に固定されている。そして、マザーボード
２０の上下面に形成された図示されていない配線により
外部端子３６に接続されている。３７はＩＣ、３８は受
動素子であり、同様にマザーボード２０の上下面に実装
されている。以上のように、半導体装置３４、マザーボ
ード２０、ランド２１、外部端子３６、ＩＣ３７及び受
動素子３８を含んで半導体モジュール３５が構成されて
いる。
【００３１】ここで、図８の半導体モジュール３５は、
半田バンプ１６が接合される外部接続用ランド１４及び
ランド２１の直径寸法を同じに形成して相互間を接合し
ているのが特徴であり、このときに供給する半田ペース
トの体積は、半田バンプ１６の体積を基準に接合部の形
状が円柱状になる量を供給する。このようにすることに
より、半田バンプ１６の接合部領域の熱疲労強度を接合
部の断面積を一定とすることができるので、半導体モジ
ュール３５を構成する接合部の局部的な弱い部分がなく
なり、熱疲労寿命を延ばすことができる。なお、半田バ
ンプ１６の形状は図９に示す他の半導体モジュールのよ
うに鼓状に形成してもよいが、熱疲労強度を向上する点
から、半田バンプ１６の形状は鼓状とするよりも円柱状
に構成する方が望ましい。
半田バンプ１６が接合される外部接続用ランド１４及び
ランド２１の直径寸法を同じに形成して相互間を接合し
ているのが特徴であり、このときに供給する半田ペース
トの体積は、半田バンプ１６の体積を基準に接合部の形
状が円柱状になる量を供給する。このようにすることに
より、半田バンプ１６の接合部領域の熱疲労強度を接合
部の断面積を一定とすることができるので、半導体モジ
ュール３５を構成する接合部の局部的な弱い部分がなく
なり、熱疲労寿命を延ばすことができる。なお、半田バ
ンプ１６の形状は図９に示す他の半導体モジュールのよ
うに鼓状に形成してもよいが、熱疲労強度を向上する点
から、半田バンプ１６の形状は鼓状とするよりも円柱状
に構成する方が望ましい。
【００３２】この半導体モジュール３５の形成手順は次
のとおりである。即ち、まずマザーボード２０の上面側
のランド２１に、半田印刷マスク法、ディスペンサ法、
転写法等を用いてフラックス或いは半田ペースト等を半
田バンプ１６の体積の１／６の体積を基準にして供給
し、この供給された箇所に半導体装置３４の半田バンプ
１６を載置し、リフローの手法で半田バンプ１６をラン
ド２１に半田付けする。その後、マザーボード２０を裏
返し、下面側にも同様にして半導体装置３４を取り付け
て半導体モジュール３５が完成する。以上のように構成
した半導体モジュール３５を透視して平面配置を見る
と、マザーボード２０の上面に第１の半導体装置３４の
左右の第１群の外部接続用ランド１４ｂが接合された位
置直下のマザーボード２０の下面には第２の半導体装置
３４の第１群の外部接続用ランド１４ｂが平面配置が重
ならないように交互に配置されて接合され、上下の半導
体装置３４の各第２群の外部接続用ランド１４ａについ
ても同様に配置されて接合されている。
のとおりである。即ち、まずマザーボード２０の上面側
のランド２１に、半田印刷マスク法、ディスペンサ法、
転写法等を用いてフラックス或いは半田ペースト等を半
田バンプ１６の体積の１／６の体積を基準にして供給
し、この供給された箇所に半導体装置３４の半田バンプ
１６を載置し、リフローの手法で半田バンプ１６をラン
ド２１に半田付けする。その後、マザーボード２０を裏
返し、下面側にも同様にして半導体装置３４を取り付け
て半導体モジュール３５が完成する。以上のように構成
した半導体モジュール３５を透視して平面配置を見る
と、マザーボード２０の上面に第１の半導体装置３４の
左右の第１群の外部接続用ランド１４ｂが接合された位
置直下のマザーボード２０の下面には第２の半導体装置
３４の第１群の外部接続用ランド１４ｂが平面配置が重
ならないように交互に配置されて接合され、上下の半導
体装置３４の各第２群の外部接続用ランド１４ａについ
ても同様に配置されて接合されている。
【００３３】これは、基板１１における外部接続用ラン
ド１４ａ，１４ｂが図１に示すような配置となってお
り、これを用いて構成した半導体装置３４をマザーボー
ド２０の上下面に実装して半導体モジュール３５を構成
したからである。このように、マザーボード２０の上下
面に実装される半導体装置３４のすべての外部接続用ラ
ンド１４ａ，１４ｂがマザーボード２０の上面側と下面
側とで平面的に見て重なることなく横方向にずらして配
置されることにより、半導体モジュール３５としての等
価的縦弾性係数が小さくなり、熱疲労或いは熱変形等に
よる半田バンプ１６の接合部における応力が緩和され、
破断を効果的に抑制できる。なお、下面側に取り付ける
半導体装置３４は、リフローする際には支持しておくこ
とが好ましい。
ド１４ａ，１４ｂが図１に示すような配置となってお
り、これを用いて構成した半導体装置３４をマザーボー
ド２０の上下面に実装して半導体モジュール３５を構成
したからである。このように、マザーボード２０の上下
面に実装される半導体装置３４のすべての外部接続用ラ
ンド１４ａ，１４ｂがマザーボード２０の上面側と下面
側とで平面的に見て重なることなく横方向にずらして配
置されることにより、半導体モジュール３５としての等
価的縦弾性係数が小さくなり、熱疲労或いは熱変形等に
よる半田バンプ１６の接合部における応力が緩和され、
破断を効果的に抑制できる。なお、下面側に取り付ける
半導体装置３４は、リフローする際には支持しておくこ
とが好ましい。
【００３４】実施の形態３．以下、この発明の実施の形
態３である半導体モジュールについて、図面に基づいて
説明する。図１０は、図７でＢＯＣパッケージを用いた
半導体モジュールのX-X 方向に見た拡大断面図、図１１
は、図７でＢＯＣパッケージを用いた他の半導体モジュ
ールのX-X 方向に見た拡大断面図である。
態３である半導体モジュールについて、図面に基づいて
説明する。図１０は、図７でＢＯＣパッケージを用いた
半導体モジュールのX-X 方向に見た拡大断面図、図１１
は、図７でＢＯＣパッケージを用いた他の半導体モジュ
ールのX-X 方向に見た拡大断面図である。
【００３５】ＢＯＣパッケージ４０は、例えば、米国特
許第５，３８４，６８９号公報記載のように、半導体チ
ップの中央部表面の電極（いずれも図示せず）と外部電
極１９とをワイヤボンディングにより接続し樹脂ポッテ
ィングしたものであり、外部電極１９の接合面からポッ
ティング樹脂部１８ａが突出している。半導体装置４４
は、このＢＯＣパッケージ４０を基板１１の上下面に実
施の形態１におけると同様にして実装することにより構
成される。この場合、ポッティング樹脂部１８ａは基板
１１の貫通穴１２内にを受け入れられて基板１１の上面
との接触が避けられる。
許第５，３８４，６８９号公報記載のように、半導体チ
ップの中央部表面の電極（いずれも図示せず）と外部電
極１９とをワイヤボンディングにより接続し樹脂ポッテ
ィングしたものであり、外部電極１９の接合面からポッ
ティング樹脂部１８ａが突出している。半導体装置４４
は、このＢＯＣパッケージ４０を基板１１の上下面に実
施の形態１におけると同様にして実装することにより構
成される。この場合、ポッティング樹脂部１８ａは基板
１１の貫通穴１２内にを受け入れられて基板１１の上面
との接触が避けられる。
【００３６】半導体モジュール４５は、構成の一例を図
１０に示すように、半導体装置４４の基板１１に設けら
れた外部接続用ランド１４ａ，１４ｂを半田バンプ１６
を介してマザーボード２０の上下面に設けられたランド
２１に接続して構成する。この場合、上面側の外部接続
用ランド１４ａ，１４ｂがマザーボード２０のランド２
１に接続される位置（図１０の上側）と、下面側の外部
接続用ランド１４ａ，１４ｂがマザーボード２０のラン
ド２１に接続される位置（図１０の下側）とを横方向に
ずらしている点が特徴である。
１０に示すように、半導体装置４４の基板１１に設けら
れた外部接続用ランド１４ａ，１４ｂを半田バンプ１６
を介してマザーボード２０の上下面に設けられたランド
２１に接続して構成する。この場合、上面側の外部接続
用ランド１４ａ，１４ｂがマザーボード２０のランド２
１に接続される位置（図１０の上側）と、下面側の外部
接続用ランド１４ａ，１４ｂがマザーボード２０のラン
ド２１に接続される位置（図１０の下側）とを横方向に
ずらしている点が特徴である。
【００３７】以上のように構成した半導体モジュール４
５は、リフローの手法で半導体装置４４をマザーボード
２０に固定すると、マザーボード２０の上面の半導体装
置４４の一方側（図１０の左側）の第１群の外部接続用
ランド１４ｂが接合され、同じ側のマザーボード２０の
下面には他の半導体装置４４の一方側の第２群の外部接
続用ランド１４ａが接合され、半導体装置４４の他方側
（図１０の右側）のマザーボード２０の上下の外部接続
用ランド１４ａ，１４ｂについても同様の関係に上面側
と下面側とで横方向にずらして配置・接合されている。
このように、マザーボード２０の上下面に実装される半
導体装置４４のすべての外部接続用ランド１４ａ，１４
ｂがマザーボード２０の上面側と下面側とで重なること
なく横方向にずらして配置されることにより、半導体モ
ジュール４５としての等価的縦弾性係数が小さくなり、
熱疲労或いは熱変形等による半田バンプ１６の接合部に
おける応力が緩和され、破断を効果的に抑止できる。
５は、リフローの手法で半導体装置４４をマザーボード
２０に固定すると、マザーボード２０の上面の半導体装
置４４の一方側（図１０の左側）の第１群の外部接続用
ランド１４ｂが接合され、同じ側のマザーボード２０の
下面には他の半導体装置４４の一方側の第２群の外部接
続用ランド１４ａが接合され、半導体装置４４の他方側
（図１０の右側）のマザーボード２０の上下の外部接続
用ランド１４ａ，１４ｂについても同様の関係に上面側
と下面側とで横方向にずらして配置・接合されている。
このように、マザーボード２０の上下面に実装される半
導体装置４４のすべての外部接続用ランド１４ａ，１４
ｂがマザーボード２０の上面側と下面側とで重なること
なく横方向にずらして配置されることにより、半導体モ
ジュール４５としての等価的縦弾性係数が小さくなり、
熱疲労或いは熱変形等による半田バンプ１６の接合部に
おける応力が緩和され、破断を効果的に抑止できる。
【００３８】なお、図１１の構成は、半導体装置４４を
マザーボード２０の上下に同様にして２段に積み重ねて
実装したものであり、それぞれの外部接続用ランド１４
ａ，１４ｂの接続位置は同様に横方向にずらしてあり、
図１０におけると同様の効果がある。また、半導体装置
４４は、必要に応じてマザーボード２０の上面側のみに
実装してもよく、この場合はマザーボード２０の下面側
に半導体装置４４が実装されない分だけ加工工数も少な
く、より安価な半導体モジュールが得られる。
マザーボード２０の上下に同様にして２段に積み重ねて
実装したものであり、それぞれの外部接続用ランド１４
ａ，１４ｂの接続位置は同様に横方向にずらしてあり、
図１０におけると同様の効果がある。また、半導体装置
４４は、必要に応じてマザーボード２０の上面側のみに
実装してもよく、この場合はマザーボード２０の下面側
に半導体装置４４が実装されない分だけ加工工数も少な
く、より安価な半導体モジュールが得られる。
【００３９】実施の形態４．図１２は、この発明の実施
の形態４である半導体装置の平面図である。なお、図１
２の側面図は図２と同様である。図１２において、半導
体装置５４は、実施の形態１におけると同様、その基板
１１の上下面に第１群の外部接続用端子である外部接続
用ランド１４ｂ、及び第２群の外部接続用端子である外
部接続用ランド１４ａが千鳥状に配置されているが、更
に、外部接続用ランド１４ａ，１４ｂの各配列の両端の
延長線上に、パッケージ本体１８の外部電極１９に接続
されない外部接続用ダミーランド３０ａ、３０ｂが設け
られている点が特徴である。
の形態４である半導体装置の平面図である。なお、図１
２の側面図は図２と同様である。図１２において、半導
体装置５４は、実施の形態１におけると同様、その基板
１１の上下面に第１群の外部接続用端子である外部接続
用ランド１４ｂ、及び第２群の外部接続用端子である外
部接続用ランド１４ａが千鳥状に配置されているが、更
に、外部接続用ランド１４ａ，１４ｂの各配列の両端の
延長線上に、パッケージ本体１８の外部電極１９に接続
されない外部接続用ダミーランド３０ａ、３０ｂが設け
られている点が特徴である。
【００４０】このような構成の半導体装置５４によれ
ば、半導体モジュールを構成するときに、半導体装置５
４がマザーボード２０に半田バンプ１６（いずれも図示
せず）で固定される距離が一番長い外端位置に外部接続
用ダミーランド３０ａ、３０ｂが配置されているので、
実施の形態１では、半田バンプ１６で固定される距離が
一番長い両端に位置する外部接続用ランド１４ａ，１４
ｂにおける半田接合部に最も大きい熱変形力が生じてい
たのを、外部接続用ダミーランド３０ａ、３０ｂに負担
させることとなり、両端の外部接続用ランド１４ａ，１
４ｂにおける半田接合部の破断を効果的に防止すること
ができる。
ば、半導体モジュールを構成するときに、半導体装置５
４がマザーボード２０に半田バンプ１６（いずれも図示
せず）で固定される距離が一番長い外端位置に外部接続
用ダミーランド３０ａ、３０ｂが配置されているので、
実施の形態１では、半田バンプ１６で固定される距離が
一番長い両端に位置する外部接続用ランド１４ａ，１４
ｂにおける半田接合部に最も大きい熱変形力が生じてい
たのを、外部接続用ダミーランド３０ａ、３０ｂに負担
させることとなり、両端の外部接続用ランド１４ａ，１
４ｂにおける半田接合部の破断を効果的に防止すること
ができる。
【００４１】上記半導体装置５４を用いた半導体モジュ
ール（図示せず）は、実施の形態２におけると同様、基
板１１の外部接続用ランド１４ａ，１４ｂ及び外部接続
用ダミーランド３０ａ、３０ｂに接合された半田バンプ
１６とマザーボード２０のランド２１とを接合して半導
体装置５４を電気的に接続すると共に、機械的にも固定
する。この場合において、半田バンプ１６が接合される
外部接続用ランド１４ａ，１４ｂ、外部接続用ダミーラ
ンド子３０ａ、３０ｂ及びランド２１の直径寸法を同一
として接合面積を同じにすることにより、半導体モジュ
ール３５を構成する接合部の局部的な弱い部分をなくし
て熱疲労寿命を延ばすことができる。また、上記半導体
装置５４を用いた半導体モジュールは、基板１１の外部
接続用ランド１４ａ，１４ｂ及び外部接続用ダミーラン
ド３０ａ、３０ｂに接合された半田バンプ１６とマザー
ボード２０のランド２１とを接合し、実施の形態３にお
けると同様、上面側の外部接続用ランド１４ａ，１４ｂ
及び外部接続用ダミーランド３０ａ、３０ｂがマザーボ
ード２０のランド２１に接続される位置と、下面側の外
部接続用ランド１４ａ，１４ｂ及び外部接続用ダミーラ
ンド３０ａ、３０ｂがマザーボード２０のランド２１に
接続される位置とを横方向にずらして構成させてもよ
く、実施の形態３におけると同様の効果を奏する。な
お、この場合においても、半田バンプ１６が接合される
外部接続用ランド１４ａ，１４ｂ、外部接続用ダミーラ
ンド子３０ａ、３０ｂ及びランド２１の直径寸法を同一
としてもよく、上記と同様の効果を奏する。
ール（図示せず）は、実施の形態２におけると同様、基
板１１の外部接続用ランド１４ａ，１４ｂ及び外部接続
用ダミーランド３０ａ、３０ｂに接合された半田バンプ
１６とマザーボード２０のランド２１とを接合して半導
体装置５４を電気的に接続すると共に、機械的にも固定
する。この場合において、半田バンプ１６が接合される
外部接続用ランド１４ａ，１４ｂ、外部接続用ダミーラ
ンド子３０ａ、３０ｂ及びランド２１の直径寸法を同一
として接合面積を同じにすることにより、半導体モジュ
ール３５を構成する接合部の局部的な弱い部分をなくし
て熱疲労寿命を延ばすことができる。また、上記半導体
装置５４を用いた半導体モジュールは、基板１１の外部
接続用ランド１４ａ，１４ｂ及び外部接続用ダミーラン
ド３０ａ、３０ｂに接合された半田バンプ１６とマザー
ボード２０のランド２１とを接合し、実施の形態３にお
けると同様、上面側の外部接続用ランド１４ａ，１４ｂ
及び外部接続用ダミーランド３０ａ、３０ｂがマザーボ
ード２０のランド２１に接続される位置と、下面側の外
部接続用ランド１４ａ，１４ｂ及び外部接続用ダミーラ
ンド３０ａ、３０ｂがマザーボード２０のランド２１に
接続される位置とを横方向にずらして構成させてもよ
く、実施の形態３におけると同様の効果を奏する。な
お、この場合においても、半田バンプ１６が接合される
外部接続用ランド１４ａ，１４ｂ、外部接続用ダミーラ
ンド子３０ａ、３０ｂ及びランド２１の直径寸法を同一
としてもよく、上記と同様の効果を奏する。
【００４２】
【発明の効果】この発明は、以上のように構成したの
で、以下に示す効果を奏する。基板に実装用ランドと外
部接続用の半田バンプに接続されＩＣパッケージが実装
される領域の外側に設けられた外部接続用ランド及び上
記実装用ランドと外部接続用ランド間を接続する配線を
設け、パッケージ本体の裏面に露出された外部電極を有
するＩＣパッケージの外部電極を上記実装用ランドに接
合して半導体装置を構成し、また、この半導体装置を実
装して半導体モジュールを構成したので、薄型の半導体
装置及び半導体モジュールが得られる。また、ＩＣパッ
ケージをＢＯＣパッケージとし、基板に実装したとき裏
面に突出するポッティング樹脂部の侵入を受け入れる貫
通穴を基板に設けて半導体装置を構成したので、更に薄
型の半導体装置及び半導体モジュールが得られる。ま
た、外部接続用ランドを、パッケージ本体の両側に配線
ピッチの２倍ピッチで配列された第１群の外部接続用ラ
ンドと、この第１群の外部接続用ランドの外側に配線ピ
ッチの２倍ピッチで配列された第２群の外部接続用ラン
ドとで構成し、この第１群及び第２群の外部接続用ラン
ドの各ランドの列方向の配設位置を相互にずらしたの
で、外部接続用の半田バンプの直径及び半田バンプ間隔
の寸法をＩＣパッケージの外部電極ピッチに拘りなく適
正に選定できるので、半田バンプ間の短絡を生じず、ま
た、半田バンプの接合部における熱疲労或いは熱変形等
による破断を生じず、かつ、実装面積の小さい半導体装
置及び半導体モジュールが得られる。
で、以下に示す効果を奏する。基板に実装用ランドと外
部接続用の半田バンプに接続されＩＣパッケージが実装
される領域の外側に設けられた外部接続用ランド及び上
記実装用ランドと外部接続用ランド間を接続する配線を
設け、パッケージ本体の裏面に露出された外部電極を有
するＩＣパッケージの外部電極を上記実装用ランドに接
合して半導体装置を構成し、また、この半導体装置を実
装して半導体モジュールを構成したので、薄型の半導体
装置及び半導体モジュールが得られる。また、ＩＣパッ
ケージをＢＯＣパッケージとし、基板に実装したとき裏
面に突出するポッティング樹脂部の侵入を受け入れる貫
通穴を基板に設けて半導体装置を構成したので、更に薄
型の半導体装置及び半導体モジュールが得られる。ま
た、外部接続用ランドを、パッケージ本体の両側に配線
ピッチの２倍ピッチで配列された第１群の外部接続用ラ
ンドと、この第１群の外部接続用ランドの外側に配線ピ
ッチの２倍ピッチで配列された第２群の外部接続用ラン
ドとで構成し、この第１群及び第２群の外部接続用ラン
ドの各ランドの列方向の配設位置を相互にずらしたの
で、外部接続用の半田バンプの直径及び半田バンプ間隔
の寸法をＩＣパッケージの外部電極ピッチに拘りなく適
正に選定できるので、半田バンプ間の短絡を生じず、ま
た、半田バンプの接合部における熱疲労或いは熱変形等
による破断を生じず、かつ、実装面積の小さい半導体装
置及び半導体モジュールが得られる。
【００４３】また、基板の上面及び下面に設けられた第
１群及び第２群の外部接続用ランド列の各列端の外側
に、ＩＣパッケージの外部電極と接続されない外部接続
用ダミーランドを設けて半田バンプが接合された外部接
続用ランドと同じ面に設けられた外部接続用ダミーラン
ドに半田バンプを設ける構成としたので、外部接続用ラ
ンド列の両端のランドの半田接合部における破断を効果
的に防止できる半導体装置及び半導体モジュールが得ら
れる。また、半田バンプが接合された外部接続用ラン
ド、外部接続用ダミーランド及びランドの直径寸法を同
一寸法としたので、接合部における局部的な弱い部分が
なくなり、半導体モジュールの熱疲労寿命を延ばすこと
ができる。
１群及び第２群の外部接続用ランド列の各列端の外側
に、ＩＣパッケージの外部電極と接続されない外部接続
用ダミーランドを設けて半田バンプが接合された外部接
続用ランドと同じ面に設けられた外部接続用ダミーラン
ドに半田バンプを設ける構成としたので、外部接続用ラ
ンド列の両端のランドの半田接合部における破断を効果
的に防止できる半導体装置及び半導体モジュールが得ら
れる。また、半田バンプが接合された外部接続用ラン
ド、外部接続用ダミーランド及びランドの直径寸法を同
一寸法としたので、接合部における局部的な弱い部分が
なくなり、半導体モジュールの熱疲労寿命を延ばすこと
ができる。
【００４４】第１群及び第２群の外部接続用ランド及び
外部接続用ダミーランド列の各列のランドの列方向の配
設位置が相互にずらして設けられた半導体装置をマザー
ボードの上面及び下面に実装し、上面側のマザーボード
のランドに接合される外部接続用ランド及び外部接続用
ダミーランドの列と下面側のマザーボードのランドに接
合される外部接続用ランド及び外部接続用ダミーランド
の列とを横方向にずらして設けたので、等価縦弾性係数
が小さくなって、熱疲労或いは熱変形等による半田バン
プとの接合部における応力が緩和され、破断を効果的に
抑止できる半導体モジュールが得られる。
外部接続用ダミーランド列の各列のランドの列方向の配
設位置が相互にずらして設けられた半導体装置をマザー
ボードの上面及び下面に実装し、上面側のマザーボード
のランドに接合される外部接続用ランド及び外部接続用
ダミーランドの列と下面側のマザーボードのランドに接
合される外部接続用ランド及び外部接続用ダミーランド
の列とを横方向にずらして設けたので、等価縦弾性係数
が小さくなって、熱疲労或いは熱変形等による半田バン
プとの接合部における応力が緩和され、破断を効果的に
抑止できる半導体モジュールが得られる。
【図１】 この発明の実施の形態１である半導体装置の
平面図である。
平面図である。
【図２】 図１の半導体装置の側面図である。
【図３】 図１の他の半導体装置の側面図である。
【図４】 図１における基板の平面図である。
【図５】 図１の要部拡大平面図である。
【図６】 図５のVI-VI 方向に見た断面図である。
【図７】 この発明の実施の形態２である、図１，図２
に示した半導体装置をマザーボードに取り付けた半導体
モジュールの平面図である。
に示した半導体装置をマザーボードに取り付けた半導体
モジュールの平面図である。
【図８】 図７の半導体装置の側面図である。
【図９】 図７の他の半導体装置の側面図である。
【図１０】 この発明の実施の形態３である図７でＢＯ
Ｃパッケージを用いた半導体モジュールのX-X 方向に見
た拡大断面図である。
Ｃパッケージを用いた半導体モジュールのX-X 方向に見
た拡大断面図である。
【図１１】 図７でＢＯＣパッケージを用いた他の半導
体モジュールのX-X方向に見た拡大断面図である。
体モジュールのX-X方向に見た拡大断面図である。
【図１２】 この発明の実施の形態４である半導体装置
の平面図である。
の平面図である。
【図１３】 従来の半導体装置の平面図である。
【図１４】 図１３の側面図である。
【図１５】 図１３，図１４に示した半導体装置をマザ
ーボードに取り付けた従来の半導体モジュールの側面図
である。
ーボードに取り付けた従来の半導体モジュールの側面図
である。
【図１６】 変形を生じた従来の半導体モジュールの上
下面の半田バンプを模式的に示す要部側面図である。
下面の半田バンプを模式的に示す要部側面図である。
１１；基板 １２；貫通穴 １３；実装用ランド １
４；外部接続用ランド １５；配線 １６；半田バンプ １７；ＩＣパッケージ １８；パッケージ本体 １８ａ；ポッティング樹脂部
１９；外部電極 ２０；マザーボード ２１；ランド ３４，４４，５
４；半導体装置 ３５，４５；半導体モジュール ４０；ＢＯＣパッケー
ジ
４；外部接続用ランド １５；配線 １６；半田バンプ １７；ＩＣパッケージ １８；パッケージ本体 １８ａ；ポッティング樹脂部
１９；外部電極 ２０；マザーボード ２１；ランド ３４，４４，５
４；半導体装置 ３５，４５；半導体モジュール ４０；ＢＯＣパッケー
ジ
Claims (11)
- 【請求項１】 パッケージ本体の裏面に露出された複数
の外部電極を有するＩＣパッケージ、上記外部電極が接
合された実装用ランドと外部接続用の半田バンプに接続
され上記ＩＣパッケージが実装される領域の外側に設け
られた外部接続用ランドと上記実装用ランド及び上記外
部接続用ランド間を接続する配線とが設けられた基板を
備えたことを特徴とする半導体装置。 - 【請求項２】 実装用ランド、外部接続用ランド及び配
線は基板の上面及び下面に設けられ、上記外部接続用ラ
ンドのうち基板の上下面の対応する外部接続用ランド間
は電気的に接続されて、その一方の外部接続用ランドに
半田バンプが接合され、ＩＣパッケージの外部電極は上
記基板の上下面の実装用ランドの少なくとも一方に接合
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 ＩＣパッケージはＢＯＣパッケージであ
り、このＢＯＣパッケージが基板に実装されたとき上記
ＢＯＣパッケージのワイヤボンデング部を封止して突出
したポッティング樹脂部の侵入を受け入れる貫通穴が上
記基板に設けられていることを特徴とする請求項１又は
請求項２記載の半導体装置。 - 【請求項４】 外部接続用ランドは、パッケージ本体の
両側に配線ピッチの２倍ピッチで配列された第１群の外
部接続用ランドと、この第１群の外部接続用ランド列の
外側に配線ピッチの２倍ピッチで配列され、その各ラン
ドの列方向の配設位置が上記第１群の外部接続用ランド
の各ランドの列方向の配設位置とずらして設けられた第
２群の外部接続用ランドとを備えたものであることを特
徴とする請求項１〜請求項３のいずれか１項記載の半導
体装置。 - 【請求項５】 基板の上面及び下面に設けられた第１群
の外部接続用ランド列及び第２群の外部接続用ランド列
の各列端の外側に、ＩＣパッケージの外部電極と接続さ
れない外部接続用ダミーランドが設けられ、半田バンプ
が接合された外部接続用ランドと同じ面に設けられた上
記外部接続用ダミーランドに半田バンプが接合されてい
ることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 半導体装置が実装されるランドがその上
面及び下面に設けられたマザーボード、半田バンプが上
記ランドに接合されている請求項１〜請求項４のいずれ
か１項記載の半導体装置を備えたことを特徴とする半導
体モジュール。 - 【請求項７】 半田バンプが接合された外部接続用ラン
ド及びランドの直径寸法は同一寸法であることを特徴と
する請求項６記載の半導体モジュール。 - 【請求項８】 請求項６又は請求項７記載の半導体モジ
ュールであって、マザーボードの上面に第１の半導体装
置の一方側の第１群の外部接続用ランドに接合された半
田バンプが配列され、上記第１の半導体装置の一方側と
同じ側の上記マザーボードの下面側に第２の半導体装置
の一方側の第２群の外部接続用ランドに接合された半田
バンプが配列されると共に、上記第１の半導体装置の他
方側は第２群の外部接続用ランドに接合された半田バン
プが配列され、上記第１の半導体装置の他方側と同じ側
の上記マザーボードの下面側に上記第２の半導体装置の
他方側の第１群の外部接続用ランドに接合された半田バ
ンプが配列されていることを特徴とする半導体モジュー
ル。 - 【請求項９】 半導体装置が実装されるランドがその上
面及び下面に設けられたマザーボード、半田バンプが上
記ランドに接合されている請求項５記載の半導体装置を
備えたことを特徴とする半導体モジュール。 - 【請求項１０】 半田バンプが接合された外部接続用ラ
ンド及び外部接続用ダミーランド並びにランドの直径寸
法は同一寸法であることを特徴とする請求項９記載の半
導体モジュール。 - 【請求項１１】 請求項９又は請求項１０記載の半導体
モジュールであって、マザーボードの上面に第１の半導
体装置の一方側の第１群の外部接続用ランド及び該第１
群の外部接続用ランド列と同じ列の外部接続用ダミーラ
ンドに接合された半田バンプが配列され、上記第１の半
導体装置の一方側と同じ側の上記マザーボードの下面側
に第２の半導体装置の一方側の第２群の外部接続用ラン
ド及び該第２群の外部接続用ランド列と同じ列の外部接
続用ダミーランドに接合されたに半田バンプが配列され
ると共に、上記第１の半導体装置の他方側は第２群の外
部接続用ランド及び該第２群の外部接続用ランド列と同
じ列の外部接続用ダミーランドに接合されたに半田バン
プが配列され、上記第１の半導体装置の他方側と同じ側
の上記マザーボードの下面側に上記第２の半導体装置の
他方側の第１群の外部接続用ランド及び該第１群の外部
接続用ランド列と同じ列の外部接続用ダミーランドに接
合された半田バンプが配列されていることを特徴とする
半導体モジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159503A JP2001339043A (ja) | 2000-05-30 | 2000-05-30 | 半導体装置及びそれを用いた半導体モジュール |
| US09/704,699 US6617695B1 (en) | 2000-05-30 | 2000-11-03 | Semiconductor device and semiconductor module using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000159503A JP2001339043A (ja) | 2000-05-30 | 2000-05-30 | 半導体装置及びそれを用いた半導体モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339043A true JP2001339043A (ja) | 2001-12-07 |
Family
ID=18663815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000159503A Pending JP2001339043A (ja) | 2000-05-30 | 2000-05-30 | 半導体装置及びそれを用いた半導体モジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617695B1 (ja) |
| JP (1) | JP2001339043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007139132A1 (ja) * | 2006-05-31 | 2007-12-06 | Toshihiko Mizukami | 半導体装置 |
| CN100449754C (zh) * | 2002-09-18 | 2009-01-07 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270762A (ja) * | 2001-03-09 | 2002-09-20 | Sony Corp | 半導体装置 |
| JP2003007921A (ja) * | 2001-06-19 | 2003-01-10 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| DE10148120B4 (de) * | 2001-09-28 | 2007-02-01 | Infineon Technologies Ag | Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers |
| JP2003110091A (ja) * | 2001-09-28 | 2003-04-11 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6751113B2 (en) | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US7180165B2 (en) * | 2003-09-05 | 2007-02-20 | Sanmina, Sci Corporation | Stackable electronic assembly |
| JP2005129752A (ja) * | 2003-10-24 | 2005-05-19 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US7098073B1 (en) * | 2005-04-18 | 2006-08-29 | Freescale Semiconductor, Inc. | Method for stacking an integrated circuit on another integrated circuit |
| DE102006001767B4 (de) * | 2006-01-12 | 2009-04-30 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
| US7652361B1 (en) * | 2006-03-03 | 2010-01-26 | Amkor Technology, Inc. | Land patterns for a semiconductor stacking structure and method therefor |
| US20080142836A1 (en) * | 2006-12-15 | 2008-06-19 | Darwin Gene Enicks | Method for growth of alloy layers with compositional curvature in a semiconductor device |
| US8786072B2 (en) * | 2007-02-27 | 2014-07-22 | International Rectifier Corporation | Semiconductor package |
| US9147644B2 (en) | 2008-02-26 | 2015-09-29 | International Rectifier Corporation | Semiconductor device and passive component integration in a semiconductor package |
| US20120032327A1 (en) * | 2010-08-09 | 2012-02-09 | Fujitsu Limited | Systems and methods for reinforcing chip packages |
| US8513817B2 (en) | 2011-07-12 | 2013-08-20 | Invensas Corporation | Memory module in a package |
| US8502390B2 (en) | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
| US8823165B2 (en) | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
| JP5947904B2 (ja) | 2011-10-03 | 2016-07-06 | インヴェンサス・コーポレイション | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 |
| JP2014528652A (ja) | 2011-10-03 | 2014-10-27 | インヴェンサス・コーポレイション | パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化 |
| US8659142B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
| US8436457B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
| US8610260B2 (en) | 2011-10-03 | 2013-12-17 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
| US8659140B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
| US8441111B2 (en) | 2011-10-03 | 2013-05-14 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
| WO2013052372A2 (en) | 2011-10-03 | 2013-04-11 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
| US8659141B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
| US8787034B2 (en) | 2012-08-27 | 2014-07-22 | Invensas Corporation | Co-support system and microelectronic assembly |
| US8848391B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support component and microelectronic assembly |
| US8848392B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support module and microelectronic assembly |
| US9368477B2 (en) | 2012-08-27 | 2016-06-14 | Invensas Corporation | Co-support circuit panel and microelectronic packages |
| US9070423B2 (en) | 2013-06-11 | 2015-06-30 | Invensas Corporation | Single package dual channel memory with co-support |
| US9123555B2 (en) | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
| DE102014204722A1 (de) * | 2014-03-14 | 2015-09-17 | Robert Bosch Gmbh | Elektronisches Modul sowie Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls |
| JP6586629B2 (ja) * | 2014-04-17 | 2019-10-09 | パナソニックＩｐマネジメント株式会社 | 半導体パッケージ及び半導体装置 |
| US9281296B2 (en) | 2014-07-31 | 2016-03-08 | Invensas Corporation | Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design |
| US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
| JP6124032B2 (ja) * | 2015-08-04 | 2017-05-10 | パナソニックＩｐマネジメント株式会社 | 実装構造体と実装構造体の製造方法 |
| US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
| US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW338180B (en) | 1996-03-29 | 1998-08-11 | Mitsubishi Electric Corp | Semiconductor and its manufacturing method |
| US5677567A (en) * | 1996-06-17 | 1997-10-14 | Micron Technology, Inc. | Leads between chips assembly |
| JP2765571B2 (ja) | 1996-09-17 | 1998-06-18 | 株式会社日立製作所 | マルチチップモジュール |
| JP2870528B1 (ja) | 1997-10-01 | 1999-03-17 | 日本電気株式会社 | ３次元メモリモジュール |
-
2000
- 2000-05-30 JP JP2000159503A patent/JP2001339043A/ja active Pending
- 2000-11-03 US US09/704,699 patent/US6617695B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449754C (zh) * | 2002-09-18 | 2009-01-07 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| WO2007139132A1 (ja) * | 2006-05-31 | 2007-12-06 | Toshihiko Mizukami | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6617695B1 (en) | 2003-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001339043A (ja) | 半導体装置及びそれを用いた半導体モジュール | |
| US8653655B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3000975B2 (ja) | 半導体素子の実装構造 | |
| JP2005101031A (ja) | 半導体集積回路装置、及び電子機器 | |
| US6492714B1 (en) | Semiconductor device and semiconductor module | |
| US6410366B1 (en) | Semiconductor device and manufacturing method thereof, circuit board and electronic equipment | |
| US20020135051A1 (en) | Semiconductor device and lead frame therefor | |
| KR20030019439A (ko) | 반도체장치 | |
| JPH0563138A (ja) | 半導体集積回路装置 | |
| JP4038021B2 (ja) | 半導体装置の製造方法 | |
| JP3659872B2 (ja) | 半導体装置 | |
| KR100396869B1 (ko) | 연성인쇄회로기판의 접합방법 | |
| JP2002231761A (ja) | 電子部品実装体および電子部品 | |
| JPH11163054A (ja) | 半導体装置の構造及びその製造方法 | |
| JPH08139226A (ja) | 半導体回路装置及びその回路実装方法 | |
| JPH06268141A (ja) | 電子回路装置の実装方法 | |
| JP3623641B2 (ja) | 半導体装置 | |
| JP3509532B2 (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| JPH1140605A (ja) | テープキャリアパッケージ | |
| JPS6343897B2 (ja) | ||
| KR100195507B1 (ko) | 박형 반도체 칩 패키지 소자 | |
| JP2011119580A (ja) | 電子装置及びその製造方法 | |
| JP2005064274A (ja) | プリント回路板及びプリント回路板の製造方法 | |
| JPH0590335A (ja) | 半導体装置 | |
| JPH09275271A (ja) | プリント配線板、その製造方法、およびプリント回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |