JP2001339043A - 半導体装置及びそれを用いた半導体モジュール - Google Patents

半導体装置及びそれを用いた半導体モジュール

Info

Publication number
JP2001339043A
JP2001339043A JP2000159503A JP2000159503A JP2001339043A JP 2001339043 A JP2001339043 A JP 2001339043A JP 2000159503 A JP2000159503 A JP 2000159503A JP 2000159503 A JP2000159503 A JP 2000159503A JP 2001339043 A JP2001339043 A JP 2001339043A
Authority
JP
Japan
Prior art keywords
external connection
lands
semiconductor device
land
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000159503A
Other languages
English (en)
Inventor
Taiji Kasatani
泰司 笠谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000159503A priority Critical patent/JP2001339043A/ja
Priority to US09/704,699 priority patent/US6617695B1/en
Publication of JP2001339043A publication Critical patent/JP2001339043A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/141One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/107Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/0949Pad close to a hole, not surrounding the hole
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709Staggered pads, lands or terminals; Parallel conductors in different planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1572Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【課題】 パッケージ本体の裏面に露出した狭ピッチの
外部電極を持つICパッケージを実装し構成しても、実
装用半田バンプ間で短絡を生じず、熱疲労破壊寿命に優
れ、薄型で実装面積が小さい半導体装置及び半導体モジ
ュールを得る。 【解決手段】 基板11の上面及び下面に設けた実装用
ランド13にパッケージ本体18の裏面に露出した外部
電極19を接合してICパッケージ17を実装し、実装
用ランド13と接続された外部接続用ランド14を実装
するICパッケージ17の外側に設け、その一方側に外
部接続用の半田バンプ16を接合して半導体モジュール
用の半導体装置34を構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、薄型で高密度の
実装が可能な半導体装置及びそれを用いた半導体モジュ
ールに関し、特に、耐ヒートサイクル性を向上し実装用
の半田バンプ間の短絡を効果的に防止し得る半導体装置
及びそれを用いた半導体モジュールに関する。
【0002】
【従来の技術】従来の半導体モジュールとして、エポキ
シ樹脂等で樹脂封止されたICパッケージ本体の側面か
ら外部リードが突出されたプラスチックパッケージIC
をガラスエポキシ基板の片面に複数個搭載した記憶モジ
ュールであるSIMM(Single Memory
Module)や、同様のプラスチックパッケージIC
をガラスエポキシ基板の両面に複数個搭載した記憶モジ
ュールであるDIMM(Dual Inline Mo
dule)が普及している。
【0003】図13は、従来の半導体装置の構成を示す
平面図、図14は図13の側面図である。図13,図1
4において、1は基板であり、相互に空間で隔てられた
基板1a,1b,1cで構成され、その上下面にはIC
パッケージ実装用ランド3が設けられ、各ICパッケー
ジ7の実装用ランド3の外方には外部接続用端子として
の外部接続用ランド4が設けられて、対応する外部接続
用ランド4と実装用ランド3は、基板1の上下面に設け
られた配線5により電気的に接続されている。また、基
板1の上下面の対応する外部接続用ランド4同士は、例
えばスルーホール内に設けられた導体により電気的に接
続されている。
【0004】基板1の一方面側(図14では下面側)の
外部接続用ランド4の先端には外部接続用の半田バンプ
6が設けられている。ICパッケージ7は、パッケージ
本体8と、このパッケージ本体8の左右側面から横方向
に直状に突出されたストレートリード9とを備えてお
り、ストレートリード9は、対応する実装用ランド3と
電気的に接続されて基板1に支持されている。2は基板
1(1a,1b,1c)とパッケージ本体8との間の隙
間である。以上のように、基板1,実装用ランド3,外
部接続用ランド4,配線5,半田バンプ6及びICパッ
ケージ7を含んで半導体装置24が構成されている。
【0005】半導体装置24を形成するには、まず基板
1の上面側にICパッケージ7を位置決めし、リフロー
の手法でストレートリード9を実装用ランド3に半田付
けする。次いで基板1を裏返し、基板1の下面側にも同
様にして他のICパッケージ7のストレートリード9を
実装用ランド3に半田付けすると共に、半田バンプ6を
外部接続用ランド4の先端に半田付けする。
【0006】次に、半導体モジュールの構成について説
明する。図15は、図13,図14に示した半導体装置
をマザーボードに半田付けした従来の半導体モジュール
の構成を示す側面図である。図15に示すように、マザ
ーボード20の上面には半導体装置24を搭載するため
のランド21が設けられており、このランド21に半導
体装置24の半田バンプ6が電気的に接続される。ま
た、マザーボード20の下面に設けたランド21にも同
様に他の半導体装置24の半田バンプ6が電気的に接続
される。このように、マザーボード20,上下のランド
21及び半導体装置24を含んで半導体モジュール25
が構成されている。
【0007】この半導体モジュール25の形成手順は次
のとおりである。即ち、まずマザーボード20の上面側
に、半導体装置24を位置決めする。このとき、半田バ
ンプ6とランド21との当接部位には、半田ペーストを
供給しておく。そして半田ペーストと半田バンプ6を溶
融させてランド21に接合し、半導体装置24をマザー
ボード20に接続固定する。次に、マザーボード20を
裏返し、マザーボード20の下面側にも同様にして他の
半導体装置24を位置決めし、この半導体装置24をマ
ザーボード20に接続固定し半導体モジュール25を完
成する。
【0008】マザーボード20に最初に半田付け接合し
た図15に示す下方の半導体装置24は懸垂された状態
でリフローされるため、半田バンプ6は接合されている
半導体装置24の自重で下方に引き伸ばされて中央部に
行くに従い径が細くなる鼓状に変形しようとする。一
方、後で接合した図15に示す上方の半導体装置24は
マザーボード20に載置された状態でリフローされるた
め、半田バンプ6は接合されている半導体装置24の自
重で圧縮されて中央部に行くに従い径が太くなる樽状に
変形しようとする。図16は、このようにして変形を生
じた半導体モジュール25の上下面の半田バンプ6を模
式的に示す要部側面図であり、図示のように上側の半田
バンプ6が押しつぶされて半田ペーストと共に所定の接
合部位から径が太ろうとすると、隣接する半田バンプ6
相互間の接合ピッチ寸法が小さい場合は、リフローされ
る際に隣接する半田バンプ6同士で短絡を起こす可能性
があった。
【0009】また、下側の半田バンプ6は、図16に示
すようにリフローされる際に鼓状に変形されて接合部断
面の断面積が小さくなろうとするため、完成した半導体
モジュール25に、例えば−40°Cから125°Cの
温度変化を30分毎に課す温度サイクル試験を行う際
に、半田接合部に熱疲労によるクラックが発生して破断
する可能性が懸念される。この熱疲労による破断は、半
田バンプの接合端に熱変形による最大曲げモーメントが
掛かる領域、即ち、狭い断面積を有する外部接続用ラン
ド4と半田バンプ6との接合境界面に生じ易い。ところ
が、隣接するリードピッチの制限を受けて、使用出来る
半田バンプ6の直径は小さなものを使用せざるを得ない
ため、接合境界面における接合部断面の断面二次モーメ
ントの小さい部分、即ち接合境界面における接合部断面
の断面積の小さい部分で破断を生じる可能性が考えられ
る。
【0010】一方、半導体モジュール25には、それぞ
れの熱膨張係数が異なるマザーボード20、基板1、I
Cパッケージ7および回路部品(図示せず)が実装され
る。このため、製品の稼働中あるいは温度サイクル試験
における温度変化により半田接合部には熱変形が生ず
る。熱変形量は、異なる熱膨張係数の差および半田接合
部間の距離並びに温度差に比例するので、半田で固定さ
れている距離が一番長い両端の実装用ランド3に対応す
る外部接続用ランド4の半田接合部に最も大きい熱変形
が発生し、破断を生じるとしたらこの両端の半田接合部
に生じるものと考えられる。
【0011】ここで、半田バンプ6をICパッケージ7
の両側に1列にN個配設してICパッケージ7を基板1
に接合したときの保持強度は、半田バンプ6を直径Dの
円柱モデルで近似して、リフローのときの温度、例えば
200°C前後の温度における半田の許容応力をσaと
し、半田バンプ6の半田円柱全体の許容保持荷重をWa
とすると、Wa=σa×π×D×D×2×N/4とな
る。この式から、半田バンプ6の直径Dを大きくするこ
とと半田バンプ6の数Nを増やすことが半田バンプ6の
許容保持荷重を大きくするのに効果があることが解る。
【0012】しかし、この半田バンプ6の直径を大きく
することと半田バンプ6の数を増やすことに関しては次
のような問題がある。即ち、基板1上には、ICパッケ
ージ7の両側面から突出したストレートード9を接合す
るための実装用ランド3が1列にピッチP1 で密に設け
られているため、外部接続用ランド4は実装用ランド3
の外方に設けなければならず、その分だけ基板の幅寸法
が増えて実装面積が大きくなる。半田バンプ6をピッチ
P1 でN個1列に設けるには、基板1の半田バンプ6が
並ぶ方向の長さ寸法として、(N−1)×P1 の寸法が
必ず必要であり、この式から基板1の寸法を小さくして
半田バンプ6の数Nを増やすためには必然的にビッチP
1 を小さくする必要がある。
【0013】一方、半田バンプ6相互間の寸法をWとす
ると、直径D=P1 −Wであるから、半田バンプ6の直
径Dを大きくするためには隣接する半田バンプ6間のピ
ッチP1 を大きくする必要があり、このことはストレー
トリード9(或いは配線5)のピッチP1 を大きくしな
ければならないことを意味する。従来の半導体装置24
では、半田バンプ6の直径Dを大きくすることと、半田
バンプ6の数Nを多くしてピッチを狭めることとの相反
する要求は同時に満たすことはできないため、多ピンで
狭ピッチのICパッケージを実装することには自ずと限
界があった。
【0014】また、上記パッケージ本体8のストレート
リード9を基板1に接合するためにパッケージ本体8の
辺に沿ってほぼ並行で1列に等間隔で実装用ランド3を
設ける必要があるため、実装用ランド3が設けられた領
域には外部接続用ランド4を設けられない。このため、
外部接続用ランド4は実装用ランド3の外方に設けざる
を得ず、この分だけ半導体装置24及び半導体モジュー
ル25の実装面積が増えることとなり、小型化できない
という問題があった。
【0015】基板1に実装して半導体装置24を構成す
るパッケージ本体8の封止樹脂の厚み寸法は、最も薄型
のICパッケージ7でも1mmであり、その外部引き出
し用のストレートリード9の厚みは0.125mmであ
る。このため、基板1に接合されるストレートリード9
の面からパッケージ本体8の外表面までの封止樹脂の厚
さ寸法(図14におけるH寸法)は、H=((1−0.
125)/2)+0.125=0.5625mmである
から、半導体装置24をマザーボード20上に支障なく
接合するには、半田バンプを接合するための半田ペース
トの厚みを片側で65μmとすると、D+2×0.06
5mm>0.5625mm、即ち、半田バンプ6の直径
D>0.435mmでなければパッケージ本体8とマザ
ーボード20とが接触して半田バンプ6とランド21と
の接合ができず、半導体モジュール25を構成できな
い。したがって、今、D=0.45mmの半田バンプ6
を用いると、リードピッチP1 は半田バンプ6間の寸法
を0.35mmとしてP1 =0.45+0.35=0.
8mmのICパッケージ7の実装をすることができるこ
とになる。
【0016】ところが、直径0.45mmの半田バンプ
6を用いて、更に小さな規格値のリードピッチ寸法(P
1 =0.65mm,0.5mm,0.4mmなど)のI
Cパッケージ7を実装しようとすると、例えば、P1 =
0.65mmのICパッケージ7の場合は、隣接する半
田バンプ6間の隙間W=0.65―0.45=0.2m
mとなる。この場合、半田ペーストを基板1とマザーボ
ード20とに半田印刷した後リフローして半田バンプ6
を接合すると、溶融した半田ペーストがW=0.2mm
の狭い半田バンプ6間の隙間に流れて、半田バンプ6間
を短絡する可能性が高い。このように、従来の技術にお
いては、隣接する外部接続用の半田バンプ6のボール間
隔が実装するICパッケージ7のストレートリード9の
リードピッチ寸法に依存しているために、P1 =0.6
5mm,0.5mm,0.4mmピッチなどの小さな規
格値のリードピッチ寸法を有するICパッケージ7を用
いた半導体モジュール25の構成ができないという問題
があった。
【0017】また、半導体装置24のストレートリード
9に接続される実装用ランド3が1列に等ピッチP1 で
設けられ、それに対応する外部接続用ランド4が実装ラ
ンド3の外方に1列に等ピッチP1 で設けられているた
め、ストレートリード9と基板1及び基板1とマザーボ
ード20とが半田又は半田バンプ6で接合される領域の
等価な熱膨張率と等価な縦弾性係数とが基板1とマザー
ボード20のそれと異なり熱ストレスが増加する懸念も
あった。
【0018】
【発明が解決しようとする課題】この発明は、リードピ
ッチが狭い外部電極を有するICパッケージを、実装す
る基板の外部接続用ランド面から実装されたICパッケ
ージの外表面までの寸法よりも大きい直径寸法を有する
外部接続用の半田バンプを用いる構成としても、隣接す
る半田バンプ間で短絡を生じることがなく、半田接合部
の接合強度が高く、薄型で生産性の高い半導体装置及び
それを用いた半導体モジュールを提供することを目的と
する。また、半田バンプ接合部領域の熱ストレスを低減
することを目的とする。また、半田バンプの直径の標準
化と生産性を向上することを目的とする。
【0019】
【課題を解決する為の手段】この発明に係る半導体装置
は、パッケージ本体の裏面に露出された複数の外部電極
を有するICパッケージと、外部電極が接合された実装
用ランドと外部接続用の半田バンプに接続されICパッ
ケージが実装される領域の外側に設けられた外部接続用
ランドと実装用ランド及び外部接続用ランド間を接続す
る配線とが設けられた基板とを備えたものである。ま
た、実装用ランド、外部接続用ランド及び配線を基板の
上面及び下面に設け、外部接続用ランドのうち基板の上
下面の対応する外部接続用ランド間を電気的に接続し
て、その一方の外部接続用ランドに半田バンプを接合
し、ICパッケージの外部電極を基板の上下面の実装用
ランドの少なくとも一方に接合したものである。また、
ICパッケージをBOCパッケージとし、このBOCパ
ッケージが基板に実装されたときBOCパッケージのワ
イヤボンデング部を封止して突出したポッティング樹脂
部の侵入を受け入れる貫通穴を基板に設けたものであ
る。また、外部接続用ランドを、パッケージ本体の両側
に配線ピッチの2倍ピッチで配列された第1群の外部接
続用ランドと、この第1群の外部接続用ランド列の外側
に配線ピッチの2倍ピッチで配列され、その各ランドの
列方向の配設位置が第1群の外部接続用ランドの各ラン
ドの列方向の配設位置とずらして設けられた第2群の外
部接続用ランドとを備えたものである。また、基板の上
面及び下面に設けられた第1群の外部接続用ランド列及
び第2群の外部接続用ランド列の各列端の外側に、IC
パッケージの外部電極と接続されない外部接続用ダミー
ランドを設け、半田バンプが接合された外部接続用ラン
ドと同じ面に設けられた外部接続用ダミーランドに半田
バンプを接合したものである。
【0020】この発明に係る半導体モジュールは、半導
体装置が実装されるランドがその上面及び下面に設けら
れたマザーボードと、半田バンプがランドに接合されて
いる上記いずれかの半導体装置を備えたものである。ま
た、半田バンプが接合された外部接続用ランド及びラン
ドの直径寸法を同一寸法としたものである。また、上記
半導体モジュールにおいて、マザーボードの上面に第1
の半導体装置の一方側の第1群の外部接続用ランドに接
合された半田バンプを配列し、この第1の半導体装置の
一方側と同じ側のマザーボードの下面側に第2の半導体
装置の一方側の第2群の外部接続用ランドに接合された
半田バンプを配列すると共に、第1の半導体装置の他方
側は第2群の外部接続用ランドに接合された半田バンプ
を配列し、第1の半導体装置の他方側と同じ側のマザー
ボードの下面側に第2の半導体装置の他方側の第1群の
外部接続用ランドに接合された半田バンプを配列したも
のである。また、半導体装置が実装されるランドがその
上面及び下面に設けられたマザーボード、半田バンプが
ランドに接合されている外部接続用ダミーランドを有す
る半導体装置を備えたものである。また、半田バンプが
接合された外部接続用ランド及び外部接続用ダミーラン
ド並びにランドの直径寸法を同一寸法としたものであ
る。また、上記外部接続用ダミーランドを有する半導体
装置を備えた半導体モジュールにおいて、マザーボード
の上面に第1の半導体装置の一方側の第1群の外部接続
用ランド及びこの第1群の外部接続用ランド列と同じ列
の外部接続用ダミーランドに接合された半田バンプを配
列し、第1の半導体装置の一方側と同じ側のマザーボー
ドの下面側に第2の半導体装置の一方側の第2群の外部
接続用ランド及びこの第2群の外部接続用ランド列と同
じ列の外部接続用ダミーランドに接合されたに半田バン
プを配列すると共に、第1の半導体装置の他方側は第2
群の外部接続用ランド及びこの第2群の外部接続用ラン
ド列と同じ列の外部接続用ダミーランドに接合されたに
半田バンプを配列し、第1の半導体装置の他方側と同じ
側のマザーボードの下面側に第2の半導体装置の他方側
の第1群の外部接続用ランド及びこの第1群の外部接続
用ランド列と同じ列の外部接続用ダミーランドに接合さ
れた半田バンプを配列したものである。
【0021】
【発明の実施の形態】実施の形態1.以下、この発明の
一実施の形態の半導体装置について、図面に基づいて説
明する。図1は、この発明の実施の形態1である半導体
装置の平面図、図2は、図1の半導体装置の側面図、図
3は、図1の他の半導体装置の側面図、図4は、図1に
おける基板の平面図、図5は、図1の要部拡大平面図、
図6は、図5のVI-VI方向に見た断面図である。なお、
各図中、同一符号は従来例におけるものと同一又は同等
のものを示す。以下、同じ。
【0022】図1〜図6から明らかのように、本実施の
形態1におけるICパッケージ17は、集積回路が形成
された半導体チップ(いずれも図示せず)を含むパッケ
ージ本体18の裏面に表面を露出して形成された複数の
銅箔などからなる外部電極19を備えたものであり、例
えば、BGA(Ball Grid Array)パッ
ケージのように、パッケージ裏面に金属ボールを格子状
に配設して外部端子としたものの上記金属ボールを取り
外して、もともと上記金属ボールがパッケージ裏面で取
り付けられていたランドを露出した、いわゆるLGA
(Land Grid Array)パッケージであ
り、パッケージ本体18の裏面にランドを露出させた外
部電極19を有するICパッケージであればよく、BG
A,CSP(Chip Scale Package)
の他、例えば、米国特許第5,384,689号公報記
載のBOC(Board On Chip)パッケージ
や特開平10−335566号公報記載のSON(Sm
all Outline Nonleaded Pac
kage)パッケージなどであってもよい。即ち、IC
パッケージ17は、パッケージ本体18と外部電極19
とを備えて構成されたものであり、実装したときの全体
の厚み寸法を小さくして薄型の半導体装置を構成するた
め、外部電極19の実装面からパッケージ本体18の上
面までの厚み寸法ができるだけ小さいものが好ましく、
例えば、BOCパッケージ等が望ましい。
【0023】そして、本実施の形態1の半導体装置34
は、図2に構成を示すように、上記ICパッケージ17
を接合するための実装用ランド13(13a,13bか
らなる)、外部接続用ランド14(14a,14bから
なる)、実装用ランド13と外部接続用ランド14とを
電気的に接続した配線15(15a,15bからなる)
が上下面に形成された基板11の、上記実装用ランド1
3にICパッケージ17の外部電極19を接合し、基板
11の一方の面側(図2では下面側)の外部接続用ラン
ド14に半田バンプ16を取り付けて構成したものであ
る。また、半導体装置34は、図3に示す他の構成のよ
うに、ICパッケージ17を必要に応じて基板11の一
方の面(図3では上面側)にのみ設けるものでもよい。
【0024】基板11はガラスエポキシ材からなる板材
であり、図4に示すように、その上下面には実装される
ICパッケージ17に設けられた外部電極19に対応し
て等ピッチで4列配置された実装用ランド13(外側の
第2群の実装用ランド13a及び内側の第1群の実装用
ランド13bよりなる)、実装されるICパッケージ1
7の外側左右に実装用ランド13の列に平行に等ピッチ
で各2列ずつ千鳥状に配置された外部接続用ランド14
(外側の第2群の外部接続用ランド14a及び内側の第
1群の外部接続用ランド14bよりなる)、実装用ラン
ド13と外部接続用ランド14とを電気的に接続する平
行して等ピッチで配置された配線15(実装用ランド1
3aと外部接続用ランド14aとを接続する配線15a
及び実装用ランド13bと外部接続用ランド14bとを
接続する配線15bよりなる)が形成されている。詳し
くは、図5に示すように、ピッチP2 で平行配列された
外部接続用ランド14a及び14bが、各列の隣接する
もの同士のピッチを外部接続用ランド14a及び14b
の配列に直交方向に相互に平行配設された隣接する配線
15a,15b相互のピッチP1 の2倍として千鳥状に
配置されている。
【0025】なお、図4において、12は、実装される
ICパッケージ17の裏面の中央部分に対応して基板1
1に開口された貫通穴であり、各構成部材の熱膨張係数
差によって生じる熱ひずみを逃がすためと、実装される
ICパッケージ17の種類により底部が出っ張る場合
(例えば、BOCパッケージを用いて半導体チップの中
央部表面の電極と外部電極19とのワイヤボンディング
部が樹脂ポッティングされて外部電極19の接合面から
突出しているもの(いずれも図示せず))の突出部を受
け入れて基板11の上面との接触を避けるためとで、選
択的に設けられるものである。
【0026】なお、図5に示すように、ピッチP2 で平
行配列された各列の外部接続用ランド14a又は14b
の各ランド間のピッチを配線15a,15b相互間のピ
ッチP1 の2倍として千鳥状に配置する構成において
は、ピッチP2 を適当な値に選び、例えば、P2 =P1
とすれば外部接続用ランド14a,14bの中心間の距
離はP1 の1.41倍となり、P2 =1.73×P1 と
すれば同じくP1 の2倍となる。即ち、多ピン・狭ピッ
チでパッケージ本体18の下面に露出した外部電極19
を有する小型のICパッケージ17を用いて半導体装置
34を構成する場合は、ピッチP2 を適当な値に選ぶこ
とにより、実装面積が増えるのを抑えながら、製造し易
く十分な機械的強度が得られ、半田バンプ16の直径寸
法及び半田バンプ16相互間の短絡を生じない所要の隙
間を確保することができて、半田バンプ16の接合部に
おける熱疲労或いは熱変形等による破断や半田バンプ1
6同士の短絡を生じることのない小型の半導体装置を得
ることができる。また、半田バンプ16の直径寸法を外
部電極19のリードピッチ寸法に拘りなく選べるので、
標準化が可能となる。また、半田バンプ16の接合部に
おける破断防止ができるので、半導体モジュール構成時
のパッケージ本体18とマザーボードとの接着工程の追
加をなくすることができる。
【0027】次に、上記半導体装置34の要部の詳細な
構成を図6に基づき説明する。図示のように、基板11
の上下面には銅箔をパターニングして外部接続用ランド
14(14a及び14b)及び配線15(15a及び1
5b)が形成される。そして、基板11の上下面に対向
して設けられたスルーホールランド10bには、基板1
1とスルーホールランド10bを貫通するスルーホール
10aが穿孔されて、上記上下面の対応する配線15
(15a又は15b)同士が、スルーホール10aの内
壁表面に金、銀、銅、パラジューム、半田等のメッキで
形成された導電部材9を介して電気的に接続されてい
る。10はスルーホール10aとスルーホールランド1
0bを含むスルーホール形成部である。そして、搭載さ
れたICパッケージ17の外部電極19と実装用ランド
13とが半田などからなる接合材22により接合され、
基板11の一方の面側(図6では下面側)の外部接続用
ランド14aに半田バンプ16が取り付けられる。な
お、基板11の上面と下面には、スルーホール10a、
実装用ランド13、外部接続用ランド14が形成されて
いる部分を除いて、全面に液体状の絶縁性樹脂であるソ
ルダーレジスト8が塗布され、基板11の表面の絶縁が
されている。
【0028】半導体装置34の形成手順は次のとおりで
ある。まず、基板11の上面側の実装用ランド13に図
示されない半田印刷マスクを用いて接合材22を塗布す
る。次いで、必要に応じてパッケージ本体18を基板1
1の開口部12に配置し、ICバッケージ17の外部電
極19を対応するICパッケージ実装用ランド13に位
置決めして接合材22上に載置し、リフローの手法で外
部電極19を実装用ランド13に半田付けする。その
後、基板11を裏返し、基板11の下面側にも同様にし
てICバッケージ17を半田付けすると共に、外部接続
用ランド14aに半田バンプ16を半田付けして半導体
装置24が完成する。なお、上記半導体装置34を半導
体モジュール以外の用途に用いる場合は、半田バンプ1
6を外部接続用ランド14に接続する工程は不要とな
る。
【0029】実施の形態2.以下、この発明の実施の形
態2である半導体モジュールについて、図面に基づいて
説明する。図7は、図1,図2に示した半導体装置をマ
ザーボードに取り付けた半導体モジュールの平面図、図
8は、図7の半導体モジュールの側面図、図9は、図7
の他の半導体モジュールの側面図である。
【0030】図7,図8に示すように、この半導体モジ
ュール35においては、マザーボード20の上下面に半
導体装置34の基板11に設けられた外部接続用ランド
14(14a,14b)に対応する接続用のランド21
が設けられ、半田バンプ16を介して接合されて半導体
装置34と電気的に接続されると共に、機械的にもマザ
ーボード20に固定されている。そして、マザーボード
20の上下面に形成された図示されていない配線により
外部端子36に接続されている。37はIC、38は受
動素子であり、同様にマザーボード20の上下面に実装
されている。以上のように、半導体装置34、マザーボ
ード20、ランド21、外部端子36、IC37及び受
動素子38を含んで半導体モジュール35が構成されて
いる。
【0031】ここで、図8の半導体モジュール35は、
半田バンプ16が接合される外部接続用ランド14及び
ランド21の直径寸法を同じに形成して相互間を接合し
ているのが特徴であり、このときに供給する半田ペース
トの体積は、半田バンプ16の体積を基準に接合部の形
状が円柱状になる量を供給する。このようにすることに
より、半田バンプ16の接合部領域の熱疲労強度を接合
部の断面積を一定とすることができるので、半導体モジ
ュール35を構成する接合部の局部的な弱い部分がなく
なり、熱疲労寿命を延ばすことができる。なお、半田バ
ンプ16の形状は図9に示す他の半導体モジュールのよ
うに鼓状に形成してもよいが、熱疲労強度を向上する点
から、半田バンプ16の形状は鼓状とするよりも円柱状
に構成する方が望ましい。
【0032】この半導体モジュール35の形成手順は次
のとおりである。即ち、まずマザーボード20の上面側
のランド21に、半田印刷マスク法、ディスペンサ法、
転写法等を用いてフラックス或いは半田ペースト等を半
田バンプ16の体積の1/6の体積を基準にして供給
し、この供給された箇所に半導体装置34の半田バンプ
16を載置し、リフローの手法で半田バンプ16をラン
ド21に半田付けする。その後、マザーボード20を裏
返し、下面側にも同様にして半導体装置34を取り付け
て半導体モジュール35が完成する。以上のように構成
した半導体モジュール35を透視して平面配置を見る
と、マザーボード20の上面に第1の半導体装置34の
左右の第1群の外部接続用ランド14bが接合された位
置直下のマザーボード20の下面には第2の半導体装置
34の第1群の外部接続用ランド14bが平面配置が重
ならないように交互に配置されて接合され、上下の半導
体装置34の各第2群の外部接続用ランド14aについ
ても同様に配置されて接合されている。
【0033】これは、基板11における外部接続用ラン
ド14a,14bが図1に示すような配置となってお
り、これを用いて構成した半導体装置34をマザーボー
ド20の上下面に実装して半導体モジュール35を構成
したからである。このように、マザーボード20の上下
面に実装される半導体装置34のすべての外部接続用ラ
ンド14a,14bがマザーボード20の上面側と下面
側とで平面的に見て重なることなく横方向にずらして配
置されることにより、半導体モジュール35としての等
価的縦弾性係数が小さくなり、熱疲労或いは熱変形等に
よる半田バンプ16の接合部における応力が緩和され、
破断を効果的に抑制できる。なお、下面側に取り付ける
半導体装置34は、リフローする際には支持しておくこ
とが好ましい。
【0034】実施の形態3.以下、この発明の実施の形
態3である半導体モジュールについて、図面に基づいて
説明する。図10は、図7でBOCパッケージを用いた
半導体モジュールのX-X 方向に見た拡大断面図、図11
は、図7でBOCパッケージを用いた他の半導体モジュ
ールのX-X 方向に見た拡大断面図である。
【0035】BOCパッケージ40は、例えば、米国特
許第5,384,689号公報記載のように、半導体チ
ップの中央部表面の電極(いずれも図示せず)と外部電
極19とをワイヤボンディングにより接続し樹脂ポッテ
ィングしたものであり、外部電極19の接合面からポッ
ティング樹脂部18aが突出している。半導体装置44
は、このBOCパッケージ40を基板11の上下面に実
施の形態1におけると同様にして実装することにより構
成される。この場合、ポッティング樹脂部18aは基板
11の貫通穴12内にを受け入れられて基板11の上面
との接触が避けられる。
【0036】半導体モジュール45は、構成の一例を図
10に示すように、半導体装置44の基板11に設けら
れた外部接続用ランド14a,14bを半田バンプ16
を介してマザーボード20の上下面に設けられたランド
21に接続して構成する。この場合、上面側の外部接続
用ランド14a,14bがマザーボード20のランド2
1に接続される位置(図10の上側)と、下面側の外部
接続用ランド14a,14bがマザーボード20のラン
ド21に接続される位置(図10の下側)とを横方向に
ずらしている点が特徴である。
【0037】以上のように構成した半導体モジュール4
5は、リフローの手法で半導体装置44をマザーボード
20に固定すると、マザーボード20の上面の半導体装
置44の一方側(図10の左側)の第1群の外部接続用
ランド14bが接合され、同じ側のマザーボード20の
下面には他の半導体装置44の一方側の第2群の外部接
続用ランド14aが接合され、半導体装置44の他方側
(図10の右側)のマザーボード20の上下の外部接続
用ランド14a,14bについても同様の関係に上面側
と下面側とで横方向にずらして配置・接合されている。
このように、マザーボード20の上下面に実装される半
導体装置44のすべての外部接続用ランド14a,14
bがマザーボード20の上面側と下面側とで重なること
なく横方向にずらして配置されることにより、半導体モ
ジュール45としての等価的縦弾性係数が小さくなり、
熱疲労或いは熱変形等による半田バンプ16の接合部に
おける応力が緩和され、破断を効果的に抑止できる。
【0038】なお、図11の構成は、半導体装置44を
マザーボード20の上下に同様にして2段に積み重ねて
実装したものであり、それぞれの外部接続用ランド14
a,14bの接続位置は同様に横方向にずらしてあり、
図10におけると同様の効果がある。また、半導体装置
44は、必要に応じてマザーボード20の上面側のみに
実装してもよく、この場合はマザーボード20の下面側
に半導体装置44が実装されない分だけ加工工数も少な
く、より安価な半導体モジュールが得られる。
【0039】実施の形態4.図12は、この発明の実施
の形態4である半導体装置の平面図である。なお、図1
2の側面図は図2と同様である。図12において、半導
体装置54は、実施の形態1におけると同様、その基板
11の上下面に第1群の外部接続用端子である外部接続
用ランド14b、及び第2群の外部接続用端子である外
部接続用ランド14aが千鳥状に配置されているが、更
に、外部接続用ランド14a,14bの各配列の両端の
延長線上に、パッケージ本体18の外部電極19に接続
されない外部接続用ダミーランド30a、30bが設け
られている点が特徴である。
【0040】このような構成の半導体装置54によれ
ば、半導体モジュールを構成するときに、半導体装置5
4がマザーボード20に半田バンプ16(いずれも図示
せず)で固定される距離が一番長い外端位置に外部接続
用ダミーランド30a、30bが配置されているので、
実施の形態1では、半田バンプ16で固定される距離が
一番長い両端に位置する外部接続用ランド14a,14
bにおける半田接合部に最も大きい熱変形力が生じてい
たのを、外部接続用ダミーランド30a、30bに負担
させることとなり、両端の外部接続用ランド14a,1
4bにおける半田接合部の破断を効果的に防止すること
ができる。
【0041】上記半導体装置54を用いた半導体モジュ
ール(図示せず)は、実施の形態2におけると同様、基
板11の外部接続用ランド14a,14b及び外部接続
用ダミーランド30a、30bに接合された半田バンプ
16とマザーボード20のランド21とを接合して半導
体装置54を電気的に接続すると共に、機械的にも固定
する。この場合において、半田バンプ16が接合される
外部接続用ランド14a,14b、外部接続用ダミーラ
ンド子30a、30b及びランド21の直径寸法を同一
として接合面積を同じにすることにより、半導体モジュ
ール35を構成する接合部の局部的な弱い部分をなくし
て熱疲労寿命を延ばすことができる。また、上記半導体
装置54を用いた半導体モジュールは、基板11の外部
接続用ランド14a,14b及び外部接続用ダミーラン
ド30a、30bに接合された半田バンプ16とマザー
ボード20のランド21とを接合し、実施の形態3にお
けると同様、上面側の外部接続用ランド14a,14b
及び外部接続用ダミーランド30a、30bがマザーボ
ード20のランド21に接続される位置と、下面側の外
部接続用ランド14a,14b及び外部接続用ダミーラ
ンド30a、30bがマザーボード20のランド21に
接続される位置とを横方向にずらして構成させてもよ
く、実施の形態3におけると同様の効果を奏する。な
お、この場合においても、半田バンプ16が接合される
外部接続用ランド14a,14b、外部接続用ダミーラ
ンド子30a、30b及びランド21の直径寸法を同一
としてもよく、上記と同様の効果を奏する。
【0042】
【発明の効果】この発明は、以上のように構成したの
で、以下に示す効果を奏する。基板に実装用ランドと外
部接続用の半田バンプに接続されICパッケージが実装
される領域の外側に設けられた外部接続用ランド及び上
記実装用ランドと外部接続用ランド間を接続する配線を
設け、パッケージ本体の裏面に露出された外部電極を有
するICパッケージの外部電極を上記実装用ランドに接
合して半導体装置を構成し、また、この半導体装置を実
装して半導体モジュールを構成したので、薄型の半導体
装置及び半導体モジュールが得られる。また、ICパッ
ケージをBOCパッケージとし、基板に実装したとき裏
面に突出するポッティング樹脂部の侵入を受け入れる貫
通穴を基板に設けて半導体装置を構成したので、更に薄
型の半導体装置及び半導体モジュールが得られる。ま
た、外部接続用ランドを、パッケージ本体の両側に配線
ピッチの2倍ピッチで配列された第1群の外部接続用ラ
ンドと、この第1群の外部接続用ランドの外側に配線ピ
ッチの2倍ピッチで配列された第2群の外部接続用ラン
ドとで構成し、この第1群及び第2群の外部接続用ラン
ドの各ランドの列方向の配設位置を相互にずらしたの
で、外部接続用の半田バンプの直径及び半田バンプ間隔
の寸法をICパッケージの外部電極ピッチに拘りなく適
正に選定できるので、半田バンプ間の短絡を生じず、ま
た、半田バンプの接合部における熱疲労或いは熱変形等
による破断を生じず、かつ、実装面積の小さい半導体装
置及び半導体モジュールが得られる。
【0043】また、基板の上面及び下面に設けられた第
1群及び第2群の外部接続用ランド列の各列端の外側
に、ICパッケージの外部電極と接続されない外部接続
用ダミーランドを設けて半田バンプが接合された外部接
続用ランドと同じ面に設けられた外部接続用ダミーラン
ドに半田バンプを設ける構成としたので、外部接続用ラ
ンド列の両端のランドの半田接合部における破断を効果
的に防止できる半導体装置及び半導体モジュールが得ら
れる。また、半田バンプが接合された外部接続用ラン
ド、外部接続用ダミーランド及びランドの直径寸法を同
一寸法としたので、接合部における局部的な弱い部分が
なくなり、半導体モジュールの熱疲労寿命を延ばすこと
ができる。
【0044】第1群及び第2群の外部接続用ランド及び
外部接続用ダミーランド列の各列のランドの列方向の配
設位置が相互にずらして設けられた半導体装置をマザー
ボードの上面及び下面に実装し、上面側のマザーボード
のランドに接合される外部接続用ランド及び外部接続用
ダミーランドの列と下面側のマザーボードのランドに接
合される外部接続用ランド及び外部接続用ダミーランド
の列とを横方向にずらして設けたので、等価縦弾性係数
が小さくなって、熱疲労或いは熱変形等による半田バン
プとの接合部における応力が緩和され、破断を効果的に
抑止できる半導体モジュールが得られる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1である半導体装置の
平面図である。
【図2】 図1の半導体装置の側面図である。
【図3】 図1の他の半導体装置の側面図である。
【図4】 図1における基板の平面図である。
【図5】 図1の要部拡大平面図である。
【図6】 図5のVI-VI 方向に見た断面図である。
【図7】 この発明の実施の形態2である、図1,図2
に示した半導体装置をマザーボードに取り付けた半導体
モジュールの平面図である。
【図8】 図7の半導体装置の側面図である。
【図9】 図7の他の半導体装置の側面図である。
【図10】 この発明の実施の形態3である図7でBO
Cパッケージを用いた半導体モジュールのX-X 方向に見
た拡大断面図である。
【図11】 図7でBOCパッケージを用いた他の半導
体モジュールのX-X方向に見た拡大断面図である。
【図12】 この発明の実施の形態4である半導体装置
の平面図である。
【図13】 従来の半導体装置の平面図である。
【図14】 図13の側面図である。
【図15】 図13,図14に示した半導体装置をマザ
ーボードに取り付けた従来の半導体モジュールの側面図
である。
【図16】 変形を生じた従来の半導体モジュールの上
下面の半田バンプを模式的に示す要部側面図である。
【符号の説明】
11;基板 12;貫通穴 13;実装用ランド 1
4;外部接続用ランド 15;配線 16;半田バンプ 17;ICパッケージ 18;パッケージ本体 18a;ポッティング樹脂部
19;外部電極 20;マザーボード 21;ランド 34,44,5
4;半導体装置 35,45;半導体モジュール 40;BOCパッケー

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 パッケージ本体の裏面に露出された複数
    の外部電極を有するICパッケージ、上記外部電極が接
    合された実装用ランドと外部接続用の半田バンプに接続
    され上記ICパッケージが実装される領域の外側に設け
    られた外部接続用ランドと上記実装用ランド及び上記外
    部接続用ランド間を接続する配線とが設けられた基板を
    備えたことを特徴とする半導体装置。
  2. 【請求項2】 実装用ランド、外部接続用ランド及び配
    線は基板の上面及び下面に設けられ、上記外部接続用ラ
    ンドのうち基板の上下面の対応する外部接続用ランド間
    は電気的に接続されて、その一方の外部接続用ランドに
    半田バンプが接合され、ICパッケージの外部電極は上
    記基板の上下面の実装用ランドの少なくとも一方に接合
    されていることを特徴とする請求項1記載の半導体装
    置。
  3. 【請求項3】 ICパッケージはBOCパッケージであ
    り、このBOCパッケージが基板に実装されたとき上記
    BOCパッケージのワイヤボンデング部を封止して突出
    したポッティング樹脂部の侵入を受け入れる貫通穴が上
    記基板に設けられていることを特徴とする請求項1又は
    請求項2記載の半導体装置。
  4. 【請求項4】 外部接続用ランドは、パッケージ本体の
    両側に配線ピッチの2倍ピッチで配列された第1群の外
    部接続用ランドと、この第1群の外部接続用ランド列の
    外側に配線ピッチの2倍ピッチで配列され、その各ラン
    ドの列方向の配設位置が上記第1群の外部接続用ランド
    の各ランドの列方向の配設位置とずらして設けられた第
    2群の外部接続用ランドとを備えたものであることを特
    徴とする請求項1〜請求項3のいずれか1項記載の半導
    体装置。
  5. 【請求項5】 基板の上面及び下面に設けられた第1群
    の外部接続用ランド列及び第2群の外部接続用ランド列
    の各列端の外側に、ICパッケージの外部電極と接続さ
    れない外部接続用ダミーランドが設けられ、半田バンプ
    が接合された外部接続用ランドと同じ面に設けられた上
    記外部接続用ダミーランドに半田バンプが接合されてい
    ることを特徴とする請求項4記載の半導体装置。
  6. 【請求項6】 半導体装置が実装されるランドがその上
    面及び下面に設けられたマザーボード、半田バンプが上
    記ランドに接合されている請求項1〜請求項4のいずれ
    か1項記載の半導体装置を備えたことを特徴とする半導
    体モジュール。
  7. 【請求項7】 半田バンプが接合された外部接続用ラン
    ド及びランドの直径寸法は同一寸法であることを特徴と
    する請求項6記載の半導体モジュール。
  8. 【請求項8】 請求項6又は請求項7記載の半導体モジ
    ュールであって、マザーボードの上面に第1の半導体装
    置の一方側の第1群の外部接続用ランドに接合された半
    田バンプが配列され、上記第1の半導体装置の一方側と
    同じ側の上記マザーボードの下面側に第2の半導体装置
    の一方側の第2群の外部接続用ランドに接合された半田
    バンプが配列されると共に、上記第1の半導体装置の他
    方側は第2群の外部接続用ランドに接合された半田バン
    プが配列され、上記第1の半導体装置の他方側と同じ側
    の上記マザーボードの下面側に上記第2の半導体装置の
    他方側の第1群の外部接続用ランドに接合された半田バ
    ンプが配列されていることを特徴とする半導体モジュー
    ル。
  9. 【請求項9】 半導体装置が実装されるランドがその上
    面及び下面に設けられたマザーボード、半田バンプが上
    記ランドに接合されている請求項5記載の半導体装置を
    備えたことを特徴とする半導体モジュール。
  10. 【請求項10】 半田バンプが接合された外部接続用ラ
    ンド及び外部接続用ダミーランド並びにランドの直径寸
    法は同一寸法であることを特徴とする請求項9記載の半
    導体モジュール。
  11. 【請求項11】 請求項9又は請求項10記載の半導体
    モジュールであって、マザーボードの上面に第1の半導
    体装置の一方側の第1群の外部接続用ランド及び該第1
    群の外部接続用ランド列と同じ列の外部接続用ダミーラ
    ンドに接合された半田バンプが配列され、上記第1の半
    導体装置の一方側と同じ側の上記マザーボードの下面側
    に第2の半導体装置の一方側の第2群の外部接続用ラン
    ド及び該第2群の外部接続用ランド列と同じ列の外部接
    続用ダミーランドに接合されたに半田バンプが配列され
    ると共に、上記第1の半導体装置の他方側は第2群の外
    部接続用ランド及び該第2群の外部接続用ランド列と同
    じ列の外部接続用ダミーランドに接合されたに半田バン
    プが配列され、上記第1の半導体装置の他方側と同じ側
    の上記マザーボードの下面側に上記第2の半導体装置の
    他方側の第1群の外部接続用ランド及び該第1群の外部
    接続用ランド列と同じ列の外部接続用ダミーランドに接
    合された半田バンプが配列されていることを特徴とする
    半導体モジュール。
JP2000159503A 2000-05-30 2000-05-30 半導体装置及びそれを用いた半導体モジュール Pending JP2001339043A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000159503A JP2001339043A (ja) 2000-05-30 2000-05-30 半導体装置及びそれを用いた半導体モジュール
US09/704,699 US6617695B1 (en) 2000-05-30 2000-11-03 Semiconductor device and semiconductor module using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000159503A JP2001339043A (ja) 2000-05-30 2000-05-30 半導体装置及びそれを用いた半導体モジュール

Publications (1)

Publication Number Publication Date
JP2001339043A true JP2001339043A (ja) 2001-12-07

Family

ID=18663815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000159503A Pending JP2001339043A (ja) 2000-05-30 2000-05-30 半導体装置及びそれを用いた半導体モジュール

Country Status (2)

Country Link
US (1) US6617695B1 (ja)
JP (1) JP2001339043A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007139132A1 (ja) * 2006-05-31 2007-12-06 Toshihiko Mizukami 半導体装置
CN100449754C (zh) * 2002-09-18 2009-01-07 恩益禧电子股份有限公司 半导体器件及其制造方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270762A (ja) * 2001-03-09 2002-09-20 Sony Corp 半導体装置
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
DE10148120B4 (de) * 2001-09-28 2007-02-01 Infineon Technologies Ag Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
JP2003110091A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6751113B2 (en) 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7098073B1 (en) * 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
DE102006001767B4 (de) * 2006-01-12 2009-04-30 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7652361B1 (en) * 2006-03-03 2010-01-26 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
US20080142836A1 (en) * 2006-12-15 2008-06-19 Darwin Gene Enicks Method for growth of alloy layers with compositional curvature in a semiconductor device
US8786072B2 (en) * 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US9147644B2 (en) 2008-02-26 2015-09-29 International Rectifier Corporation Semiconductor device and passive component integration in a semiconductor package
US20120032327A1 (en) * 2010-08-09 2012-02-09 Fujitsu Limited Systems and methods for reinforcing chip packages
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
JP2014528652A (ja) 2011-10-03 2014-10-27 インヴェンサス・コーポレイション パッケージの中心から端子グリッドをオフセットすることによるスタブ最小化
US8659142B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8610260B2 (en) 2011-10-03 2013-12-17 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
DE102014204722A1 (de) * 2014-03-14 2015-09-17 Robert Bosch Gmbh Elektronisches Modul sowie Verfahren und Vorrichtung zum Herstellen eines elektronischen Moduls
JP6586629B2 (ja) * 2014-04-17 2019-10-09 パナソニックIpマネジメント株式会社 半導体パッケージ及び半導体装置
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP6124032B2 (ja) * 2015-08-04 2017-05-10 パナソニックIpマネジメント株式会社 実装構造体と実装構造体の製造方法
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW338180B (en) 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly
JP2765571B2 (ja) 1996-09-17 1998-06-18 株式会社日立製作所 マルチチップモジュール
JP2870528B1 (ja) 1997-10-01 1999-03-17 日本電気株式会社 3次元メモリモジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100449754C (zh) * 2002-09-18 2009-01-07 恩益禧电子股份有限公司 半导体器件及其制造方法
WO2007139132A1 (ja) * 2006-05-31 2007-12-06 Toshihiko Mizukami 半導体装置

Also Published As

Publication number Publication date
US6617695B1 (en) 2003-09-09

Similar Documents

Publication Publication Date Title
JP2001339043A (ja) 半導体装置及びそれを用いた半導体モジュール
US8653655B2 (en) Semiconductor device and manufacturing method thereof
JP3000975B2 (ja) 半導体素子の実装構造
JP2005101031A (ja) 半導体集積回路装置、及び電子機器
US6492714B1 (en) Semiconductor device and semiconductor module
US6410366B1 (en) Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
US20020135051A1 (en) Semiconductor device and lead frame therefor
KR20030019439A (ko) 반도체장치
JPH0563138A (ja) 半導体集積回路装置
JP4038021B2 (ja) 半導体装置の製造方法
JP3659872B2 (ja) 半導体装置
KR100396869B1 (ko) 연성인쇄회로기판의 접합방법
JP2002231761A (ja) 電子部品実装体および電子部品
JPH11163054A (ja) 半導体装置の構造及びその製造方法
JPH08139226A (ja) 半導体回路装置及びその回路実装方法
JPH06268141A (ja) 電子回路装置の実装方法
JP3623641B2 (ja) 半導体装置
JP3509532B2 (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
JPH1140605A (ja) テープキャリアパッケージ
JPS6343897B2 (ja)
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
JP2011119580A (ja) 電子装置及びその製造方法
JP2005064274A (ja) プリント回路板及びプリント回路板の製造方法
JPH0590335A (ja) 半導体装置
JPH09275271A (ja) プリント配線板、その製造方法、およびプリント回路基板

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123