JPH09275271A - プリント配線板、その製造方法、およびプリント回路基板 - Google Patents
プリント配線板、その製造方法、およびプリント回路基板Info
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- JPH09275271A JPH09275271A JP8014796A JP8014796A JPH09275271A JP H09275271 A JPH09275271 A JP H09275271A JP 8014796 A JP8014796 A JP 8014796A JP 8014796 A JP8014796 A JP 8014796A JP H09275271 A JPH09275271 A JP H09275271A
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- printed wiring
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】ＢＧＡ型の半導体パッケージを容易にかつ高い
信頼性で実装できるプリント配線板、その製造方法、お
よびプリント回路基板を提供することにある。 【解決手段】プリント配線板１２は、絶縁基板１６上に
形成された導体パターン１８を有し、この導体パターン
は複数の実装パッド２０を含んでいる。各実装パッド上
には円柱形状のバンプ２２が突設され、このバンプは、
高融点半田層２４と共晶半田層２６とを積層して形成さ
れている。ＢＧＡ型の半導体パッケージ１４は、高融点
半田からなる複数の半田ボール３８を有し、これらの半
田ボールがバンプ上に載置された状態で、プリント配線
板１２上に実装されている。
信頼性で実装できるプリント配線板、その製造方法、お
よびプリント回路基板を提供することにある。 【解決手段】プリント配線板１２は、絶縁基板１６上に
形成された導体パターン１８を有し、この導体パターン
は複数の実装パッド２０を含んでいる。各実装パッド上
には円柱形状のバンプ２２が突設され、このバンプは、
高融点半田層２４と共晶半田層２６とを積層して形成さ
れている。ＢＧＡ型の半導体パッケージ１４は、高融点
半田からなる複数の半田ボール３８を有し、これらの半
田ボールがバンプ上に載置された状態で、プリント配線
板１２上に実装されている。
Description
【０００１】
【発明が属する技術分野】この発明は、半導体パッケー
ッジ、例えば、接続端子として機能する多数の半田ボー
ルの取り付けられたボールグリッドアレイ型の半導体パ
ッケージの実装に適したプリント配線板、その製造方
法、並びに、上記プリント配線板および半導体パッケー
ジを備えたプリント回路基板に関する。
ッジ、例えば、接続端子として機能する多数の半田ボー
ルの取り付けられたボールグリッドアレイ型の半導体パ
ッケージの実装に適したプリント配線板、その製造方
法、並びに、上記プリント配線板および半導体パッケー
ジを備えたプリント回路基板に関する。
【０００２】
【従来の技術】近年、半導体パッケージとして、ボール
グリッドアレイ型の半導体パッケージが普及しつつあ
る。この種の半導体パッケージは、パッケージ本体の一
表面上に形成された多数の接続パッドを有し、これらの
接続パッド上に、共晶半田を介して半田ボールが取り付
けられている。そして、これらの半田ボールは半導体パ
ッケージの接続端子として機能する。
グリッドアレイ型の半導体パッケージが普及しつつあ
る。この種の半導体パッケージは、パッケージ本体の一
表面上に形成された多数の接続パッドを有し、これらの
接続パッド上に、共晶半田を介して半田ボールが取り付
けられている。そして、これらの半田ボールは半導体パ
ッケージの接続端子として機能する。
【０００３】上記構成のボールグリッドアレイ型（以
下、ＢＧＡ型と称する）の半導体パッケージをプリント
配線板の導体パターン上に実装する場合、導体パターン
の実装パッド上に共晶半田を印刷した後、実装パッド上
に半田ボールが載った状態で半導体パッケージをプリン
ト配線板上に配置し、リフロー半田付けを行なう。
下、ＢＧＡ型と称する）の半導体パッケージをプリント
配線板の導体パターン上に実装する場合、導体パターン
の実装パッド上に共晶半田を印刷した後、実装パッド上
に半田ボールが載った状態で半導体パッケージをプリン
ト配線板上に配置し、リフロー半田付けを行なう。
【０００４】ボールグリッドアレイ型の半導体パッケー
ジによれば、接続端子としての半田ボールはパッケージ
本体の一表面上に設けられているため、接続端子間のピ
ッチを広くとることができ、他の半導体パッケージに比
較して、多ピン化が容易となる。また、リフローによる
一括実装が可能であるという利点も有している。
ジによれば、接続端子としての半田ボールはパッケージ
本体の一表面上に設けられているため、接続端子間のピ
ッチを広くとることができ、他の半導体パッケージに比
較して、多ピン化が容易となる。また、リフローによる
一括実装が可能であるという利点も有している。
【０００５】
【発明が解決しようとする課題】しかしながら、ＢＧＡ
型の半導体パッケージにおいては、その構成上、パッケ
ージの重量、材質、寸法等により、機械的な負荷が半田
ボール部分に直接作用する。実際、セラミック等の比較
的重いパッケージ本体を有する半導体パッケージや、多
ピン化された寸法の大きな半導体パッケージでは、クワ
ードフラットパッケージ（ＱＦＰ）に比較して、温度サ
イクル等のストレス試験における接合部のクラック発生
率が高く、信頼性の面で劣るという問題がある。
型の半導体パッケージにおいては、その構成上、パッケ
ージの重量、材質、寸法等により、機械的な負荷が半田
ボール部分に直接作用する。実際、セラミック等の比較
的重いパッケージ本体を有する半導体パッケージや、多
ピン化された寸法の大きな半導体パッケージでは、クワ
ードフラットパッケージ（ＱＦＰ）に比較して、温度サ
イクル等のストレス試験における接合部のクラック発生
率が高く、信頼性の面で劣るという問題がある。
【０００６】これらの解決策として、パッケージ本体を
テープ等によって形成することにより軽量化やピッチの
狭小化を図ることも考えられるが、この場合、半導体パ
ッケージ自身の改善が必要になるとともに、放熱性の低
下、プリント配線技術の難易度が上がる等の問題があ
る。更に、半導体パッケージの実装コストも高くなる。
テープ等によって形成することにより軽量化やピッチの
狭小化を図ることも考えられるが、この場合、半導体パ
ッケージ自身の改善が必要になるとともに、放熱性の低
下、プリント配線技術の難易度が上がる等の問題があ
る。更に、半導体パッケージの実装コストも高くなる。
【０００７】この発明は以上の点に鑑みなされてもの
で、その目的は、ＢＧＡ型の半導体パッケージを容易に
実装できるとともに、その接合部の損傷を低減し信頼性
の高いプリント配線板、およびその製造方法、並びに、
プリント回路基板を提供することにある。
で、その目的は、ＢＧＡ型の半導体パッケージを容易に
実装できるとともに、その接合部の損傷を低減し信頼性
の高いプリント配線板、およびその製造方法、並びに、
プリント回路基板を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の請求項１に係るプリント配線板は、複数
の実装パッドを含む導体パターンと、上記実装パッド上
に突設されているとともに上記半田ボールが接続される
柱状のバンプと、を備え、上記バンプは、高融点半田層
と共晶半田層とを積層して形成されていることを特徴と
している。
め、この発明の請求項１に係るプリント配線板は、複数
の実装パッドを含む導体パターンと、上記実装パッド上
に突設されているとともに上記半田ボールが接続される
柱状のバンプと、を備え、上記バンプは、高融点半田層
と共晶半田層とを積層して形成されていることを特徴と
している。
【０００９】また、この発明の請求項２に係るプリント
配線板によれば、実装パッド上に突設されたバンプは、
実装パッド上に形成された銅メッキ層と、上記銅メッキ
層上に積層された高融点半田層および共晶半田層と、を
有していることを特徴としている。
配線板によれば、実装パッド上に突設されたバンプは、
実装パッド上に形成された銅メッキ層と、上記銅メッキ
層上に積層された高融点半田層および共晶半田層と、を
有していることを特徴としている。
【００１０】請求項３に係るこの発明のプリント配線板
の製造方法は、絶縁基板上に、複数の実装パッドを含む
導体パターンを形成し、上記絶縁基板上に、上記導体パ
ターンに重ねて銅メッキ層を形成し、上記実装パッドを
除く上記銅メッキ層上にレジスト層を形成し、上記レジ
スト層の形成後、電解メッキにより上記実装パッド上に
高融点半田層を形成し、上記高融点半田層に重ねて共晶
半田層を形成し、上記共晶半田層の形成後、上記レジズ
ト層および銅メッキ層を除去することを特徴としてい
る。
の製造方法は、絶縁基板上に、複数の実装パッドを含む
導体パターンを形成し、上記絶縁基板上に、上記導体パ
ターンに重ねて銅メッキ層を形成し、上記実装パッドを
除く上記銅メッキ層上にレジスト層を形成し、上記レジ
スト層の形成後、電解メッキにより上記実装パッド上に
高融点半田層を形成し、上記高融点半田層に重ねて共晶
半田層を形成し、上記共晶半田層の形成後、上記レジズ
ト層および銅メッキ層を除去することを特徴としてい
る。
【００１１】更に、請求項５に係るこの発明のプリント
回路基板は、プリント配線板と、このプリント配線板上
に実装されたボールグリッドアレイ型の半導体パッケー
ジと、を備えている。上記プリント配線板は、複数の実
装パッドを含む導体パターンと、上記実装パッド上に突
設されているとともに、高融点半田層と共晶半田層とを
積層して形成された柱状のバンプと、を備え、また、上
記ボールグリッドアレイ型の半導体パッケージは、多数
の接続パッドが設けられた実装面を有するパッケージ本
体と、高融点半田で形成されているとともに、上記接続
パッドに接合された多数の半田ボールと、を備えてい
る。
回路基板は、プリント配線板と、このプリント配線板上
に実装されたボールグリッドアレイ型の半導体パッケー
ジと、を備えている。上記プリント配線板は、複数の実
装パッドを含む導体パターンと、上記実装パッド上に突
設されているとともに、高融点半田層と共晶半田層とを
積層して形成された柱状のバンプと、を備え、また、上
記ボールグリッドアレイ型の半導体パッケージは、多数
の接続パッドが設けられた実装面を有するパッケージ本
体と、高融点半田で形成されているとともに、上記接続
パッドに接合された多数の半田ボールと、を備えてい
る。
【００１２】そして、上記半導体パッケージは、上記半
田ボールを上記バンプ上に載置した状態で上記プリント
配線板に実装されていることを特徴としている。上記の
ように構成されたプリント配線板によれば、プリント配
線板上に半導体パッケージを実装する場合、半導体パッ
ケージの各半田ボールがプリント配線板のバンプ上に載
置された状態で半導体パッケージを配置し、リフロー半
田付けを行なう。リフロー半田付け時、バンプの共晶半
田層が溶融して半田ボールに半田付けされるとともに、
バンプの高融点半田層は溶融することなくほぼ柱状に保
持される。そのため、半導体パッケージは、半田ボール
およびバンプにより、プリント配線板から所定の高さ保
持した状態でプリント配線板上に実装され、かつ、半田
ボールはバンプを介して実装パッドに電気的に接続され
る。
田ボールを上記バンプ上に載置した状態で上記プリント
配線板に実装されていることを特徴としている。上記の
ように構成されたプリント配線板によれば、プリント配
線板上に半導体パッケージを実装する場合、半導体パッ
ケージの各半田ボールがプリント配線板のバンプ上に載
置された状態で半導体パッケージを配置し、リフロー半
田付けを行なう。リフロー半田付け時、バンプの共晶半
田層が溶融して半田ボールに半田付けされるとともに、
バンプの高融点半田層は溶融することなくほぼ柱状に保
持される。そのため、半導体パッケージは、半田ボール
およびバンプにより、プリント配線板から所定の高さ保
持した状態でプリント配線板上に実装され、かつ、半田
ボールはバンプを介して実装パッドに電気的に接続され
る。
【００１３】
【発明の実施の形態】以下、図面を参照しながらこの発
明の実施の形態について詳細に説明する。図１および図
２に示すように、この発明の実施の形態に係るプリント
回路基板１０は、プリント配線板１２と、プリント配線
板上に実装された電子部品としてボールグリッドアレイ
型の半導体パッケージ１４と、を備えている。
明の実施の形態について詳細に説明する。図１および図
２に示すように、この発明の実施の形態に係るプリント
回路基板１０は、プリント配線板１２と、プリント配線
板上に実装された電子部品としてボールグリッドアレイ
型の半導体パッケージ１４と、を備えている。
【００１４】プリント配線板１２は、例えば、ポリイミ
ド等により形成された絶縁基板１６と、絶縁基板の両表
面上に形成された導体パターン１８と、を有し、この導
体パターンは複数の実装パッド２０を備えている。各実
装パッド２０上には、ほぼ円柱形状のバンプ２２が突設
されている。
ド等により形成された絶縁基板１６と、絶縁基板の両表
面上に形成された導体パターン１８と、を有し、この導
体パターンは複数の実装パッド２０を備えている。各実
装パッド２０上には、ほぼ円柱形状のバンプ２２が突設
されている。
【００１５】各バンプ２２は、後述するように、円柱形
状の高融点半田層２４上に共晶半田層２６を積層して構
成されている。高融点半田層２４としては、すずおよび
鉛を１０対９０の割合で混合したものが使用され、その
融点は約２８０度となっている。また、共晶半田層２６
としては、すずおよび鉛を６３対３７の割合で混合した
ものが使用され、その融点は約１８３度となっている。
状の高融点半田層２４上に共晶半田層２６を積層して構
成されている。高融点半田層２４としては、すずおよび
鉛を１０対９０の割合で混合したものが使用され、その
融点は約２８０度となっている。また、共晶半田層２６
としては、すずおよび鉛を６３対３７の割合で混合した
ものが使用され、その融点は約１８３度となっている。
【００１６】更に、絶縁基板１６の両面には、バンプ２
２を除いて導体パターン１８を覆うように、ソルダレジ
スト層３０が形成されている。一方、半導体パッケージ
１４は樹脂あるいはセラミックにより形成された偏平な
矩形状のパッケージ本体３２を有し、実装面としてのパ
ッケージ本体の下面には多数の接続パッド３４が並んで
形成されている。これらの接続パッド３４は、パッケー
ジ本体３２内に収納された図示しない半導体素子に導通
している。各接続パッド３４には、共晶半田３６により
半田ボール３８が接合されている。そして、これらの半
田ボール３８により半導体パッケージ１４の接続端子が
構成されている。
２を除いて導体パターン１８を覆うように、ソルダレジ
スト層３０が形成されている。一方、半導体パッケージ
１４は樹脂あるいはセラミックにより形成された偏平な
矩形状のパッケージ本体３２を有し、実装面としてのパ
ッケージ本体の下面には多数の接続パッド３４が並んで
形成されている。これらの接続パッド３４は、パッケー
ジ本体３２内に収納された図示しない半導体素子に導通
している。各接続パッド３４には、共晶半田３６により
半田ボール３８が接合されている。そして、これらの半
田ボール３８により半導体パッケージ１４の接続端子が
構成されている。
【００１７】なお、各半田ボール３８は高融点半田によ
って形成されている。上記のように構成された半導体パ
ッケージ１４をプリント配線板１２上に実装する場合に
は、各半田ボール３８がバンプ２２を介して所定の実装
パッド２０上に位置するように、半導体パッケージ１４
をプリント配線板１２上に配置および保持する。そし
て、この状態でリフロー半田付けを行なう。それによ
り、各バンプ２２の共晶半田層２６が溶融し、半田ボー
ル３８とバンプ２２の高融点半田層２４とが導通する。
その結果、図１に示すように、半導体パッケージ１４
は、半田ボール３８およびバンプ２２を介して実装パッ
ド２０に電気的に接続されるとともに、プリント配線板
１２上に実装される。
って形成されている。上記のように構成された半導体パ
ッケージ１４をプリント配線板１２上に実装する場合に
は、各半田ボール３８がバンプ２２を介して所定の実装
パッド２０上に位置するように、半導体パッケージ１４
をプリント配線板１２上に配置および保持する。そし
て、この状態でリフロー半田付けを行なう。それによ
り、各バンプ２２の共晶半田層２６が溶融し、半田ボー
ル３８とバンプ２２の高融点半田層２４とが導通する。
その結果、図１に示すように、半導体パッケージ１４
は、半田ボール３８およびバンプ２２を介して実装パッ
ド２０に電気的に接続されるとともに、プリント配線板
１２上に実装される。
【００１８】上記のように構成されたプリント回路基板
１０において、プリント配線板１２は以下の方法によっ
て製造される。まず、図３（ａ）に示すように、絶縁基
板１６の両表面に銅箔を形成し、更に、これらの銅箔を
パターニングすることにより、実装パッド２０を含む導
体パターン１８を形成する。
１０において、プリント配線板１２は以下の方法によっ
て製造される。まず、図３（ａ）に示すように、絶縁基
板１６の両表面に銅箔を形成し、更に、これらの銅箔を
パターニングすることにより、実装パッド２０を含む導
体パターン１８を形成する。
【００１９】続いて、図３（ｂ）に示すように、実装パ
ッド２０を含む導体パターン全体を覆うように、絶縁基
板１６の表面上に、銅からなるフラッシュメッキ層４０
を形成する。その後、図３（ｃ）に示すように、実装パ
ッド２０上を除くフラッシュメッキ層４０上にメッキレ
ジスト層４２を形成する。
ッド２０を含む導体パターン全体を覆うように、絶縁基
板１６の表面上に、銅からなるフラッシュメッキ層４０
を形成する。その後、図３（ｃ）に示すように、実装パ
ッド２０上を除くフラッシュメッキ層４０上にメッキレ
ジスト層４２を形成する。
【００２０】メッキレジスト層の形成後、図３（ｄ）に
示すように、電解メッキにより各実装パッド２０上にフ
ラッシュメッキ層４０を介して高融点半田層２４を形成
し、更に、電解メッキにより、高融点半田層２４上に重
ねて共晶半田層２６を形成する。それにより、各実装パ
ッド２０上には、フラッシュメッキ層４０、高融点半田
層２４、共晶半田層２６を積層してなる円柱形状のバン
プ２２が突出形成される。
示すように、電解メッキにより各実装パッド２０上にフ
ラッシュメッキ層４０を介して高融点半田層２４を形成
し、更に、電解メッキにより、高融点半田層２４上に重
ねて共晶半田層２６を形成する。それにより、各実装パ
ッド２０上には、フラッシュメッキ層４０、高融点半田
層２４、共晶半田層２６を積層してなる円柱形状のバン
プ２２が突出形成される。
【００２１】共晶半田２６の形成後、図３（ｅ）に示す
ように、メッキレジスト層４２を剥離するとともに、フ
ラッシュメッキ層４０をクイックエッチングにより除去
する。続いて、図３（ｆ）に示すように、絶縁基板１６
の両面に、実装パッド２０およびバンプ２２を除いて導
体パターン１８を覆うようにソルダレジスト層３０を形
成する。
ように、メッキレジスト層４２を剥離するとともに、フ
ラッシュメッキ層４０をクイックエッチングにより除去
する。続いて、図３（ｆ）に示すように、絶縁基板１６
の両面に、実装パッド２０およびバンプ２２を除いて導
体パターン１８を覆うようにソルダレジスト層３０を形
成する。
【００２２】最後に、共晶半田２６の加熱処理を行うこ
とにより、図２に示すように、各実装パッド２０に突設
されたほぼ円筒形状のバンプ２２を有するプリント配線
板１２が製造される。
とにより、図２に示すように、各実装パッド２０に突設
されたほぼ円筒形状のバンプ２２を有するプリント配線
板１２が製造される。
【００２３】以上のように構成されたプリント回路基板
１０によれば、プリント配線板１２の各実装パッド２０
上には柱状のバンプ２２が形成され、半導体パッケージ
１４は、このバンプ２２上に半田ボール３８が載った状
態でプリント配線板１２上に実装されている。そして、
各半田ボール３８は高融点半田によって形成され、同時
に、各バンプ２２も高融点半田層２４を備えて形成され
ている。そのため、リフロー半田付けによって半導体パ
ッケージ１４を実装した場合でも、半田ボール３８およ
び高融点半田層２４は潰れることなく一定の高さを維持
する。
１０によれば、プリント配線板１２の各実装パッド２０
上には柱状のバンプ２２が形成され、半導体パッケージ
１４は、このバンプ２２上に半田ボール３８が載った状
態でプリント配線板１２上に実装されている。そして、
各半田ボール３８は高融点半田によって形成され、同時
に、各バンプ２２も高融点半田層２４を備えて形成され
ている。そのため、リフロー半田付けによって半導体パ
ッケージ１４を実装した場合でも、半田ボール３８およ
び高融点半田層２４は潰れることなく一定の高さを維持
する。
【００２４】例えば、半田ボール３８の直径を約１mm、
高融点半田層２４の高さを約２mmとした場合、半導体パ
ッケージ１４は、合計で高さ約３mmの柱状半田部を介し
てプリント配線板１２の実装パッド２０上に実装された
状態となる。そのため、周囲の温度変化に応じて、半導
体パッケージ１４とプリント配線板１２との熱膨張差に
起因する負荷が上記柱状半田部からなる接合部に作用し
た場合でも、この柱状半田部が変形することにより負荷
を緩和することができる。その結果、クラック等の接合
部の損傷発生を低減して接続不良の発生を防止し、プリ
ント回路基板の信頼性の向上を図ることができる。
高融点半田層２４の高さを約２mmとした場合、半導体パ
ッケージ１４は、合計で高さ約３mmの柱状半田部を介し
てプリント配線板１２の実装パッド２０上に実装された
状態となる。そのため、周囲の温度変化に応じて、半導
体パッケージ１４とプリント配線板１２との熱膨張差に
起因する負荷が上記柱状半田部からなる接合部に作用し
た場合でも、この柱状半田部が変形することにより負荷
を緩和することができる。その結果、クラック等の接合
部の損傷発生を低減して接続不良の発生を防止し、プリ
ント回路基板の信頼性の向上を図ることができる。
【００２５】また、各バンプ２２は、半田ボール３８と
接触する共晶半田層２６を備えて構成され、この共晶半
田層は良好な濡れ性を有していることから、リフロー半
田付けにより、容易にかつ確実に半導体パッケージの一
括実装を実現することができる。
接触する共晶半田層２６を備えて構成され、この共晶半
田層は良好な濡れ性を有していることから、リフロー半
田付けにより、容易にかつ確実に半導体パッケージの一
括実装を実現することができる。
【００２６】フラッシュメッキを用い場合、このフラッ
シュメッキは実装パッドと同じ銅メッキであるが、膜厚
は１μｍ程度と非常に薄いため除去が容易であり、この
フラッシュメッキをエッチングによって除去する際、実
装パッドの形状変形を最小限に抑えることができる。
シュメッキは実装パッドと同じ銅メッキであるが、膜厚
は１μｍ程度と非常に薄いため除去が容易であり、この
フラッシュメッキをエッチングによって除去する際、実
装パッドの形状変形を最小限に抑えることができる。
【００２７】なお、この発明は上述した実施の形態に限
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、プリント配線板１２の各バンプ２２は、
柱状に形成されていればよく、円柱以下の角柱形状に形
成されていてもよい。また、各バンプ２２は、共晶半田
層、高融点半田層、共晶半田層を順に積層して形成して
もよい。
定されることなく、この発明の範囲内で種々変形可能で
ある。例えば、プリント配線板１２の各バンプ２２は、
柱状に形成されていればよく、円柱以下の角柱形状に形
成されていてもよい。また、各バンプ２２は、共晶半田
層、高融点半田層、共晶半田層を順に積層して形成して
もよい。
【００２８】
【発明の効果】以上詳述したように、この発明によれ
ば、高融点半田層と共晶半田層とを有する柱状のバンプ
を実装パッドに突設した構成とすることにより、ボール
グリッドアレイ型の半導体パッケージを容易に実装でき
るとともに、その接合部の損傷を低減できる信頼性の高
いプリント配線板を提供することができるとともに、そ
の製造方法、並びに、このプリント配線板を備え信頼性
の高いプリント回路基板を提供することができる。
ば、高融点半田層と共晶半田層とを有する柱状のバンプ
を実装パッドに突設した構成とすることにより、ボール
グリッドアレイ型の半導体パッケージを容易に実装でき
るとともに、その接合部の損傷を低減できる信頼性の高
いプリント配線板を提供することができるとともに、そ
の製造方法、並びに、このプリント配線板を備え信頼性
の高いプリント回路基板を提供することができる。
【図１】この発明の実施の形態にプリント回路基板を示
す断面図。
す断面図。
【図２】上記プリント回路基板を構成するプリント配線
板の断面図。
板の断面図。
【図３】上記プリント配線板の製造工程をそれぞれ示す
断面図。
断面図。
１０…プリント回路基板 １２…プリント配線板 １４…ボールグリッドアレイ型の半導体パッケージ ２０…実装パッド ２２…バンプ ２４…高融点半田層 ２６…共晶半田層 ３４…接続パッド ３８…半田ボール ４０…フラッシュメッキ層
Claims (6)
- 【請求項１】多数の半田ボールを有するボールグリッド
アレイ型の半導体パッケージが実装されるプリント配線
板において、 複数の実装パッドを含む導体パターンと、 上記実装パッド上に突設されているとともに上記半田ボ
ールが接続される柱状のバンプと、を備え、 上記バンプは、高融点半田層と共晶半田層とを積層して
形成されていることを特徴とするプリント配線板。 - 【請求項２】多数の半田ボールを有するボールグリッド
アレイ型の半導体パッケージが実装されるプリント配線
板において、 複数の実装パッドを含む導体パターンと、 上記実装パッド上に突設されているとともに上記半田ボ
ールが接続される柱状のバンプと、を備え、 上記バンプは、上記実装パッド上に形成された銅メッキ
層と、上記銅メッキ層上に積層された高融点半田層およ
び共晶半田層と、を有していることを特徴とするプリン
ト配線板。 - 【請求項３】多数の半田ボールを有するボールグリッド
アレイ型の半導体パッケージが実装されるプリント配線
板の製造方法において、 絶縁基板上に、複数の実装パッドを含む導体パターンを
形成し、 上記絶縁基板上に、上記導体パターンに重ねて銅メッキ
層を形成し、 上記実装パッドを除く上記銅メッキ層上にレジスト層を
形成し、 上記レジスト層の形成後、電解メッキにより上記実装パ
ッド上に高融点半田層を形成し、 上記高融点半田層に重ねて共晶半田層を形成し、 上記共晶半田層の形成後、上記レジズト層および銅メッ
キ層を除去することを特徴とするプリント配線板の製造
方法。 - 【請求項４】上記銅メッキ層は、フラッシュメッキによ
り形成することを特徴とする請求項３に記載のプリント
配線板の製造方法。 - 【請求項５】プリント配線板と、このプリント配線板上
に実装されたボールグリッドアレイ型の半導体パッケー
ジと、を備えたプリント回路基板において、 上記プリント配線板は、複数の実装パッドを含む導体パ
ターンと、上記実装パッド上に突設されているととも
に、高融点半田層と共晶半田層とを積層して形成された
柱状のバンプと、を備え、 上記ボールグリッドアレイ型の半導体パッケージは、多
数の接続パッドが設けられた実装面を有するパッケージ
本体と、高融点半田で形成されているとともに、上記接
続パッドに接合された多数の半田ボールと、を備え、 上記半導体パッケージは、上記半田ボールを上記バンプ
上に載置した状態で上記プリント配線板に実装されてい
ることを特徴とするプリント回路基板。 - 【請求項６】上記半田ボールは高融点半田により形成さ
れていることを特徴とする請求項５に記載のプリント回
路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014796A JPH09275271A (ja) | 1996-04-02 | 1996-04-02 | プリント配線板、その製造方法、およびプリント回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014796A JPH09275271A (ja) | 1996-04-02 | 1996-04-02 | プリント配線板、その製造方法、およびプリント回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275271A true JPH09275271A (ja) | 1997-10-21 |
Family
ID=13710177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014796A Pending JPH09275271A (ja) | 1996-04-02 | 1996-04-02 | プリント配線板、その製造方法、およびプリント回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109219230A (zh) * | 2017-07-03 | 2019-01-15 | 三星电机株式会社 | 多层印刷电路板 |
| CN111836474A (zh) * | 2019-04-22 | 2020-10-27 | 株式会社安川电机 | 电子设备及其制造方法、以及印刷基板及其制造方法 |
-
1996
- 1996-04-02 JP JP8014796A patent/JPH09275271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109219230A (zh) * | 2017-07-03 | 2019-01-15 | 三星电机株式会社 | 多层印刷电路板 |
| CN109219230B (zh) * | 2017-07-03 | 2023-11-28 | 三星电机株式会社 | 多层印刷电路板 |
| CN111836474A (zh) * | 2019-04-22 | 2020-10-27 | 株式会社安川电机 | 电子设备及其制造方法、以及印刷基板及其制造方法 |
| CN111836474B (zh) * | 2019-04-22 | 2023-11-24 | 株式会社安川电机 | 电子设备及其制造方法、以及印刷基板及其制造方法 |
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