KR102064870B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102064870B1
KR102064870B1 KR1020130097341A KR20130097341A KR102064870B1 KR 102064870 B1 KR102064870 B1 KR 102064870B1 KR 1020130097341 A KR1020130097341 A KR 1020130097341A KR 20130097341 A KR20130097341 A KR 20130097341A KR 102064870 B1 KR102064870 B1 KR 102064870B1
Authority
KR
South Korea
Prior art keywords
pads
command
memory
address
data
Prior art date
Application number
KR1020130097341A
Other languages
English (en)
Other versions
KR20150019901A (ko
Inventor
권흥규
임경묵
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130097341A priority Critical patent/KR102064870B1/ko
Priority to US14/283,833 priority patent/US9214441B2/en
Publication of KR20150019901A publication Critical patent/KR20150019901A/ko
Application granted granted Critical
Publication of KR102064870B1 publication Critical patent/KR102064870B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/3001—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 제 1 방향으로 상호 이격되어 실장되는 제1 및 제 2 메모리 칩들, 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 3 및 제 4 메모리 칩들, 및 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 1 및 제 2 점퍼 칩들을 포함하는 제 1 반도체 패키지 및 제 2 패키지 기판 및 상기 제 2 패키지 기판 상에 실장된 로직 칩을 포함하는 제 2 반도체 패키지를 포함하되, 상기 제 1 반도체 패키지는 상기 제 2 반도체 패키지 상에 배치되고, 상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 3 및 제 4 메모리 칩들로부터 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package including the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 용량이 상이한 메모리 칩들을 포함하는 반도체 패키지에 관한 것이다.
최근에 휴대용 멀티미디어 플레이어(PMP), 모바일 폰(mobile phone), 스마트 폰(smart phone), GPS(global positioning system) 내비게이션 장치, 디지털 카메라, 디지털 비디오 카메라 또는 PDA 등의 휴대용 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 하나의 시스템 내에 복수의 프로세서들을 채용한 멀티 프로세서 시스템의 사용이 급격히 증가하고 있다.
예를 들어, 모바일 폰에는 사용자들의 컨버젼스(convergence) 요구에 따라, 기본적인 전화 기능 이외에 음악, 게임, 카메라, 결제기능, 또는 동영상 기능 등이 추가적으로 구현될 수 있다. 이에 따라, 통신 변복조 기능을 수행하는 통신 프로세서와, 상기 통신 기능을 제외한 어플리케이션 기능을 수행하는 미디어 프로세서가 상기 모바일 폰 내의 인쇄회로 기판에 함께 채용될 필요성이 있다. 즉, 하나의 패키지 내에 복수 개의 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 특히, 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치에서는 하나의 패키지 안에 복수개의 반도체 칩들을 배열하기도 한다. 이에 따라, 하나의 패키지 내에서 복수개의 반도체 칩들이 전기적으로 연결되므로, 배선 자유도(routability)가 줄어들어 배선 연결이 복잡해질 수 있다.
또한, 멀티 프로세스 시스템에 맞는 용량이 큰 메모리 장치의 사용이 필요로 되는데, 메모리 용량을 용이하게 증대시키기 위하여 복수의 메모리 칩들을 적층하는 멀티칩 패키지 구조가 사용되고 있다.
본원 발명이 해결하고자 하는 과제는 메모리 용량이 상이한 복수의 메모리 칩들을 이용하여 메모리 용량을 증대시키는 반도체 패키지를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 배선 자유도 및 패키지 특성을 향상시킬 수 있는 패드 배치 구조를 갖는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 제 1 방향으로 상호 이격되어 실장되는 제1 및 제 2 메모리 칩들, 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 3 및 제 4 메모리 칩들 및 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 1 및 제 2 점퍼 칩들을 포함하는 제 1 반도체 패키지; 및 제 2 패키지 기판 및 상기 제 2 패키지 기판 상에 실장된 로직 칩을 포함하는 제 2 반도체 패키지를 포함하되, 상기 제 1 반도체 패키지는 상기 제 2 반도체 패키지 상에 배치되고, 상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 3 및 제 4 메모리 칩들로부터 상기 제 1 방향과 교차하는 제 2 방향으로 이격되어 배치된다.
일 실시예에 따르면, 상기 제 1 패키지 기판은 서로 대향하는 제 1 에지 및 제 2 에지를 포함하고, 상기 제 1 내지 제 4 메모리 칩들 각각은 상기 로직 칩과 전기적으로 연결되며 상기 제 2 방향으로 상호 이격되는 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들을 포함하되, 상기 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들은 상기 제 1 에지에 평행하도록 배열될 수 있다.
일 실시예에 따르면, 상기 제 2 패키지 기판은 상기 제 1 및 제 3 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 1 DQ 접속 패드들과 제 1 CA 접속 패드들; 및 상기 제 2 및 제 4 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 2 DQ 접속 패드들과 제 2 CA 접속 패드들을 포함하고, 평면적 관점에서, 상기 제 1 및 제 2 DQ 접속 패드들은 상기 메모리 데이터 패드들과 인접하고 상기 제 1 및 제 2 CA 접속 패드들은 상기 메모리 커맨드/어드레스 패드들과 인접할 수 있다.
일 실시예에 따르면, 상기 로직 칩은 상기 제 1 및 제 3 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 1 데이터 패드들 및 제 1 커맨드/어드레스 패드들; 및 상기 제 2 및 제 4 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 2 데이터 패드들 및 제 2 커맨드/어드레스 패드들을 포함하고, 상기 제 1 및 제 2 데이터 패드들 각각은 상기 제 1 및 제 2 DQ 접속 패드들과 인접하고, 상기 제 1 및 제 2 커맨드/어드레스 패드들 각각은 상기 제 1 및 제 2 CA 접속 패드들과 인접할 수 있다.
일 실시예에 따르면, 상기 제 2 패키지 기판은 상기 제 1 내지 제 4 메모리 칩들과 각각 전기적으로 연결되며 상기 제 2 패키지 기판의 일 측면을 따라 배치되는 제 1 내지 제 4 DQ 접속 패드들과 제 1 및 제 2 CA 접속 패드들을 포함하고, 상기 제 1 및 제 2 DQ 접속 패드들 사이에 상기 제 1 CA 접속 패드들이 배치되고, 상기 제 3 및 제 4 DQ 접속 패드들 사이에 상기 제 2 CA 접속 패드들이 배치될 수 있다.
일 실시예에 따르면, 상기 로직 칩은 상기 제 1 내지 제 4 메모리 칩들과 각각 전기적으로 연결되며 상기 로직 칩의 일 측면을 따라 배치되는 제 1 내지 제 4 데이터 패드들과 제 1 및 제 2 커맨드/어드레스 패드들을 포함하고, 상기 제 1 내지 제 4 데이터 패드들 각각은 상기 제 1 내지 제 4 DQ 접속 패드들과 인접하고, 상기 제 1 및 제 2 커맨드/어드레스 패드들 각각은 상기 제 1 및 제 2 CA 접속 패드들과 인접할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 2 방향으로 상호 이격되는 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들을 포함하되, 상기 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들은 상기 제 1 방향을 따라 배열되고, 상기 제 1 와이어 본딩 패드들은 와이어를 통해 상기 제 3 및 제 4 메모리 칩들과 연결될 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 메모리 칩들의 용량은 상기 제 3 및 제 4 메모리 칩들의 용량의 2배일 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판에 실장되는 로직 칩; 상기 로직 칩과 전기적으로 연결되며 상기 로직 칩으로부터 제 1 방향으로 이격되어 상기 패키지 기판 상에 실장되는 제 1 및 제 2 메모리 칩들; 상기 로직 칩과 전기적으로 연결되며 상기 제 1 및 제 2 반도체 칩들 상에 각각 적층되는 제 3 및 제 4 메모리 칩들; 및 상기 제 1 및 제 2 반도체 칩들 상에 각각 적층되는 제 1 및 제 2 점퍼 칩들을 포함하되, 상기 제 1 및 제 2 메모리 칩들은 상기 제 1 방향과 교차하는 제 2 방향으로 상호 이격되고, 상기 제 1 및 제 2 점퍼 칩들은 각각 상기 제 3 및 제 4 메모리 칩들로부터 상기 제 1 방향으로 이격되고, 상기 제 1 및 제 2 메모리 칩들의 용량은 상기 3 및 제 4 메모리 칩들의 용량의 2 배이다.
일 실시예에 따르면, 상기 로직 칩은 상기 로직 칩의 일 측면을 따라 배치되는 제 1 내지 제 4 데이터 패드들과 제 1 및 제 2 커맨드/어드레스 패드들을 포함하고, 상기 제 1 및 제 2 데이터 패드들 사이에 상기 제 1 커맨드/어드레스 패드들이 배치되고, 상기 제 3 및 제 4 데이터 패드들 사이에 상기 제 2 커맨드/어드레스 패드들이 배치되고, 상기 제 1 내지 제 4 메모리 칩들 각각은 상기 제 1 방향으로 상호 이격되는 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들을 포함하고, 상기 메모리 데이터 패드들은 상기 로직 칩의 일 측면과 인접하여 상기 일 측면을 따라 배열되고, 상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 1 방향으로 상호 이격되는 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들을 포함하되, 상기 제 1 및 제 2 와이어 본딩 패드들은 상기 메모리 데이터 패드들과 평행하도록 배열되고, 상기 제 1 와이어 본딩 패드들은 와이어를 통해 상기 제 3 및 제 4 메모리 칩들과 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 나란히(side by side) 배치되는 제 1 메모리 칩 및 제 2 메모리 칩 및, 이들 상에 각각 적층되는 제 3 메모리 칩 및 제 4 메모리 칩을 포함한다. 제 1 및 제 2 메모리 칩들의 용량은 제 3 및 제 4 메모리 칩들의 용량의 2배일 수 있다. 따라서, 반도체 패키지의 수직 두께를 줄이면서 메모리 용량을 홀수 배로 증대시키는 반도체 패키지를 제공할 수 있다.
실시예들에 따르면, 메모리 칩을 포함하는 제 1 반도체 패키지와 로직 칩을 포함하는 제 2 반도체 패키지를 적층할 때, 로직 칩의 커맨드/어드레스 패드들과 메모리 칩의 커맨드/어드레스 패드들이 평면적 관점에서 인접하게 배치될 수 있다. 이에 따라, 신호 전달 거리를 단축시켜 신호 전달 속도를 향상시킬 수 있다. 이로써 동작 속도를 향상시킬 수 있다.
다른 실시예들에 따르면, 메모리 칩을 포함하는 제 1 반도체 패키지와 로직 칩을 포함하는 제 2 반도체 패키지를 적층할 때, 로직 칩의 데이터 패드들 및 커맨드/어드레스 패드들이 메모리 칩의 데이터 패드들과 평면적 관점에서 인접하게 배치될 수 있다. 이에 따라, 로직 칩의 설계 효율성을 높일 수 있고 신호지연(latency)이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략 구성도이다.
도 2는 본 발명의 일 실시예에 따른 제 1 반도체 패키지의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 제 1 반도체 패키지의 단면도로서, 도 2의 A-A' 선을 따라 자른 단면이다.
도 4는 본 발명의 다른 실시예에 따른 제 1 반도체 패키지의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 제 2 반도체 패키지의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 제 2 반도체 패키지의 단면도로서, 도 5의 B-B' 선을 따라 자른 단면이다.
도 7은 본 발명의 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다.
도 11은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다.
도 12는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 11의 C-C' 선을 따라 자른 단면이다.
도 13은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다.
도 17은 본 발명의 일 실시예에 따른 평면형 반도체 패키지의 개략적인 평면도이다.
도 18은 본 발명의 일 실시예에 따른 평면형 반도체 패키지의 단면도로서, 도 17의 D-D' 선을 따라 자른 단면이다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 개략 구성도이다.
도 1을 참조하면, 반도체 패키지는 로직 소자(1) 및 복수 개의 메모리 소자들(2a, 2b)을 포함할 수 있다. 일 실시예에 따르면, 로직 소자(1) 및 메모리 소자들(2a, 2b)은 개별적인 반도체 칩들일 수 있다.
로직 소자(1)는 예를 들어, 광전자 소자, 통신 소자, 디지털 시그널 프로세서(digital signal processor), 컨트롤러(controller), 또는 시스템-온-칩(system-on-chip) 등일 수 있다. 일 실시예에서, 로직 소자(1)는 디지털 베이스밴드 모뎀 프로세서(Digital baseband modem processor) 및/또는 아날로그 베이스밴드 모뎀 프로세서(Analog baseband modem processor)일 수 있다. 다른 실시예에서, 로직 소자(1)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하는 미디어 프로세서일 수 있다.
제 1 및 제 2 메모리 소자들(2a, 2b)은 예를 들어, DDR2 DRAM, DDR3 DRAM, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LPDDR 계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 선택된 어느 하나일 수 있다. 제 1 및 제 2 메모리 소자들(2a, 2b)은 동일한 동작 특성을 갖는 메모리 소자들일 수 있다.
로직 소자(1)와 제 1 메모리 소자(2a)는 하나의 채널(Ch1) 또는 두개의 채널들(Ch1, Ch2)을 통해 연결될 수 있다. 마찬가지로, 로직 소자(1)와 제 2 메모리 소자(2b)는 하나의 채널(Ch3) 또는 두개의 채널들(Ch3, Ch4)을 통해 연결될 수 있다. 일 실시예에 따르면, 로직 소자(1)는 제 1 및 제 2 메모리 소자들(2a, 2b)을 각각 독립적으로 제어하기 위한 복수 개의 채널들(Ch1, Ch2, Ch3, Ch4)을 포함할 수 있다. 채널들(Ch1, Ch2, Ch3, Ch4)은 메모리 소자들(2a, 2b)로 커맨드/어드레스 신호 및 데이터 신호를 전송한다. 각각의 채널들(Ch1, Ch2, Ch3, Ch4)은 데이터 신호를 송수신하는 데이터 패드들과, 커맨드/어드레스 신호를 송수신하는 커맨드/어드레스 패드들을 포함할 수 있다. 일 실시예에 있어서, 채널들(Ch1, Ch2, Ch3, Ch4) 각각은 16비트 또는 32비트 데이터 신호를 인터페이스(interface)할 수 있다. 다른 실시예에 있어서, 채널들(Ch1, Ch2, Ch3, Ch4) 각각은 64비트 데이터 신호를 인터페이스(interface)할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 휴대 전화(mobile phone), 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console)와 같은 휴대용 장치에 탑재될 수 있다.
실시예들에 따른 반도체 패키지에 구비된 메모리 소자들(2a, 2b)은 제덱(JEDEC) 등의 표준을 따라 반도체 칩으로 패키징될 수 있다. 이러한 경우, 데이터 핀들과 커맨드/어드레스 핀들이 분리되는 핀 배열을 가질 수 있다. 다시 말해, 제 1 측면에 데이터 핀들이 배열되고, 제 1 측면에 대향하는 제 2 측면에 커맨드/어드레스 핀들이 배열될 수 있다.
로직 소자(1)와 복수의 메모리 소자들(2a, 2b)이 로직 칩과 메모리 칩들로 패키징될 때, 각각의 메모리 칩들마다 데이터 신호와 커맨드/어드레스 신호가 별도로 인가되어야 한다. 또한, 데이터 처리용량 및 성능이 빠른 로직 칩은 메모리 칩들보다 많은 입출력 핀들을 가질 수 있으며, 메모리 칩들과 다른 핀 배열을 가질 수 있다. 이에 따라, 메모리 칩들과 로직 칩을 하나의 반도체 패키지 내에 탑재할 때, 메모리 칩들과 로직 칩들 간의 배선 연결이 복잡해질 수 있다. 그리고, 복수의 메모리 칩들이 적층되어 패키징되는 경우, 반도체 패키지의 두께가 증가될 수 있다. 따라서, 메모리 칩들과 로직 칩을 포함하는 하나의 반도체 패키지 내에서 메모리 칩들과 로직 칩 간의 배선 연결을 단순화시키는 것이 필요하다.
도 2는 본 발명의 일 실시예에 따른 제 1 반도체 패키지의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 제 1 반도체 패키지의 단면도로서, 도 2의 A-A' 선을 따라 자른 단면이다.
도 2 및 도 3을 참조하면, 제 1 반도체 패키지(100)는 제 1 패키지 기판(101), 제 1 패키지 기판(101) 상에 실장된 제 1 및 제 2 메모리 칩들(10a, 10b), 제 1 및 제 2 메모리 칩들(10a, 10b) 각각에 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d) 및 제 1 및 제 2 점퍼(jumper) 칩들(15a, 15b)을 포함할 수 있다.
제 1 및 제 2 메모리 칩들(10a, 10b)은 제 1 방향(이하, 도 2의 y 방향)으로 상호 이격되어 배치될 수 있고, 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼(jumper) 칩들(15a, 15b)이 배치될 수 있다. 제 3 메모리 칩(10c)은 제 1 점퍼 칩(15a)과 제 2 방향(이하, 도 2의 x 방향)으로 이격되어 배치될 수 있고, 제 4 메모리 칩(10d)은 제 2 점퍼 칩(15b)과 x 방향으로 이격되어 배치될 수 있다.
일 실시예에 따르면, 제 1 내지 제 4 메모리 칩들(10a, 10b, 10c, 10d)은 동일한 동작 특성을 가질 수 있다. 예를 들어 제 1 내지 제 4 메모리 칩들(10a, 10b, 10c, 10d)은 32비트 또는 64비트 모바일 디램(mobile DRAM)일 수 있다. 제 1 메모리 칩(10a)은 제 2 메모리 칩(10b)과 동일할 수 있고, 제 3 메모리 칩(10c)은 제 4 메모리 칩(10d)과 동일할 수 있다. 또한, 제 1 및 제 2 메모리 칩들(10a, 10b)과 제 3 및 제 4 메모리 칩들(10c, 10d)의 용량은 상이할 수 있다. 예를 들어, 제 1 및 제 2 메모리 칩들(10a, 10b)의 용량은 제 3 및 제 4 메모리 칩들(10c, 10d)의 용량의 2배일 수 있다. 도시하지는 않았지만, 다른 실시예에 있어서, 제 1 메모리 칩(10a)과 제 3 메모리 칩(10c) 사이에 제 1 메모리 칩(10a)과 동일한 메모리 칩이 더 배치될 수 있다. 마찬가지로 제 2 메모리 칩(10b)과 제 4 메모리 칩(10d) 사이에 제 2 메모리 칩(10b)과 동일한 메모리 칩이 더 배치될 수 있다. 그 결과, 메모리 용량이 서로 다른 복수 개의 메모리 칩들을 내장하여 메모리 용량을 제 1 메모리 칩의 홀수 배로 증대시키는 반도체 멀티 칩 패키지를 제공할 수 있다. 제 3 및 제 4 메모리 칩들(10c, 10d)의 크기는 제 1 및 제 2 메모리 칩들(10a, 10b)들의 크기보다 작을 수 있다.
제 1 및 제 2 메모리 칩들(10a, 10b) 각각은 데이터 신호들을 입출력하는 제 1 메모리 데이터 패드들(DP1)과, 데이터 스트로브 신호들, 데이터 마스크 신호들, 칩 선택 신호들, 클록 신호, 라이트 인에이블 신호, RAS 신호, CAS 신호와 같은 커맨드 신호들 및 어드레스 신호들을 입출력하는 제 1 메모리 커맨드/어드레스 패드들(CP1) 및 접지 및 전원 전압이 각각 인가되는 전원 패드 및 접지 패드를 포함할 수 있다. 마찬가지로, 제 3 및 제 4 메모리 칩들(10a, 10b) 각각은 데이터 신호들을 입출력하는 제 2 메모리 데이터 패드들(DP2)과, 데이터 스트로브 신호들, 데이터 마스크 신호들, 칩 선택 신호들, 클록 신호, 라이트 인에이블 신호, RAS 신호, CAS 신호와 같은 커맨드 신호들 및 어드레스 신호들을 입출력하는 제 2 메모리 커맨드/어드레스 패드들(CP2), 접지 및 전원 전압이 각각 인가되는 전원 패드 및 접지 패드를 포함할 수 있다. 여기서, 데이터 패드들(DP1, DP2)과 커맨드/어드레스 패드들(CP1, CP2)은 분리된 패드 배열을 가질 수 있다. 상세하게, 제 1 내지 제 4 메모리 칩들(10a~10d) 각각은 일 측면에 인접하게 데이터 패드들(DP1, DP2)이 배치되고, 일 측면에 대향하는 타 측면에 커맨드/어드레스 패드들(CP1, CP2)이 배치될 수 있다.
제 1 및 제 2 점퍼 칩들(15a, 15b)은 제1 및 제 2 와이어 본딩 패드들(WB1, WB2)을 포함할 수 있다. 제 1 및 제 2 점퍼 칩들(15a, 15b)은 회로 패턴이 형성된 회로 기판 또는 회로 필름일 수 있다. 제 1 및 제 2 와이어 본딩 패드들(WB1, WB2)은 제 2 방향으로 상호 이격되어 배치될 수 있고, 메모리 커맨드/어드레스 패드들(CP1, CP2)을 따라 배열될 수 있다. 제 1 와이어 본딩 패드들(WB1)은 제 2 메모리 커맨드/어드레스 패드들(CP2)과 인접할 수 있다. 제 2 와이어 본딩 패드들(WB2)은 제 1 메모리 커맨드/어드레스 패드들(CP1)과 인접할 수 있다.
제 1 패키지 기판(101)은 제 1 내지 제 4 에지들(E1, E2, E3, E4)을 포함하며, 제 1 및 제 3 에지들(E1, E3)이 서로 인접할 수 있다. 제 1 및 제 2 에지들(E1, E2)은 서로 대향하며, 제 3 및 제 4 에지들(E3, E4)은 서로 대향할 수 있다. 제 1 내지 제 4 메모리 칩들(10a~10d)은, 메모리 데이터 패드들(DP1, DP2)이 제 1 에지(E1)에 평행하게 배열되도록, 제 1 패키지 기판(101) 상에 실장될 수 있다.
제 1 패키지 기판(101)은 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 및 제 2 CA 본딩 패드 영역들(CBR1, CBR2)을 포함할 수 있다. 상세하게, 제 1 DQ 본딩 패드 영역(DBR1)과 제 1 CA 본딩 패드 영역(CBR1)은 서로 대향하도록 배치될 수 있고, 제 2 DQ 본딩 패드 영역(DBR2)과 제 2 CA 본딩 패드 영역(CBR2)은 서로 대향하도록 배치될 수 있다. 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)은 제 1 에지(E1)에 인접하도록 배치되고, 제 1 및 제 2 CA 본딩 패드 영역들(CBR1, CBR2)은 제 2 에지(E2)에 인접하도록 배치될 수 있다.
일 실시예에 따르면, 제 1 패키지 기판(101)의 상부면에 제 1 및 제 2 메모리 칩들(10a, 10b)이 실장될 때, 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 메모리 데이터 패드들(DP1) 각각은 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)에 인접할 수 있고, 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 메모리 커맨드/어드레스 패드들(CP1) 각각은 제 1 및 제 2 CA 본딩 패드 영역들(CBR1, CBR2)에 인접할 수 있다.
제 1 패키지 기판(101)은 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)과 제 1 및 제 2 CA 접속 패드 영역들(CCR1, CCR2)을 포함할 수 있다. 제 1 DQ 접속 패드 영역(DCR1)과 제 1 CA 접속 패드 영역(CCR1)은 서로 대향하도록 배치될 수 있고, 제 2 DQ 접속 패드 영역(DCR2)과 제 2 CA 접속 패드 영역(CCR2)은 서로 대향하도록 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)은 제 1 에지(E1)에 인접하도록 배치되고, 제 1 및 제 2 CA 접속 패드 영역들(CCR1, CCR2)은 제 2 에지(E2)에 인접하도록 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)은 각각 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 인접할 수 있으며, 제 1 및 제 2 CA 접속 패드 영역들(CCR1, CCR2)은 각각 제 1 및 제 2 CA 본딩 패드 영역들(CBR1, CBR2)과 인접할 수 있다.
제 1 패키지 기판(101)으로는 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 실시예에 따르면, 제 1 패키지 기판(101)은 그 내부에 내부 배선들(IC1)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
제 1 패키지 기판(101)은 상부면과 하부면을 가지며, 본딩 패드들(DB1, DB2, CB1, CB2), 내부 배선들(IC1) 및 접속 패드들(DC1, DC2, CC1, CC2)을 포함할 수 있다. 본딩 패드들(DB1, DB2, CB1, CB2)은 제 1 패키지 기판(101)의 상부면에 배열될 수 있으며, 접속 패드들(DC1, DC2, CC1, CC2)은 제 1 패키지 기판(101)의 하부면에 배열될 수 있다. 제 1 패키지 기판(101)의 중심부에 제 1 내지 제 4 메모리 칩들(10a~10d)이 배치될 수 있다.
일 실시예에 따르면, 본딩 패드들은 와이어(W)를 통해 제1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 연결되는 제1 및 제 2 DQ 본딩 패드들(DB1, DB2), 및 와이어(W)를 통해 제 1 메모리 커맨드/어드레스 패드들(CP1) 및 제 2 와이어 본딩 패드들(WB2)과 연결되는 제 1 및 제 2 CA 본딩 패드들(CB1, CB2)을 포함할 수 있다. 제 2 메모리 커맨드/어드레스 패드들(CP2)은 제 1 와이어 본딩 패드들(WB1)과 연결될 수 있다. 와이어 본딩 패드들(WB1, WB2)은 내부 회로를 통해 서로 간에 전기적으로 연결될 수 있다. 보다 상세하게, 제 1 및 제 2 DQ 본딩 패드들(DB1, DB2)은 각각 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)에 배치될 수 있고, 제 1 및 제 2 CA 본딩 패드들(CB1, CB2)은 각각 제 1 및 제 2 CA 본딩 패드 영역들(CBR1, CBR2)에 배치될 수 있다.
접속 패드들은 내부 배선들(IC1)을 통해 제1 및 제 2 DQ 본딩 패드들(DB1, DB2)과 연결되는 제 1 및 제 2 DQ 접속 패드들(DC1, DC2), 및 내부 배선들(IC1)을 통해 제 1 및 제 2 CA 본딩 패드들(CB1, CB2)과 연결되는 제 1 및 제 2 CA 접속 패드들(CC1, CC2)을 포함할 수 있다. 보다 상세하게, 제 1 및 제 2 DQ 접속 패드들(DC1, DC2)은 각각 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)에 배치될 수 있고, 제 1 및 제 2 CA 접속 패드들(CC1, CC2)은 각각 제 1 및 제 2 CA 접속 패드 영역들(CCR1, CCR2)에 배치될 수 있다.
제 1 반도체 패키지(100)는 제 1 내지 제 4 메모리 칩들(10a~10d) 및 점퍼 칩들(15a, 15b)을 덮는 제 1 몰딩막(110)을 포함할 수 있다. 제 1 몰딩막(110)은 제 1 패키지 기판(101)과 제 1 및 제 2 메모리 칩들(10a, 10b) 사이에 언더필(underfill)될 수 있다. 제 1 몰딩막(110)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 제 1 반도체 패키지의 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 4를 참조하면, 제 1 및 제 2 메모리 칩들(10a, 10b) 각각은 제 1 내지 제 4 메모리 데이터 패드들(DP1, DP2, DP3, DP4)과, 제 1 및 제 2 메모리 커맨드/어드레스 패드들(CP1, CP2)을 포함할 수 있다. 마찬가지로, 제 3 및 제 4 메모리 칩들(10c, 10d) 각각은 제 5 내지 제 8 메모리 데이터 패드들(DP5, DP6, DP7, DP8)과, 제 3 및 제 4 메모리 커맨드/어드레스 패드들(CP3, CP4)을 포함할 수 있다. 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 커맨드/어드레스 패드들(CP1)은 제 1 및 제 2 메모리 칩들(10a, 10b) 각각의 일 측면에 인접하게 배치되고, 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 커맨드/어드레스 패드들(CP2)은 일 측면에 대향하는 타 측면에 인접하게 배치될 수 있다. 제 1 커맨드/어드레스 패드들(CP1)은 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2) 사이에 배치될 수 있다. 제 2 커맨드/어드레스 패드들(CP2)은 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4) 사이에 배치될 수 있다. 도시되지는 않았지만, 다른 실시예에서 일 측면의 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 커맨드/어드레스 패드들(CP1)의 배열은 y방향으로 제 1 메모리 데이터 패드들(DP1)/제 2 메모리 데이터 패드들(DP2)/제 1 커맨드/어드레스 패드들(CP1)의 순서일 수 있다. 이 경우, 타 측면의 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 커맨드/어드레스 패드들(CP2)의 배열 순서도 이와 동일할 수 있다.
마찬가지로, 제 3 및 제 4 메모리 칩들(10c, 10d) 각각의 제 5 내지 제 8 메모리 데이터 패드들(DP5~DP8)과, 제 3 및 제 4 메모리 커맨드/어드레스 패드들(CP3, CP4)의 배열은 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 내지 제 4 메모리 데이터 패드들(DP1~DP4)과 제 1 및 제 2 메모리 커맨드/어드레스 패드들(CP1, CP2)의 배열과 동일할 수 있다. 즉, 제 5 및 제 6 메모리 데이터 패드들(DP5, DP6)과 제 3 커맨드/어드레스 패드들(CP3)은 제 3 및 제 4 메모리 칩들(10c, 10d) 각각의 일 측면에 인접하게 배치되고, 제 7 및 제 8 메모리 데이터 패드들(DP7, DP8)과 제 4 커맨드/어드레스 패드들(CP2)은 일 측면에 대향하는 타 측면에 인접하게 배치될 수 있다. 제 3 커맨드/어드레스 패드들(CP3)은 제 5 및 제 6 메모리 데이터 패드들(DP5, DP6) 사이에 배치될 수 있다. 제 4 커맨드/어드레스 패드들(CP4)은 제 7 및 제 8 메모리 데이터 패드들(DP7, DP8) 사이에 배치될 수 있다.
제 1 패키지 기판(101)은 제 1 내지 제 8 DQ 본딩 패드들(DB1 내지 DB8)이 각각 배치되는 제 1 내지 제8 DQ 본딩 패드 영역들(DBR1~DBR8)과, 제 1 내지 제 4 CA 본딩 패드들(CB1~CB4)이 각각 배치되는 제 1 내지 제 4 CA 본딩 패드 영역들(CBR1~CBR4)을 포함할 수 있다. 상세하게, 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 CA 본딩 패드 영역(CBR1)은 제 1 에지(E1)에 인접하도록 배치될 수 있다. 이에 대향하여, 제 3 및 제 4 DQ 본딩 패드 영역들(DBR3, DBR4)과 제 2 CA 본딩 패드 영역(CBR2)이 제 2 에지(E2)에 인접하도록 배치될 수 있다.
일 실시예에 있어서, 제 1 패키지 기판(101)의 상부면에 제 1 메모리 칩들(10a, 10b)이 실장될 때, 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 메모리 커맨드/어드레스 패드들(CP1) 각각은 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 CA 본딩 패드 영역(CBR1)에 인접할 수 있고, 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 커맨드/어드레스 패드들(CP2) 각각은 제 3 및 제 4 DQ 본딩 패드 영역들(DBR3, DBR4)과 제 2 CA 본딩 패드 영역(CBR2)에 인접할 수 있다. 즉, 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 CA 본딩 패드 영역(CBR1) 각각은 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 메모리 커맨드/어드레스 패드들(CP1)에 대응되도록 배열되고, 제 3 및 제 4 DQ 본딩 패드 영역들(DBR3, DBR4)과 제 2 CA 본딩 패드 영역(CBR2) 각각은 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 커맨드/어드레스 패드들(CP2)에 대응되도록 배열될 수 있다. 따라서, 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 CA 본딩 패드 영역(CBR1)의 배열 순서는 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 메모리 커맨드/어드레스 패드들(CP1)의 배열 순서에 따를 수 있고, 제 3 및 제 4 DQ 본딩 패드 영역들(DBR3, DBR4)과 제 2 CA 본딩 패드 영역(CBR2)의 배열 순서는 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 커맨드/어드레스 패드들(CP2)의 배열 순서에 따를 수 있다.
마찬가지로, 제 5 및 제 6 DQ 본딩 패드 영역들(DBR5, DBR6)과 제 3 CA 본딩 패드 영역(CBR3) 각각은 제 2 메모리 칩(10b)의 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 메모리 커맨드/어드레스(CP1)에 인접하도록 배치될 수 있고, 제 7 및 제 8 DQ 본딩 패드 영역들(DBR7, DBR8)과 제 4 CA 본딩 패드 영역(CBR4) 각각은 제 2 메모리 칩(10b)의 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 메모리 커맨드/어드레스 패드들(CP2)에 인접하도록 배치될 수 있다.
제 1 패키지 기판(101)은 제 1 내지 및 제 8 DQ 접속 패드들(DC1~DC8)이 각각 배치되는 제 1 내지 및 제 8 DQ 접속 패드 영역들(DCR1~DCR8)과, 제 1 내지 제 4 CA 접속 패드들(CC1~CC4)이 각각 배치되는 제 1 내지 제 4 CA 접속 패드 영역들(CCR1~CCR4)을 포함할 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)과 제 1 CA 접속 패드 영역(CCR1)은 제 1 에지(E1)에 인접하도록 배치될 수 있다. 제 3 및 제 4 DQ 접속 패드 영역들(DCR3, DCR4)과 제 2 CA 접속 패드 영역(CCR2)은 제 2 에지(E2)에 인접하도록 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR1, DCR2)과 제 1 CA 접속 패드 영역(CCR1) 각각은 제 1 및 제 2 DQ 본딩 패드 영역들(DBR1, DBR2)과 제 1 CA 본딩 패드 영역(CBR1)에 인접할 수 있고, 제 3 및 제 4 DQ 접속 패드 영역들(DCR3, DCR4)과 제 2 CA 접속 패드 영역(CCR2) 각각은 제 3 및 제 4 DQ 본딩 패드 영역들(DBR3, DBR4)과 제 2 CA 본딩 패드 영역(CBR2)에 인접할 수 있다. 마찬가지로, 제 5 및 제 6 DQ 접속 패드 영역들(DCR5, DCR6)과 제 3 CA 접속 패드 영역(CCR3) 각각은 제 5 및 제 6 DQ 본딩 패드 영역들(DBR5, DBR6)과 제 3 CA 본딩 패드 영역(CBR3)에 인접할 수 있고, 제 7 및 제 8 DQ 접속 패드 영역들(DCR7, DCR8)과 제 4 CA 접속 패드 영역(CCR4) 각각은 제 7 및 제 8 DQ 본딩 패드 영역들(DBR7, DBR8)과 제 4 CA 본딩 패드 영역(CBR4)에 인접할 수 있다.
제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 및 제 2 메모리 데이터 패드들(DP1, DP2)과 제 1 메모리 커맨드/어드레스 패드들(CP1) 각각은 와이어(W, 도 3 참조)를 통해 인접한 DQ 본딩 패드들(DB1, DB2, DB5, DB6) 및 CA 본딩 패드들(CB1, CB3)에 연결될 수 있다. 마찬가지로, 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 3 및 제 4 메모리 데이터 패드들(DP3, DP4)과 제 2 메모리 커맨드/어드레스 패드들(CP2) 각각은 인접한 DQ 본딩 패드들(DB3, DB4, DB7, DB8) 및 CA 본딩 패드들(CB2, CB4)에 연결될 수 있다. 또한 본딩 패드들(DB1~DB8, CB1~CB4) 각각은 내부 배선들(IC1, 도 3 참조)을 통해 인접한 접속 패드들(DC1~DC8, CC1~CC4)에 연결될 수 있다.
제 3 및 제 4 메모리 칩들(10c, 10d)의 메모리 데이터 패드들(DP5, DP6) 및 메모리 커맨드/어드레스 패드들(CP3) 각각은 인접한 DQ 본딩 패드들(DB1, DB2, DB5, DB6) 및 CA 본딩 패드들(CB1, CB3)과 연결될 수 있다. 마찬가지로, 제 3 및 제 4 메모리 칩들(10c, 10d)의 메모리 데이터 패드들(DP7, DP8) 및 메모리 커맨드/어드레스 패드들(CP4) 각각은 점퍼 칩들(15a, 15b)을 통해 인접한 DQ 본딩 패드들(DB3, DB4, DB7, DB8) 및 CA 본딩 패드들(CB2, CB4)에 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 제 2 반도체 패키지의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 제 2 반도체 패키지의 단면도로서, 도 5의 B-B' 선을 따라 자른 단면이다.
도 5 및 도 6을 참조하면, 제 2 반도체 패키지(200)는 제 2 패키지 기판(201) 및 제 2 패키지 기판(201) 상에 실장된 로직 칩(20)을 포함한다.
로직 칩(20)은 제 1 내지 제 4 측면들(S1, S2, S3, S4)을 포함하며, 제 1 및 제 3 측면들(S1, S3)은 서로 인접할 수 있다. 제 1 및 제 2 측면들(S1, S2)은 서로 대향하고, 제 3 및 제 4 측면들(S3, S4)은 서로 대향할 수 있다.
일 실시예에 따르면, 로직 칩(20)은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)을 포함할 수 있다.
보다 상세하게, 제 1 데이터 패드 영역(DR21)은 제 1 커맨드/어드레스 패드 영역(CR21)과 서로 대향하도록 배치될 수 있고, 제 2 데이터 패드 영역(DR22)은 제 2 커맨드/어드레스 패드 영역(CR22)과 서로 대향하도록 배치될 수 있다. 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)은 제 1 측면(S1)에 인접하도록 배치되고, 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)은 제 2 측면(S2)에 인접하도록 배치될 수 있다. 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)의 면적은 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)의 면적보다 클 수 있다. 나아가, 제 2 데이터 패드 영역(DR22)은 제 1 측면(S1)의 제 1 데이터 패드 영역(DR21)과 인접하며, 제 2 커맨드/어드레스 패드 영역(CR22)은 제 2 측면(S2)의 제 1 커맨드/어드레스 패드 영역(CR21)과 인접할 수 있다.
제 2 패키지 기판(201)은 제 1 내지 제 4 에지들(E21, E22, E23, E24)을 포함하며, 제 1 및 제 3 에지들(E21, E23)이 서로 인접할 수 있다. 제 1 및 제 2 에지들(E21, E22)이 서로 대향하며, 제 3 및 제 4 에지들(E23, E24)이 서로 대향할 수 있다. 로직 칩(20)은 제 2 패키지 기판(201)의 제 1 에지(E21)와 로직 칩(20)의 제 1 측면(S1)이 평행하도록 제 2 패키지 기판(201) 상에 실장될 수 있다.
제 2 패키지 기판(201)은 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR22)을 포함할 수 있다. 제 1 DQ 접속 패드 영역(DCR21)과 제 1 CA 접속 패드 영역(CCR21)은 서로 대향하도록 배치될 수 있고, 제 2 DQ 접속 패드 영역(DCR22)과 제 2 CA 접속 패드 영역(CCR22)은 서로 대향하도록 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)은 제 1 에지(E21)에 인접하도록 배치되고, 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR22)은 제 2 에지(E2)에 인접하도록 배치될 수 있다. 즉, 제 1 DQ 접속 패드 영역(DCR21)은 제 1 데이터 패드 영역(DR21)과 제 1 에지(E21) 사이에 배치될 수 있고, 제 1 CA 접속 패드 영역(CCR22)은 제 1 커맨드/어드레스 패드 영역(CR21)과 제 2 에지(E22) 사이에 배치될 수 있다. 마찬가지로, 제 2 DQ 접속 패드 영역(DCR22)은 제 2 데이터 패드 영역(DR22)과 제 1 에지(E21) 사이에 배치될 수 있고, 제 2 CA 접속 패드 영역(CCR22)은 제 2 커맨드/어드레스 패드 영역(CR22)과 제 2 에지(E22) 사이에 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)의 면적은 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR2)의 면적보다 클 수 있다.
로직 칩(20)은 메모리 칩과 데이터 신호들을 입출력 받는 제1 및 제 2 데이터 패드들(DP21, DP22), 메모리 칩으로 커맨드 신호들 및 어드레스 신호들을 입출력 받는 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22) 및 접지 및 전원 전압이 각각 인가되는 전원 패드 및 접지 패드를 포함할 수 있다.
로직 칩(20)은, 도 1을 참조하여 설명한 것처럼, 채널들(Ch1~Ch4)을 포함할 수 있다. 일 실시예에 있어서, 제 1 데이터 패드들(DP21)과 제 1 커맨드/어드레스 패드들(CP21)은 제 1 채널을 구성할 수 있으며, 2 데이터 패드들(DP22)과 제 2 커맨드/어드레스 패드들(CP22)은 제 2 채널을 구성할 수 있다.
제 1 데이터 패드들(DP21)은 제 1 데이터 패드 영역(DR21)에 배치될 수 있으며, 제 1 커맨드/어드레스 패드들(CP21)은 제 1 커맨드/어드레스 패드 영역(CR21)에 배치될 수 있다. 마찬가지로, 제 2 데이터 패드 영역(DR2)에 제 2 데이터 패드들(DP22)이 배치되며, 제 2 커맨드/어드레스 패드 영역(CR22)에 제 2 커맨드/어드레스 패드들(CP22)이 배치될 수 있다.
로직 칩(20)은 제 2 패키지 기판(201) 상에 와이어(wire) 본딩 방식 또는 플립 칩(flip chip) 본딩 방식을 통해 실장될 수 있다. 일 실시예에서, 로직 칩(20)은 플립 칩(flip chip) 본딩 방식으로 실장될 수 있다. 다시 말해, 로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)은 도전성 범프들(50)이 부착되는 범프 패드들일 수 있다. 이에 따라, 도전성 범프들(50)을 이용하여 제 1 및 제 2 데이터 패드들(DP21, DP22) 및 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)을 제 2 패키지 기판(201)의 본딩 패드들(BP)에 본딩시킴으로써, 로직 칩(20)이 제 2 패키지 기판(201) 상에 실장될 수 있다.
실시예들에서, 로직 칩(20)은 광전자 소자, 통신 소자, 디지털 시그널 프로세서(digital signal processor), 컨트롤러, 또는 시스템-온-칩(system-on-chip) 등일 수 있다. 예를 들어, 로직 칩(20)은 디지털 베이스밴드 모뎀 칩(Digital baseband modem chip) 및/또는 아날로그 베이스밴드 모뎀 칩(Analog baseband modem chip)일 수 있다.
제 2 패키지 기판(201)으로는 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 실시예에 따르면, 제 2 패키지 기판(201)은 그 내부에 내부 배선들(IC2)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
제 2 패키지 기판(201)은 상부면과 하부면을 가지며, 본딩 패드들(BP), 접속 패드들(DC21, DC22, CC21, CC22), 외부 접속 패드들(LC1), 및 내부 배선들(IC2)을 포함한다. 본딩 패드들(BP) 및 접속 패드들(DC21, DC22, CC21, CC22)은 제 2 패키지 기판(201)의 상부면에 배열될 수 있으며, 외부 접속 패드들(LC1)은 제 2 패키지 기판(201)의 하부면에 배열될 수 있다.
일 실시예에 따르면, 접속 패드들(DC21, DC22, CC21, CC22)은 로직 칩(20)의 주위에 배치될 수 있으며, 내부 배선들(IC2)을 통해 본딩 패드들(BP)과 전기적으로 연결될 수 있다. 접속 패드들(DC21, DC22, CC21, CC22)은 내부 배선들(IC2)을 통해 외부 접속 패드들(LC1)과 전기적으로 연결된다. 본딩 패드들(BP)은 로직 칩(20)이 실장되는 제 2 패키지 기판(201)의 중심부에 배치될 수 있으며, 로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22) 및 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)과 도전성 범프들(50)에 의해 연결될 수 있다. 접속 패드들(DC21, DC22, CC21, CC22)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 연결 접속 단자들(150)이 부착될 수 있다. 외부 접속 패드들(LC1)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(250)이 부착될 수 있다. 보다 상세하게, 제 1 및 제 2 DQ 접속 패드들(DC21, DC22)은 각각 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)에 배치될 수 있으며, 제 1 및 제 2 CA 접속 패드들(CC21, CC22)은 각각 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR22)에 이 배치될 수 있다.
제 1 DQ 접속 패드들(DC21)은 내부 배선들(IC2)을 통해 제 1 데이터 패드들(DP21)과 연결될 수 있다. 제 1 CA 접속 패드들(CC21)은 내부 배선들(IC2)을 통해 제 1 커맨드/어드레스 패드들(CP21)과 연결될 수 있다. 제 2 DQ 접속 패드들(DC22)은 내부 배선들(IC2)을 통해 제 2 데이터 패드들(DP22)과 연결될 수 있다. 제 2 CA 접속 패드들(CC2)은 내부 배선들(IC2)을 통해 제 2 커맨드/어드레스 패드들(CP22)과 연결될 수 있다.
제 2 반도체 패키지(200)는 로직 칩(20)을 덮는 제 2 몰딩막(210)을 포함할 수 있다. 제 2 몰딩막(210)은 제 2 패키지 기판(201)과 로직 칩(20) 사이에 언더필(underfill)될 수 있다. 제 2 몰딩막(210)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 제 2 몰딩막(210)은 제 2 패키지 기판(201)의 접속 패드들(DC21, DC22, CC21, CC22)을 노출시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 7을 참조하면, 로직 칩(20)은 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)을 포함할 수 있다. 보다 상세하게, 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)은 로직 칩(20)의 제 1 측면(S1)에 인접하도록 배치될 수 있다. 일 실시예에 있어서, 제 1 커맨드/어드레스 패드 영역(CR21)은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22) 사이에 배치될 수 있고, 제 2 커맨드/어드레스 패드 영역(CR22)은 제 3 및 제 4 데이터 패드 영역들(DR23, DR24) 사이에 배치될 수 있다. 즉, 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)은 y 방향으로 제 1 데이터 패드 영역(DR21)/제 1 커맨드/어드레스 패드 영역(CR21)/제 2 데이터 패드 영역(DR22)/제 3 데이터 패드 영역(DR23)/제 2 커맨드/어드레스 패드 영역(CR22)/제 4 데이터 패드 영역(DR24)의 순서로 배열될 수 있다.
도시되지는 않았지만, 다른 실시예에서 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24) 및 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)의 배열은 y 방향으로 제 1 데이터 패드 영역(DR21)/제 2 데이터 패드 영역(DR22)/제 1 커맨드/어드레스 패드 영역(CR21)/제 3 데이터 패드 영역(DR23)/제 4 데이터 패드 영역(DR24)/제 2 커맨드/어드레스 패드 영역(CR22)의 순서일 수 있다.
로직 칩(20)은 메모리 칩과 데이터 신호들을 입출력 받는 제 1 내지 제 4 데이터 패드들(DP21, DP22, DP23, DP24), 메모리 칩으로 커맨드 신호들 및 어드레스 신호들을 입출력 받는 커맨드/어드레스 패드들(CP21, CP22) 및 접지 및 전원 전압이 각각 인가되는 전원 패드 및 접지 패드를 포함할 수 있다. 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22) 각각은 제 1 내지 제 4 데이터 패드 영역들(DR21~DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)에 배치될 수 있다. 일 실시예에 있어서, 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 커맨드/어드레스 패드들(CP21)은 제 1 채널을 구성할 수 있고, 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 1 커맨드/어드레스 패드들(CP22)은 제 2 채널을 구성할 수 있다.
제 2 패키지 기판(201) 상의 제 1 측면(E21)에 인접하도록 제 1 내지 제 4 DQ 접속 패드 영역들(DCR21, DCR22, DCR23, DCR24)과 제 1 및 제2 CA 접속 패드 영역(CCR21, CCR22)이 배치될 수 있다. 제1 내지 제 4 접속 패드 영역들(DCR21~DCR24)과 제 1 및 제 2 CA 접속 패드 영역(CCR21, CCR22)의 배열 순서는 각각 로직 칩(20)의 제 1 내지 제 4 데이터 패드 영역들(DR21~DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)의 배열 순서에 대응될 수 있다. 즉, 제1 내지 제 4 접속 패드 영역들(DCR21~DCR24)과 제 1 및 제 2 CA 접속 패드 영역(CCR21, CCR22) 각각은 제 1 내지 제 4 데이터 패드 영역들(DR21~DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)에 인접하게 배치될 수 있다. 제 1 내지 제 4 DQ 접속 패드 영역들(DCR21~DCR24)과 제 1 및 제 2 CA 접속 패드 영역(CCR21, CCR22) 각각에 제 1 내지 제 4 DQ 접속 패드들(DC21, DC22, DC23, DC24)과 제 1 및 제 2 CA 접속 패드들(CC21, CC22)이 배치될 수 있다.
제 1 내지 제 4 DQ 접속 패드들(DC21, DC22, DC23, DC24)과 제 1 및 제 2 CA 접속 패드들(CC21, CC22)은 내부 배선들(IC2, 도 6 참조)을 통해 각각 로직 칩(20)의 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)에 전기적으로 연결될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 8을 참조하면, 로직 칩(20)은 제 1 및 제 2 데이터 패드들(DP21, DP22)이 각각 배치되는 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과, 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)이 각각 배치되는 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)을 포함할 수 있다.
보다 상세하게, 제 1 데이터 패드 영역(DR21)은 제 1 커맨드/어드레스 패드 영역(CR21)과 서로 대향하도록 배치될 수 있다. 제 1 데이터 패드 영역(DR21)은 제 4 측면(S4)에 인접하도록 배치되고, 제 1 커맨드/어드레스 패드 영역(CR21)은 제 3 측면(S3)에 인접하도록 배치될 수 있다. 제 1 데이터 패드 영역(DR21)의 면적은 제 1 커맨드/어드레스 패드 영역(CR21)의 면적보다 클 수 있다. 제 2 데이터 패드 영역(DR22)은 제 2 커맨드/어드레스 패드 영역(CR22)과 서로 대향하도록 배치될 수 있다. 제 2 데이터 패드 영역(DR22)은 제 1 측면(S1)에 인접하도록 배치되고, 제 2 커맨드/어드레스 패드 영역(CR22)은 제 2 측면(S2)에 인접하도록 배치될 수 있다. 제 2 데이터 패드 영역(DR22)의 면적은 제 2 커맨드/어드레스 패드 영역(CR22)의 면적보다 클 수 있다.
일 실시예에 있어서, 제 1 데이터 패드들(DP21)과 제 1 커맨드/어드레스 패드들(CP21)은 제 1 채널을 구성할 수 있고, 2 데이터 패드들(DP22)과 제 2 커맨드/어드레스 패드들(CP22)은 제 2 채널을 구성할 수 있다.
제 2 패키지 기판(201)은 제 1 및 제 2 DQ 접속 패드들(DC1, DC2)이 각각 배치되는 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과, 제 1 및 제 2 CA 접속 패드들(CC1, CC2)이 각각 배치되는 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR22)을 포함할 수 있다. 상세하게, 제 1 DQ 접속 패드 영역(DCR21)과 제 1 CA 접속 패드 영역(CCR21)은 서로 대향하도록 배치될 수 있고, 제 2 DQ 접속 패드 영역(DCR22)과 제 2 CA 접속 패드 영역(CCR22)은 서로 대향하도록 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)은 제 1 에지(E21)에 인접하도록 배치되고, 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR22)은 제 2 에지(E2)에 인접하도록 배치될 수 있다. 제 1 DQ 접속 패드 영역(DCR21)은 제 2 DQ 접속 패드 영역(DCR22)에 인접할 수 있고, 제 1 CA 접속 패드 영역(CCR21)은 제 2 CA 접속 패드 영역(CCR22)에 인접할 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)의 면적은 제 1 및 제 2 CA 접속 패드 영역들(CCR21, CCR2)의 면적보다 클 수 있다.
제 1 DQ 접속 패드들(DC21)은 제 1 데이터 패드들(DP21)과 전기적으로 연결될 수 있고, 제 1 CA 접속 패드들(CC21)은 제 1 커맨드/어드레스 패드들(CP21)과 전기적으로 연결될 수 있다. 제 2 DQ 접속 패드들(DC22)은 제 2 데이터 패드들(DP22)과 전기적으로 연결될 수 있고, 제 2 CA 접속 패드들(CC2)은 제 2 커맨드/어드레스 패드들(CP22)과 전기적으로 연결될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 9를 참조하면, 로직 칩은 제 1 내지 제 8 데이터 패드들(DP21~ DP28)이 각각 배치되는 제 1 내지 제 8 데이터 패드 영역들(DR21~DR28)과, 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP24)이 각각 배치되는 제 1 내지 제 4 커맨드/어드레스 패드 영역들(CR21~CR24)을 포함할 수 있다.
보다 상세하게, 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)은 제 1 측면(S1)에 인접하도록 배치될 수 있다. 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)은 제 2 측면(S2)에 인접하도록 배치될 수 있다. 일 실시예에 있어서, 제 1 커맨드/어드레스 패드 영역(CR21)은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22) 사이에 배치될 수 있다. 마찬가지로 제 2 커맨드/어드레스 패드 영역(CR22)은 제 3 및 제 4 데이터 패드 영역들(DR23, DR24) 사이에 배치될 수 있다. 도시되지는 않았지만, 다른 실시예에 있어서 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)의 배열 순서는 y 방향으로 제 1 데이터 패드 영역(DR21)/제 2 데이터 패드 영역(DR22)/제 1 커맨드/어드레스 패드 영역(CR21)의 순서일 수 있다. 마찬가지로, 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)의 배열 순서는 y 방향으로 제 3 데이터 패드 영역(DR23)/제 4 데이터 패드 영역(DR24)/제 2 커맨드/어드레스 패드 영역(CR22)의 순서일 수 있다.
제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR23)은 제 2 데이터 패드 영역(DR22)으로부터 y 방향으로 이격되어 제 1 측면(S1)에 인접하도록 배치될 수 있다. 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)이 제 4 데이터 패드 영역(DR24)으로부터 y 방향으로 이격되어 제 2 측면(S2)에 인접하도록 배치될 수 있다. 제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR23)의 배열 순서는 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)의 배열 순서와 동일할 수 있다. 마찬가지로, 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)의 배열 순서는 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)의 배열 순서와 동일할 수 있다. 일 예로, 제 3 커맨드/어드레스 패드 영역(CR23)은 제 5 및 제 6 데이터 패드 영역들(DR25, DR26) 사이에 배치될 수 있고, 제 4 커맨드/어드레스 패드 영역(CR24)은 제 7 및 제 8 데이터 패드 영역들(DR27, DR28) 사이에 배치될 수 있다.
일 실시예에 있어서, 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 커맨드/어드레스 패드들(CP21)은 제 1 채널을 구성할 수 있고, 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 2 커맨드/어드레스 패드들(CP22)은 제 2 채널을 구성할 수 있다. 제 5 및 제 6 데이터 패드들(DP25, DP26)과 제 3 커맨드/어드레스 패드들(CP23)은 제 3 채널을 구성할 수 있고, 제 7 및 제 8 데이터 패드들(DP27, DP28)과 제 4 커맨드/어드레스 패드들(CP24)은 제 4 채널을 구성할 수 있다.
제 2 패키지 기판(201)은 제 1 내지 제 8 DQ 접속 패드들(DC1~DC8)이 각각 배치되는 제 1 내지 제8 DQ 접속 패드 영역들(DCR21~DCR28)과, 제 1 내지 제 4 CA 접속 패드들(CC1~CC4)이 각각 배치되는 제 1 내지 제 4 CA 접속 패드 영역들(CCR21~CCR24)을 포함할 수 있다. 보다 상세하게, 제 2 패키지 기판(201) 상의 제 1 에지(E21)에 인접하도록 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21)이 배치될 수 있다. 이에 대향하여, 제 2 에지(E22)에 인접하도록 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22)이 배치될 수 있다. 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21)의 배열 순서는 각각 로직 칩(20)의 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)의 배열 순서에 대응될 수 있다. 마찬가지로, 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22)의 배열 순서는 각각 로직 칩(20)의 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)의 배열 순서에 대응될 수 있다. 즉, 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21) 각각은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)에 인접할 수 있고, 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22) 각각은 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)에 인접할 수 있다.
로직 칩(20)의 제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR23)에 각각 대응되는 제 5 및 제 6 DQ 접속 패드 영역들(DCR25, DCR26)과 제 3 CA 접속 패드 영역(CCR23)이 제 1 에지(E21)에 인접하도록 배치될 수 있다. 마찬가지로, 로직 칩(20)의 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)에 각각 대응되는 제 7 및 제 8 DQ 접속 패드 영역들(DCR27, DCR28)과 제 4 CA 접속 패드 영역(CCR24)이 제 2 에지(E21)에 인접하도록 배치될 수 있다.
제 1 내지 제 8 데이터 패드들(DP21~ DP28) 각각은 제 1 내지 제 8 DQ 접속 패드들(DC1~DC8)에 전기적으로 연결되고, 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP24) 각각은 제 1 내지 제 4 CA 접속 패드들(CC1~CC4)에 전기적으로 연결될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 제 2 반도체 패키지의 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 10을 참조하면, 로직 칩(20)은 제 1 내지 제 8 데이터 패드들(DP21~ DP28)이 각각 배치되는 제 1 내지 제 8 데이터 패드 영역들(DR21~DR28)과, 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP24)이 각각 배치되는 제 1 내지 제 4 커맨드/어드레스 패드 영역들(CR21~CR24)을 포함할 수 있다.
보다 상세하게, 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)은 제 4 측면(S4)에 인접하도록 배치될 수 있다. 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)은 제 3 측면(S3)에 인접하도록 배치될 수 있다. 일 실시예에 있어서, 제 1 커맨드/어드레스 패드 영역(CR21)은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22) 사이에 배치될 수 있다. 마찬가지로, 제 4 커맨드/어드레스 패드 영역(CR24)은 제 7 및 제 8 데이터 패드 영역들(DR27, DR28) 사이에 배치될 수 있다. 도시되지는 않았지만, 다른 실시예에 있어서 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)의 배열 순서는 x 방향으로 제 1 데이터 패드 영역(DR21)/제 2 데이터 패드 영역(DR22)/제 1 커맨드/어드레스 패드 영역(CR21)의 순서일 수 있다. 마찬가지로, 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)의 배열 순서는 x 방향으로 제 7 데이터 패드 영역(DR27)/제 8 데이터 패드 영역(DR28)/제 4 커맨드/어드레스 패드 영역(CR24)의 순서일 수 있다.
제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)은 제 2 측면(S2)에 인접하도록 배치될 수 있다. 제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR3)이 제 1 측면(S1)에 인접하도록 배치될 수 있다. 제 2 커맨드/어드레스 패드 영역(CR22)은 제 3 및 제 4 데이터 패드 영역들(DR23, DR24) 사이에 배치될 수 있다. 마찬가지로, 제 3 커맨드/어드레스 패드 영역(CR3)은 제 5 및 제 6 데이터 패드 영역들(DR25, DR26) 사이에 배치될 수 있다. 도시되지는 않았지만, 다른 실시예에서 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)의 배열 순서는 y 방향으로 제 3 데이터 패드 영역(DR23)/제 4 데이터 패드 영역(DR24)/제 2 커맨드/어드레스 패드 영역(CR22)의 순서일 수 있다. 마찬가지로, 제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR23)의 배열 순서는 y 방향으로 제 5 데이터 패드 영역(DR25)/제 6 데이터 패드 영역(DR26)/제 3 커맨드/어드레스 패드 영역(CR23)의 순서일 수 있다.
일 실시예에 있어서, 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 커맨드/어드레스 패드들(CP21)은 제 1 채널을 구성할 수 있고, 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 2 커맨드/어드레스 패드들(CP22)은 제 2 채널을 구성할 수 있다. 제 5 및 제 6 데이터 패드들(DP25, DP26)과 제 3 커맨드/어드레스 패드들(CP23)은 제 3 채널을 구성할 수 있고, 제 7 및 제 8 데이터 패드들(DP27, DP28)과 제 4 커맨드/어드레스 패드들(CP24)은 제 4채널을 구성할 수 있다.
제 2 패키지 기판(201)은 제 1 내지 제 8 DQ 접속 패드들(DC1~DC8)이 각각 배치되는 제 1 내지 제8 DQ 접속 패드 영역들(DCR21~DCR28)과, 제 1 내지 제 4 CA 접속 패드들(CC1~CC4)이 각각 배치되는 제 1 내지 제 4 CA 접속 패드 영역들(CCR21~CCR24)을 포함할 수 있다. 보다 상세하게, 제 2 패키지 기판(201) 상의 제 1 에지(E21)에 인접하도록 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21)이 배치될 수 있다. 이에 대향하여, 제 2 에지(E22)에 인접하도록 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22)이 배치될 수 있다. 제 1 CA 접속 패드 영역(CCR21)은 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22) 사이에 배치될 수 있다. 마찬가지로, 제 2 CA 접속 패드 영역(CCR22)은 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24) 사이에 배치될 수 있다. 도시되지는 않았지만 다른 실시예에서 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21)의 배열 순서는 y 방향으로 제 1 DQ 접속 패드 영역(DCR21)/제 2 DQ 접속 패드 영역(DCR22)/제 1 CA 접속 패드 영역(CCR21)의 순서일 수 있다. 마찬가지로, 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22)의 배열 순서는 y 방향으로 제 3 DQ 접속 패드 영역(DCR23)/제 4 DQ 접속 패드 영역(DCR24)/제 2 CA 접속 패드 영역(CCR22)의 순서일 수 있다.
제 5 및 제 6 DQ 접속 패드 영역들(DCR25, DCR26)과 제 3 CA 접속 패드 영역(CR23)은 제 2 DQ 접속 패드 영역(DCR22)으로부터 y 방향으로 이격되어 제 1 에지(E21)에 인접하도록 배치될 수 있다. 제 7 및 제 8 DQ 접속 패드 영역들(DCR27, DCR28)과 제 4 CA 접속 패드 영역(CR24)은 제 4 DQ 접속 패드 영역(DCR24)으로부터 y 방향으로 이격되어 제 2 에지(E22)에 인접하도록 배치될 수 있다. 제 5 및 제 6 DQ 접속 패드 영역들(DCR25, DCR26)과 제 3 CA 접속 패드 영역(CR23)의 배열 순서는 제 1 및 제 2 DQ 접속 패드 영역들(DCR21, DCR22)과 제 1 CA 접속 패드 영역(CCR21)의 배열 순서와 동일할 수 있다. 마찬가지로, 제 7 및 제 8 DQ 접속 패드 영역들(DCR27, DCR28)과 제 4 CA 접속 패드 영역(CR24)의 배열 순서는 제 3 및 제 4 DQ 접속 패드 영역들(DCR23, DCR24)과 제 2 CA 접속 패드 영역(CCR22)의 배열 순서와 동일할 수 있다.
제 1 내지 제 8 데이터 패드들(DP21~ DP28) 각각은 제 1 내지 제 8 DQ 접속 패드들(DC1~DC8)에 전기적으로 연결되고, 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP24) 각각은 제 1 내지 제 4 CA 접속 패드들(CC1~CC4)에 전기적으로 연결될 수 있다.
도 11은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다. 도 12는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도로서, 도 11의 C-C' 선을 따라 자른 단면이다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 적층형 반도체 패키지(300)는 제 2 반도체 패키지(200) 상에 적층된 제 1 반도체 패키지(100)를 포함할 수 있다.
제 1 반도체 패키지(100)는, 도 2 및 도 3을 참조하여 설명한 것처럼, y 방향으로 상호 이격되어 배치된 제1 및 제 2 메모리 칩들(10a, 10b) 상에 각각 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼 칩들(15a, 15b)을 포함한다. 제 2 반도체 패키지(200)는, 도 5 및 도 6을 참조하여 설명한 것처럼, 제 1 및 제 2 채널들을 갖는 로직 칩(20)을 포함한다.
제 2 반도체 패키지(200)의 제 1 및 제 2 DQ 접속 패드들(DC21, DC22)은 연결 접속 단자들(150)에 의해 제 1 반도체 패키지(100)의 제1 및 제 2 DQ 접속 패드들(DC1, DC2)과 전기적으로 연결될 수 있다. 그리고, 제 2 반도체 패키지(200)의 제 1 및 제 2 CA 접속 패드들(CC21, CC22)은 연결 접속 단자들(150)에 의해 제 1 반도체 패키지(100)의 제 1 및 제 2 CA 접속 패드들(CC1, CC2)과 전기적으로 연결될 수 있다. 이러한 적층형 반도체 패키지(300)는 외부 접속 단자들(250)을 통해 외부 전자 장치들과 연결될 수 있다.
일 실시예에 따르면, 제 2 반도체 패키지(200) 상에 제 1 반도체 패키지(100)가 적층될 때, 제 1 및 제 3 메모리 칩들(10a, 10c)과 연결되는 제 1 DQ 접속 패드들(DC1, DC21) 및 제 1 CA 접속 패드들(CC1, C21)이 서로 대향하도록 배치되고, 제 2 및 제 4 메모리 칩들(10b, 10d)과 연결되는 제 2 DQ 접속 패드들(DC2, DC22) 및 제 2 CA 접속 패드들(CC2, CC22)이 서로 대향하도록 배치될 수 있다. 이에 따라, 제 1 및 제 2 메모리 칩들(10a, 10b)의 메모리 데이터 패드들(DP1)로부터 로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22)까지의 배선 연결이 단순화되고, 제 1 및 제 2 메모리 칩들(10a, 10b)의 메모리 커맨드/어드레스 패드들(CP1)로부터 로직 칩(20)의 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)까지의 배선 연결이 단순화될 수 있다.
이에 더하여, 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 적층된 제 3 및 제 4 메모리 칩들(10c, 10d)의 메모리 데이터 패드들(DP2)로부터 로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22)까지의 신호 전달 경로가 감소될 수 있다. 또한 제 3 및 제 4 메모리 칩들(10c, 10d)의 메모리 커맨드/어드레스 패드들(CP2)은 제 1 및 제 2 점퍼 칩들(15a, 15b)들의 와이어 본딩 패드들(WB1, WB2)을 통해 로직 칩(20)의 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)과 연결될 수 있다.
나아가, 제 1 반도체 패키지(100) 내에서, 제 1 및 제 2 메모리 칩들(10a, 10b)을 서로 나란히(side by side) 배치하고, 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 제 1 및 제 2 메모리 칩들(10a, 10b)의 용량의 절반에 해당하는 제 3 및 제 4 메모리 칩들(10c, 10d)을 각각 적층함으로써, 적층형 반도체 패키지(300)의 수직적 두께를 줄일 수 있으며, 메모리 용량을 홀수 배로 증대시키는 반도체 패키지를 제공할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(300)는 제 2 반도체 패키지(200) 상에 적층된 제 1 반도체 패키지(100)를 포함할 수 있다.
제 1 반도체 패키지(100)는, 도 2 및 도 3을 참조하여 설명한 것처럼, y 방향으로 상호 이격되어 배치된 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 각각 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼 칩들(15a, 15b)을 포함할 수 있다.
제 2 반도체 패키지(200)는, 도 7을 참조하여 설명한 것처럼, 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)이 제 1 측면(S1)에 모두 인접하도록 배치된 로직 칩(20)을 포함할 수 있다. 상세하게, 제 1 커맨드/어드레스 영역(CCR21)은 제 1 및 제 2 데이터 영역들(DCR21, DCR22) 사이에 배치될 수 있고, 제 2 커맨드/어드레스 영역(CCR22)은 제 3 및 제 4 데이터 영역들(DCR23, DCR24) 사이에 배치될 수 있다.
로직 칩(20)의 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)은 접속 패드들(DC21~DC24, CC21, CC22), 내부 배선들(IC2, 도 12 참조) 및 연결 접속 단자들(150, 도 12 참조)에 의해 제 1 반도체 패키지(100)의 제 1 내지 제 4 메모리 칩들(10a~10d) 각각의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다. 보다 상세하게, 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 CA 커맨드/어드레스 패드들(CP21)은 각각 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다. 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 2 CA 커맨드/어드레스 패드들(CP22)은 각각 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다.
로직 칩(20)의 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)이 일 측면에 모두 인접하도록 배치됨으로써, 로직 칩의 제 1 내지 제 4 데이터 패드들(DP21~DP24) 및 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)이 제 1 내지 제 4 메모리 칩들(10a~10d)의 메모리 데이터 패드들(DP1, DP2)과 평면적 관점에서 인접하게 배치될 수 있다. 이에 따라, 로직 칩의 설계 효율성을 높일 수 있고 신호지연(latency)이 감소될 수 있다.
도시되지는 않았지만, 로직 칩(20)의 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)의 배열은 도 7에서 설명한 것과 같은 순서를 따를 수 있으며, 그에 따라 접속 패드들(DC21~DC24, CC21, CC22)의 배열도 달라질 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(300)는 제 2 반도체 패키지(200) 상에 적층된 제 1 반도체 패키지(100)를 포함할 수 있다.
제 1 반도체 패키지(100)는, 도 2 및 도 3을 참조하여 설명한 것처럼, y 방향으로 상호 이격되어 배치된 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 각각 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼 칩들(15a, 15b)을 포함할 수 있다.
제 2 반도체 패키지(200)는, 도 8을 참조하여 설명한 것처럼, 서로 대향하도록 배치된 제 1 데이터 패드 영역(DR21)과 제 1 커맨드/어드레스 패드 영역(CR21)이 각각 제 4 측면(S4) 및 제 3 측면(S3)에 배치되고, 서로 대향하도록 배치된 제 2 데이터 패드 영역(DR22)과 제 2 커맨드/어드레스 패드 영역(CR22)이 각각 제 1 측면(S1) 및 제 2 측면(S2)에 배치된 로직 칩(20)을 포함할 수 있다.
로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)은 접속 패드들(DC21, DC22, CC21, CC22), 내부 배선들(IC2, 도 12 참조) 및 연결 접속 단자들(150, 도 12 참조)에 의해 제 1 반도체 패키지(100)의 제 1 내지 제 4 메모리 칩들(10a~10d) 각각의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다. 보다 상세하게, 제 1 데이터 패드들(DP21)과 제 1 CA 커맨드/어드레스 패드들(CP21)은 각각 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다. 제 2 데이터 패드들(DP22)과 제 2 CA 커맨드/어드레스 패드들(CP22)은 각각 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP1, DP2) 및 메모리 커맨드/어드레스 패드들(CP1, CP2)과 전기적으로 연결될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(300)는 제 2 반도체 패키지(200) 상에 적층된 제 1 반도체 패키지(100)를 포함할 수 있다.
제 1 반도체 패키지(100)는, 도 4를 참조하여 설명한 것처럼, y 방향으로 상호 이격되어 배치된 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 각각 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼 칩들(15a, 15b)을 포함할 수 있다.
제 2 반도체 패키지(200)는, 도 9를 참조하여 설명한 것처럼, 제1, 제2, 제 5 및 제 6 데이터 패드 영역들(DR21, DR22, DR25, DR26)과 제1 및 제 3 커맨드/어드레스 패드 영역(CR21, CR23)이 제 1 측면(S1)에 인접하도록 배치되고, 제 3, 제 4, 제 7 및 제 8 데이터 패드 영역들(DR23, DR24, DR27, DR28)과 제2 및 제 4 커맨드/어드레스 패드 영역(CR22, CR24)이 제 2 측면(S2)에 인접하도록 배치된 로직 칩(20)을 포함할 수 있다.
로직 칩(20)의 제 1 내지 제 8 데이터 패드들(DP21~DP28)과 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP242)은 접속 패드들(DC21~DC28, CC21~CC24), 내부 배선들(IC2, 도 12 참조) 및 연결 접속 단자들(150, 도 12 참조)에 의해 제 1 반도체 패키지(100)의 제 1 내지 제 4 메모리 칩들(10a~10d) 각각의 메모리 데이터 패드들(DP1~DP8) 및 메모리 커맨드/어드레스 패드들(CP1~CP4)과 전기적으로 연결될 수 있다.
보다 상세하게, 제 1 및 제2 데이터 패드들(DP21, DP22)과 제 1 CA 커맨드/어드레스 패드들(CP21)은 각각 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP1, DP2, DP5, DP6) 및 메모리 커맨드/어드레스 패드들(CP1, CP3)과 전기적으로 연결될 수 있다. 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 2 CA 커맨드/어드레스 패드들(CP21)은 각각 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP3, DP4, DP7, DP8) 및 메모리 커맨드/어드레스 패드들(CP2, CP4)과 전기적으로 연결될 수 있다. 제 5 및 제 6 데이터 패드들(DP25, DP26)과 제 3 CA 커맨드/어드레스 패드들(CP23)은 각각 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP1, DP2, DP5, DP6) 및 메모리 커맨드/어드레스 패드들(CP1, CP3)과 전기적으로 연결될 수 있다. 제 7 및 제 8 데이터 패드들(DP27, DP28)과 제 4 CA 커맨드/어드레스 패드들(CP24)은 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP3, DP4, DP7, DP8) 및 메모리 커맨드/어드레스 패드들(CP2, CP4)과 전기적으로 연결될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지의 개략적인 평면도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지(300)는 제 2 반도체 패키지(200) 상에 적층된 제 1 반도체 패키지(100)를 포함할 수 있다.
제 1 반도체 패키지(100)는, 도 4를 참조하여 설명한 것처럼, y 방향으로 상호 이격되어 배치된 제 1 및 제 2 메모리 칩들(10a, 10b) 상에 각각 적층되는 제 3 및 제 4 메모리 칩들(10c, 10d)과 제 1 및 제 2 점퍼 칩들(15a, 15b)을 포함할 수 있다.
제 2 반도체 패키지(200)는, 도 10을 참조하여 설명한 것처럼, 제 1 및 제 2 데이터 패드 영역들(DR21, DR22)과 제 1 커맨드/어드레스 패드 영역(CR21)은 제 4 측면(S4)에 인접하도록 배치되고, 제 3 및 제 4 데이터 패드 영역들(DR23, DR24)과 제 2 커맨드/어드레스 패드 영역(CR22)은 제 2 측면(S2)에 인접하도록 배치되고, 제 5 및 제 6 데이터 패드 영역들(DR25, DR26)과 제 3 커맨드/어드레스 패드 영역(CR3)이 제 1 측면(S1)에 인접하도록 배치되고, 제 7 및 제 8 데이터 패드 영역들(DR27, DR28)과 제 4 커맨드/어드레스 패드 영역(CR24)은 제 3 측면(S3)에 인접하도록 배치된 로직 칩(20)을 포함할 수 있다.
로직 칩(20)의 제 1 내지 제 8 데이터 패드들(DP21~DP28)과 제 1 내지 제 4 커맨드/어드레스 패드들(CP21~CP242)은 접속 패드들(DC21~DC28, CC21~CC24), 내부 배선들(IC2, 도 12 참조) 및 연결 접속 단자들(150, 도 12 참조)에 의해 제 1 반도체 패키지(100)의 제 1 내지 제 4 메모리 칩들(10a~10d) 각각의 메모리 데이터 패드들(DP1~DP8) 및 메모리 커맨드/어드레스 패드들(CP1~CP4)과 전기적으로 연결될 수 있다.
보다 상세하게, 제 1 및 제2 데이터 패드들(DP21, DP22)과 제 1 CA 커맨드/어드레스 패드들(CP21)은 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP1, DP2, DP5, DP6) 및 메모리 커맨드/어드레스 패드들(CP1, CP3)과 전기적으로 연결될 수 있다. 제 3 및 제 4 데이터 패드들(DP23, DP24)과 제 2 CA 커맨드/어드레스 패드들(CP22)은 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP3, DP4, DP7, DP8) 및 메모리 커맨드/어드레스 패드들(CP2, CP4)과 전기적으로 연결될 수 있다. 제 5 및 제 6 데이터 패드들(DP25, DP26)과 제 3 CA 커맨드/어드레스 패드들(CP23)은 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP1, DP2, DP5, DP6) 및 메모리 커맨드/어드레스 패드들(CP1, CP3)과 전기적으로 연결될 수 있다. 제 7 및 제 8 데이터 패드들(DP27, DP28)과 제 4 CA 커맨드/어드레스 패드들(CP24)은 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP3, DP4, DP7, DP8) 및 메모리 커맨드/어드레스 패드들(CP2, CP4)과 전기적으로 연결될 수 있다.
도 17은 본 발명의 일 실시예에 따른 평면형 반도체 패키지의 개략적인 평면도이다. 도 18은 본 발명의 일 실시예에 따른 평면형 반도체 패키지의 단면도로서, 도 17의 D-D' 선을 따라 자른 단면이다.
도 17 및 도 18을 참조하면, 본 발명의 일 실시예에 따른 평면형 반도체 패키지(400)는 제 3 패키지 기판(301)상에 실장되는 제 1 내지 제 4 메모리 칩들(10a~10d), 제1 및 제 2 점퍼 칩들(15a, 15b) 및 로직 칩(20)을 포함할 수 있다.
제 1 내지 제 4 메모리 칩들(10a~10d)은 도 2 및 도 3의 제 1 내지 제 4 메모리 칩들(10a~10d)과 동일할 수 있다. 제1 및 제 2 점퍼 칩들(15a, 15b)은 도 2 및 도 3의 제1 및 제 2 점퍼 칩들(15a, 15b)과 동일할 수 있다. 로직 칩(20)은 도 7의 로직 칩(20)과 동일할 수 있다.
제 1 내지 제 4 메모리 칩들(10a~10d)과 제1 및 제 2 점퍼 칩들(15a, 15b)은 도 2 및 도 3을 참조하여 설명한 것과 동일하게 제 3 패키지 기판(300)상에 배치될 수 있다.
로직 칩(20)은, 도 6에서 설명한 것처럼, 제 1 측면(S1)에 인접하도록 배치된 제 1 내지 제 4 데이터 패드 영역들(DR21, DR22, DR23, DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)을 포함할 수 있다. 일 예로, 제 1 커맨드/어드레스 영역(CR21)은 제 1 및 제 2 데이터 패드 영역들(DR21, DR22) 사이에 배치될 수 있고, 제 2 커맨드/어드레스 영역(CR22)은 제 3 및 제 4 데이터 패드 영역들(DR23, DR24) 사이에 배치될 수 있다. 제 1 내지 제 4 데이터 패드 영역들(DR21~DR24)과 제 1 및 제 2 커맨드/어드레스 패드 영역들(CR21, CR22)에는 각각 제 1 내지 제 4 데이터 패드들(DP21~DP24)과 제 1 및 제 2 커맨드/어드레스 패드들(CP21, CP22)이 배치될 수 있다.
제 1 내지 제 4의 메모리 칩들(10a~10d)은 와이어(W) 본딩 방식으로 제 3 패키지 기판(301) 상에 실장될 수 있으며, 로직 칩(20)은 플립 칩 본딩 방식으로 제 3 패키지 기판(301) 상에 실장될 수 있다. 제 1 내지 제 4 메모리 칩들(10a~10d)의 메모리 데이터 패드들(DP1, DP2)은 로직 칩(20)의 제 1 측면(S1)과 인접하여 제 1 측면(S1)과 평행하도록 배치될 수 있다.
제 3 패키지 기판(301)은 본딩 패드들(BP, DB1, DB2, CB1, CB2), 외부 접속 패드들(LC2) 및 내부 배선들(IC3)을 포함한다. 본딩 패드들(BP, DB1, DB2, CB1, CB2)은 제 3 패키지 기판(301)의 상부면에 배열될 수 있으며, 외부 접속 패드들(LC2)은 제 3 패키지 기판(301)의 하부면에 배열될 수 있다. 본딩 패드들(BP)은 로직 칩(20)이 실장되는 제 3 패키지 기판(301)의 중심부에 배치될 수 있다. 그리고 제 1 및 제 2 DQ 본딩 패드들(DB1, DB2) 각각은 제1 및 제2 메모리 칩들(10a, 10b)의 메모리 데이터 패드들(DP1)에 인접하도록 배치될 수 있으며, 제 1 및 제 2 CA 본딩 패드들(CB1, CB2) 각각은 제1 및 제2 메모리 칩들(10a, 10b)의 커맨드/어드레스 패드들(CP1)에 인접하도록 배치될 수 있다.
제 1 내지 제 4의 메모리 칩들(10a~10d)과 로직 칩(20)은 내부 배선들(IC3)을 통해 연결될 수 있다. 보다 상세하게, 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 데이터 패드들(DP1, DP2)은 제 1 DQ 본딩 패드들(DB1) 및 내부 배선들(IC3)을 통해 로직 칩(20)의 제 3 및 제 4 데이터 패드들(DP23, DP24)과 전기적으로 연결될 수 있다. 제 1 및 제 3 메모리 칩들(10a, 10c)의 메모리 커맨드/어드레스 패드들(CP1, CP2)은 제 1 CA 본딩 패드들(CB1), 제 1 및 제 2 와이어 본딩 패드들(WB1, WB2) 및/또는 내부 배선들(IC3)을 통해 로직 칩(20)의 제 2 커맨드/어드레스 패드들(CP22)과 전기적으로 연결될 수 있다.
마찬가지로, 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 데이터 패드들(DP1, DP2)은 제 2 DQ 본딩 패드들(DB2) 및 내부 배선들(IC3)을 통해 로직 칩(20)의 제 1 및 제 2 데이터 패드들(DP21, DP22)과 전기적으로 연결될 수 있다. 제 2 및 제 4 메모리 칩들(10b, 10d)의 메모리 커맨드/어드레스 패드들(CP1, CP2)은 제 2 CA 본딩 패드들(CB2), 제 1 및 제 2 와이어 본딩 패드들(WB1, WB2) 및/또는 내부 배선들(IC3)을 통해 로직 칩(20)의 제 1 커맨드/어드레스 패드들(CP21)과 전기적으로 연결될 수 있다.
로직 칩(20)의 제 1 내지 제 4 데이터 패드들(DP21~DP24) 및 제 1 및 제 2 커맨드/어드레스 패드들(CP21)이 일 측면에 모두 인접하도록 배치되어 제 1 내지 제 4 메모리 칩들(10a~10d)의 메모리 데이터 패드들(DP1, DP2)과 평면적 관점에서 인접하게 배치될 수 있다. 이에 따라, 로직 칩의 설계 효율성을 높일 수 있고 신호지연(latency)이 감소될 수 있다.
평면형 반도체 패키지(400)는 메모리 칩들(10a~10d)과 로직 칩(20)을 덮는 제 3 몰딩막(310)을 포함할 수 있다. 제 3 몰딩막(310)은 제 3 패키지 기판(301)과 메모리 칩들(10a~10d) 및 로직 칩(20) 사이에 언더필(underfill)될 수 있다. 언더필 몰딩막(310)을 채울 때 수지액이 흘러가지 못하도록 메모리 칩들(10a~10d)과 로직 칩(20) 사이에 댐(dam)(350)이 위치할 수 있다. 제 3 몰딩막(310)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다. 도 20은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 모바일(mobile phone) 폰(1000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 20을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(1000)는 마이크로프로세서(1100), 사용자 인터페이스(1100), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 본 발명의 실시예에 따른 반도체 패키지(1400)를 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 패키지 기판, 상기 제 1 패키지 기판 상에 제 1 방향으로 상호 이격되어 실장되는 제1 및 제 2 메모리 칩들, 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 3 및 제 4 메모리 칩들, 및 상기 제 1 및 제2 메모리 칩들 상에 각각 적층되는 제 1 및 제 2 점퍼 칩들을 포함하는 제 1 반도체 패키지; 및
    제 2 패키지 기판 및 상기 제 2 패키지 기판 상에 실장된 로직 칩을 포함하는 제 2 반도체 패키지를 포함하되,
    상기 제 1 반도체 패키지는 상기 제 2 반도체 패키지 상에 배치되고,
    상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 3 및 제 4 메모리 칩들로부터 상기 제 1 방향과 교차하는 제 2 방향으로 이격되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 패키지 기판은 서로 대향하는 제 1 에지 및 제 2 에지를 포함하고,
    상기 제 1 내지 제 4 메모리 칩들 각각은 상기 로직 칩과 전기적으로 연결되며 상기 제 2 방향으로 상호 이격되는 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들을 포함하되,
    상기 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들은 상기 제 1 에지에 평행하도록 배열되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 패키지 기판은:
    상기 제 1 및 제 3 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 1 DQ 접속 패드들과 제 1 CA 접속 패드들; 및
    상기 제 2 및 제 4 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 2 DQ 접속 패드들과 제 2 CA 접속 패드들을 포함하고,
    평면적 관점에서, 상기 제 1 및 제 2 DQ 접속 패드들은 상기 메모리 데이터 패드들과 인접하고 상기 제 1 및 제 2 CA 접속 패드들은 상기 메모리 커맨드/어드레스 패드들과 인접하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 로직 칩은:
    상기 제 1 및 제 3 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 1 데이터 패드들 및 제 1 커맨드/어드레스 패드들; 및
    상기 제 2 및 제 4 메모리 칩들과 각각 전기적으로 연결되며 서로 대향하는 제 2 데이터 패드들 및 제 2 커맨드/어드레스 패드들을 포함하고,
    상기 제 1 및 제 2 데이터 패드들 각각은 상기 제 1 및 제 2 DQ 접속 패드들과 인접하고, 상기 제 1 및 제 2 커맨드/어드레스 패드들 각각은 상기 제 1 및 제 2 CA 접속 패드들과 인접하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 제 2 패키지 기판은:
    상기 제 1 내지 제 4 메모리 칩들과 각각 전기적으로 연결되며 상기 제 2 패키지 기판의 일 측면을 따라 배치되는 제 1 내지 제 4 DQ 접속 패드들과 제 1 및 제 2 CA 접속 패드들을 포함하고,
    상기 제 1 및 제 2 DQ 접속 패드들 사이에 상기 제 1 CA 접속 패드들이 배치되고, 상기 제 3 및 제 4 DQ 접속 패드들 사이에 상기 제 2 CA 접속 패드들이 배치되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 로직 칩은:
    상기 제 1 내지 제 4 메모리 칩들과 각각 전기적으로 연결되며 상기 로직 칩의 일 측면을 따라 배치되는 제 1 내지 제 4 데이터 패드들과 제 1 및 제 2 커맨드/어드레스 패드들을 포함하고,
    상기 제 1 내지 제 4 데이터 패드들 각각은 상기 제 1 내지 제 4 DQ 접속 패드들과 인접하고, 상기 제 1 및 제 2 커맨드/어드레스 패드들 각각은 상기 제 1 및 제 2 CA 접속 패드들과 인접하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 2 방향으로 상호 이격되는 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들을 포함하고,
    상기 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들은 상기 제 1 방향을 따라 배열되고, 상기 제 1 와이어 본딩 패드들은 와이어를 통해 상기 제 3 및 제 4 메모리 칩들과 연결되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 칩들의 용량은 상기 제 3 및 제 4 메모리 칩들의 용량의 2배인 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판에 실장되는 로직 칩;
    상기 로직 칩과 전기적으로 연결되며 상기 로직 칩으로부터 제 1 방향으로 이격되어 상기 패키지 기판 상에 실장되는 제 1 및 제 2 메모리 칩들;
    상기 로직 칩과 전기적으로 연결되며 상기 제 1 및 제 2 메모리 칩들 상에 각각 적층되는 제 3 및 제 4 메모리 칩들; 및
    상기 제 1 및 제 2 메모리 칩들 상에 각각 적층되는 제 1 및 제 2 점퍼 칩들을 포함하되,
    상기 제 1 및 제 2 메모리 칩들은 상기 제 1 방향과 교차하는 제 2 방향으로 상호 이격되고,
    상기 제 1 및 제 2 점퍼 칩들은 각각 상기 제 3 및 제 4 메모리 칩들로부터 상기 제 1 방향으로 이격되고,
    상기 제 1 및 제 2 메모리 칩들의 용량은 상기 3 및 제 4 메모리 칩들의 용량의 2 배인 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 로직 칩은 상기 로직 칩의 일 측면을 따라 배치되는 제 1 내지 제 4 데이터 패드들과 제 1 및 제 2 커맨드/어드레스 패드들을 포함하고,
    상기 제 1 및 제 2 데이터 패드들 사이에 상기 제 1 커맨드/어드레스 패드들이 배치되고, 상기 제 3 및 제 4 데이터 패드들 사이에 상기 제 2 커맨드/어드레스 패드들이 배치되고,
    상기 제 1 내지 제 4 메모리 칩들 각각은 상기 제 1 방향으로 상호 이격되는 메모리 데이터 패드들 및 메모리 커맨드/어드레스 패드들을 포함하고,
    상기 메모리 데이터 패드들은 상기 로직 칩의 일 측면과 인접하여 상기 일 측면을 따라 배열되고,
    상기 제 1 및 제 2 점퍼 칩들 각각은 상기 제 1 방향으로 상호 이격되는 제 1 와이어 본딩 패드들 및 제 2 와이어 본딩 패드들을 포함하되,
    상기 제 1 및 제 2 와이어 본딩 패드들은 상기 메모리 데이터 패드들과 평행하도록 배열되고, 상기 제 1 와이어 본딩 패드들은 와이어를 통해 상기 제 3 및 제 4 메모리 칩들과 연결되는 반도체 패키지.
KR1020130097341A 2013-08-16 2013-08-16 반도체 패키지 KR102064870B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130097341A KR102064870B1 (ko) 2013-08-16 2013-08-16 반도체 패키지
US14/283,833 US9214441B2 (en) 2013-08-16 2014-05-21 Semiconductor package including stacked memory chips

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130097341A KR102064870B1 (ko) 2013-08-16 2013-08-16 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150019901A KR20150019901A (ko) 2015-02-25
KR102064870B1 true KR102064870B1 (ko) 2020-02-11

Family

ID=52466277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130097341A KR102064870B1 (ko) 2013-08-16 2013-08-16 반도체 패키지

Country Status (2)

Country Link
US (1) US9214441B2 (ko)
KR (1) KR102064870B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
KR102110984B1 (ko) * 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US9391032B2 (en) * 2013-11-27 2016-07-12 Samsung Electronics Co., Ltd. Integrated circuits with internal pads
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US20170186474A1 (en) * 2015-12-28 2017-06-29 Invensas Corporation Dual-channel dimm
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10971478B2 (en) * 2016-12-30 2021-04-06 Intel Corporation Interposer design in package structures for wire bonding applications
WO2020117700A1 (en) 2018-12-03 2020-06-11 Rambus Inc. Dram interface mode with improved channel integrity and efficiency at high signaling rates
EP3875864A4 (en) * 2018-12-11 2022-01-05 GD Midea Air-Conditioning Equipment Co., Ltd. WIRELESS COMMUNICATION MODULE AND AIR CONDITIONING
TWI715486B (zh) * 2020-04-20 2021-01-01 瑞昱半導體股份有限公司 半導體封裝
US11735232B2 (en) * 2021-03-15 2023-08-22 Montage Technology Co., Ltd. Memory device with split power supply capability
US20230420018A1 (en) * 2022-06-24 2023-12-28 Ati Technologies Ulc Channel routing for simultaneous switching outputs

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043664A1 (en) 2010-08-23 2012-02-23 International Business Machines Corporation Implementing multiple different types of dies for memory stacking

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100390466B1 (ko) 1999-12-30 2003-07-04 앰코 테크놀로지 코리아 주식회사 멀티칩 모듈 반도체패키지
US6472747B2 (en) 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP2004071838A (ja) 2002-08-06 2004-03-04 Renesas Technology Corp 半導体装置
JP4381779B2 (ja) 2003-11-17 2009-12-09 株式会社ルネサステクノロジ マルチチップモジュール
JP2005228932A (ja) 2004-02-13 2005-08-25 Sony Corp 半導体装置
JP4265997B2 (ja) * 2004-07-14 2009-05-20 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US20060051912A1 (en) * 2004-09-09 2006-03-09 Ati Technologies Inc. Method and apparatus for a stacked die configuration
US7359261B1 (en) * 2005-05-23 2008-04-15 Marvell International Ltd. Memory repair system and method
JP4726640B2 (ja) 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
US7927923B2 (en) 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
US8563990B2 (en) 2008-04-07 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic device and method of manufacturing an electronic device
KR101024748B1 (ko) * 2008-12-15 2011-03-24 하나 마이크론(주) 서포터 칩을 갖는 반도체 패키지 및 그 제조 방법
US9035443B2 (en) * 2009-05-06 2015-05-19 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
JP5503208B2 (ja) 2009-07-24 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US8686546B2 (en) 2010-06-18 2014-04-01 Alpha & Omega Semiconductor, Inc. Combined packaged power semiconductor device
US20120199960A1 (en) 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043664A1 (en) 2010-08-23 2012-02-23 International Business Machines Corporation Implementing multiple different types of dies for memory stacking

Also Published As

Publication number Publication date
US9214441B2 (en) 2015-12-15
US20150048521A1 (en) 2015-02-19
KR20150019901A (ko) 2015-02-25

Similar Documents

Publication Publication Date Title
KR102064870B1 (ko) 반도체 패키지
KR102110984B1 (ko) 적층형 반도체 패키지
KR102043369B1 (ko) 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지
US20230138386A1 (en) Bridge hub tiling architecture
US9406649B2 (en) Stacked multi-chip integrated circuit package
US9984032B2 (en) System on package (SoP) having through silicon via (TSV) interposer with memory controller connected to multiple printed circuit boards (PCB)
KR101766725B1 (ko) 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US9202796B2 (en) Semiconductor package including stacked chips and a redistribution layer (RDL) structure
KR20100117977A (ko) 반도체 패키지
JP6058349B2 (ja) 電子装置及び半導体装置
US8803327B2 (en) Semiconductor package
KR20130078221A (ko) 재배선 구조를 갖는 반도체 패키지
KR20140099107A (ko) 패키지 온 패키지 장치
KR102175723B1 (ko) 반도체 패키지
US20140374900A1 (en) Semiconductor package and method of fabricating the same
US9082686B2 (en) Semiconductor package
CN110379798B (zh) 芯片层叠封装
JP2017502494A (ja) Ｘｆｄパッケージングに対する同時サポート
KR102164545B1 (ko) 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치
TW202044520A (zh) 包括互連結構的堆疊封裝件
US9472539B2 (en) Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip
KR20100045076A (ko) 반도체 패키지
KR20170034597A (ko) 복수의 칩들이 내장된 반도체 패키지
US20230050969A1 (en) Package-on-package and package module including the same
KR20230024195A (ko) 패키지 온 패키지 및 이를 포함하는 패키지 모듈

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant