KR102043369B1 - 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지 - Google Patents

반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지 Download PDF

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KR102043369B1
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

반도체 메모리 칩 및 이를 포함하는 반도체 패키지가 제공된다. 반도체 패키지는 제 1 측면에 인접하게 배열된 제 1 데이터 패드들과 제 1 커맨드/어드레스 패드들, 및 상기 제 1 측면에 대향하는 제 2 측면에 인접하게 배열된 제 2 데이터 패드들과 제 2 커맨드/어드레스 패드들을 포함하는 메모리 칩, 및 상부면에 상기 메모리 칩이 실장되며, 상기 제 1 커맨드/어드레스 패드들과 연결되는 제 1 CA 접속 패드들과, 상기 제 1 CA 접속 패드들과 대향되도록 배치되며, 상기 제 2 커맨드/어드레스 패드들과 연결되는 제 2 CA 접속 패드들을 포함하는 패키지 기판을 포함한다.

Description

반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지{Semiconductor memory chip and stacked semiconductor package including the same}
본 발명은 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지에 관한 것으로서, 보다 상세하게 배선 자유도 및 패키지 특성을 향상시킬 수 있는 패드 구조를 갖는 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지에 관한 것이다.
최근에 휴대용 멀티미디어 플레이어(PMP), 모바일 폰(mobile phone), 스마트 폰(smart phone), GPS(global positioning system) 내비게이션 장치, 디지털 카메라, 디지털 비디오 카메라 또는 PDA 등의 휴대용 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 하나의 시스템 내에 복수의 프로세서들을 채용한 멀티 프로세서 시스템이 급격히 증가하고 있다.
예를 들어, 모바일 폰에는 사용자들의 컨버젼스(convergence) 요구에 따라, 기본적인 전화 기능 이외에 음악, 게임, 카메라, 결제기능, 또는 동영상 기능 등이 추가적으로 구현될 수 있다. 이에 따라, 통신 변복조 기능을 수행하는 통신 프로세서와, 상기 통신 기능을 제외한 어플리케이션 기능을 수행하는 미디어 프로세서가 상기 모바일 폰 내의 인쇄회로 기판에 함께 채용될 필요성이 있다. 즉, 하나의 패키지 내에 복수 개의 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치에서는 하나의 패키지 안에 복수개의 반도체 칩들을 배열하기도 한다. 이에 따라, 하나의 패키지 내에서 복수개의 반도체 칩들이 전기적으로 연결되므로, 배선 자유도(routability)가 줄어들어 배선 연결이 복잡해질 수 있다.
본원 발명이 해결하고자 하는 과제는 배선 자유도 및 패키지 특성을 향상시킬 수 있는 패드 배치 구조를 갖는 반도체 메모리 칩을 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 배선 자유도 및 패키지 특성이 보다 향상된 적층형 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 반도체 패키지는 제 1 측면에 인접하게 배열된 제 1 데이터 패드들과 제 1 커맨드/어드레스 패드들, 및 상기 제 1 측면에 대향하는 제 2 측면에 인접하게 배열된 제 2 데이터 패드들과 제 2 커맨드/어드레스 패드들을 포함하는 메모리 칩, 및 상부면에 상기 메모리 칩이 실장되며, 상기 제 1 커맨드/어드레스 패드들과 연결되는 제 1 CA 접속 패드들과, 상기 제 1 CA 접속 패드들과 대향되도록 배치되며, 상기 제 2 커맨드/어드레스 패드들과 연결되는 제 2 CA 접속 패드들을 포함하는 패키지 기판을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따르면, 패키지 기판의 상부면에 실장된 제 1 및 제 2 메모리 칩들을 포함하는 반도체 패키지로서, 상기 제 1 및 제 2 메모리 칩들 각각은 제 1 측면에 인접하게 배열된 제 1 데이터 패드들과 제 1 커맨드/어드레스 패드들, 및 상기 제 1 측면에 대향하는 제 2 측면에 인접하게 배열된 제 2 데이터 패드들과 제 2 커맨드/어드레스 패드들을 포함하고, 상기 패키지 기판은 상기 제 1 및 제 2 메모리 칩들의 상기 제 1 측면들과 평행한 제 1 에지를 가지며, 상기 제 1 및 제 2 메모리 칩들의 제 1 커맨드/어드레스 패드들과 연결되는 제 1 CA 접속 패드들과, 상기 제 1 CA 접속 패드들과 대향하며 상기 제 1 및 제 2 메모리 칩들의 제 2 커맨드/어드레스 패드들과 연결되는 제 2 CA 접속 패드들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 적층형 반도체 패키지는 하부 패키지 기판 상에 실장된 로직 칩을 포함하는 하부 패키지, 상기 하부 패키지 상에 적층된 상부 패키지 기판 상에 실장되어 상기 로직 칩과 전기적으로 연결되는 메모리 칩을 포함하는 상부 패키지, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 배치되어 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 접속 단자들을 포함하되, 상기 메모리 칩 및 상기 로직 칩 각각은 제 1 측면에 인접하게 배열된 제 1 데이터 패드들과 제 1 커맨드/어드레스 패드들, 및 상기 제 1 측면에 대향하는 제 2 측면에 인접하게 배열된 제 2 데이터 패드들과 제 2 커맨드/어드레스 패드들을 포함하고, 평면적 관점에서, 상기 메모리 칩의 일부와 상기 로직 칩의 일부가 중첩될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 칩은 제 1 측면에 인접하게 배치된 데이터 패드들과 커맨드/어드레스 패드들, 및 제 1 측면에 대향하는 제 2 측면에 인접하게 배치된 데이터 패드들과 커맨드/어드레스 패드들을 포함한다. 즉, 서로 대향하는 양 측면들 각각에 데이터 패드들과 커맨드/어드레스 패드들이 함께 배치될 수 있다. 또한, 실시예들에 따르면, 메모리 칩을 포함하는 제 1 패키지와 로직 칩을 포함하는 제 2 패키지를 적층할 때, 로직 칩의 커맨드/어드레스 패드들과 메모리 칩의 커맨드/어드레스 패드들이 평면적 관점에서 인접하게 배치될 수 있다.
이에 따라, 크기 및 핀 배열 구조에서 메모리 칩과 다른 로직 칩과 메모리 칩을 하나의 반도체 패키지로 패키징할 때, 메모리 칩과 로직 칩을 연결하는 배선 길이를 최소화할 수 있으므로, 칩과 메모리 칩 간의 신호 전달 경로를 줄일 수 있다. 즉, 하나의 패키지 내에서 배선 자유도가 향상되며, 메모리 칩과 로직 칩 간의 데이터 처리 속도가 보다 향상될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지의 개략 구성도들이다.
도 3 내지 도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 칩의 평면도들이다.
도 7은 본 발명의 일 실시예에 따른 제 1 패키지의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 제 1 패키지의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 제 1 패키지의 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 제 1 패키지의 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 제 1 패키지의 단면도이다.
도 12 내지 도 15는 본 발명의 또 다른 실시예에 따른 제 1 패키지의 평면도들이다.
도 16 내지 도 20은 본 발명의 다양한 실시예들에 따른 로직 칩의 평면도들이다.
도 21은 본 발명의 일 실시예에 따른 제 2 패키지의 평면도이다.
도 22는 본 발명의 일 실시예에 따른 제 2 패키지의 단면도이다.
도 23 및 도 24는 본 발명의 다른 실시예들에 따른 제 2 패키지의 평면도이다.
도 25는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도이다.
도 26은 도 25에 도시된 따른 적층형 반도체 패키지의 변형례를 나타내는 도면이다.
도 27 내지 도 29는 본 발명의 다른 실시예들에 따른 적층형 반도체 패키지의 단면도이다.
도 30는 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 장치를 나타내는 도면이다.
도 31은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 칩(10) 및 이를 포함하는 반도체 패키지에 대해 상세히 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지의 개략 구성도들이다.
도 1 및 도 2를 참조하면, 하나의 반도체 패키지는 적어도 하나 이상의 로직 소자들(1) 및 적어도 하나 이상의 메모리 소자들(2)을 포함할 수 있다. 일 실시예에 따르면, 로직 소자들(1) 및 메모리 소자들(2)은 개별적으로 패키징된 반도체 칩일 수 있다.
로직 소자들(1)은, 예를 들어, 광전자 소자, 통신 소자 또는 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(system-on-chip) 등일 수 있다. 메모리 소자들(2)은, 예를 들어, DDR2 DRAM, DDR3 DRAM, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR 계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 선택된 어느 하나일 수 있다. 다른 예로, 메모리 소자들(2)은 NAND flash, NOR flash, OneNAND, PRAM, 및 ReRAM 중에서 선택된 어느 하나일 수 있다.
도 2를 참조하면, 반도체 패키지는 제 1 및 제 2 로직 소자들(1a, 1b) 및 제 1 내지 제 4 메모리 소자들(2a, 2b, 2c, 2d)을 포함할 수 있다. 일 실시예에서, 제 1 로직 소자(1a)는 디지털 베이스밴드 모뎀 프로세서(Digital baseband modem processor) 및/또는 베이스밴드 모뎀 프로세서(Analog baseband modem processor)일 수 있다. 제 2 로직 소자(2b)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하는 미디어 프로세서일 수 있다. 제 1 내지 제 4 메모리 소자들(2a, 2b, 2c, 2d)은 동일한 동작 특성을 갖는 메모리 소자들일 수도 있고, 서로 다른 동작 특성을 갖는 메모리 소자들일 수도 있다. 예를 들어, 제 1 및 제 4 메모리 소자들(2a, 2d)은 DRAM일 수 있고, 제 2 및 제 3 메모리 소자들(2b, 2c)은 Flash, 메모리 소자일 수 있다.
로직 소자들(1, 1a, 1b)과 메모리 소자들(2, 2a~2d)은 버스 채널들을 통해 연결될 수 있다. 버스 채널들은 메모리 소자들(2, 2a~2d)로 커맨드/어드레스 신호 및 데이터 신호를 전송한다. 일 실시예에서, 하나의 버스 채널(channel)은 16비트 또는 32비트 데이터 신호를 인터페이스(interface)할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 휴대 전화(mobile phone), 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console)와 같은 휴대용 장치에 탑재될 수 있다.
실시예들에 따른 반도체 패키지에 구비된 메모리 소자들(2)은 반도체 메모리 칩으로 패키징될 수 있으며, 반도체 메모리 칩은 데이터 핀들과 커맨드/어드레스 핀들이 분리되는 핀 배열을 가질 수 있다. 다시 말해, 제 1 측면에 데이터 핀들이 배열되고, 제 1 측면에 대향하는 제 2 측면에 커맨드/어드레스 핀들이 배열될 수 있다.
한편, 데이터 처리용량 및 성능이 빠른 로직 소자들(1)은 개별적으로 패키징될 때, 반도체 메모리 칩보다 많은 입출력 핀들을 가질 수 있으며, 메모리 칩과 다른 핀 배열을 가질 수 있다. 따라서, 메모리 칩들과 로직 칩들을 하나의 반도체 패키지 내에 탑재할 때, 메모리 칩들과 로직 칩들 간의 배선 연결이 복잡해질 수 있다. 그러므로, 메모리 칩들과 로직 칩들을 포함하는 하나의 패키지 내에서 메모리 칩들과 로직 칩들 간의 배선 연결을 단순화시키는 것이 필요하다.
도 3 내지 도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 칩의 평면도들이다.
도 3 내지 도 6을 참조하면, 반도체 메모리 칩(10)은 데이터 신호들을 입출력하는 데이터 패드들(PD1~PD4)과, 데이터 스트로브 신호들(DQS), 데이터 마스크 신호들(DQM), 칩 선택 신호들(CS), 클록 신호(CLK), 라이트 인에이블(WE) 신호, RAS 신호, CAS 신호와 같은 커맨드 신호들 및 어드레스 신호들을 입출력하는 커맨드/어드레스 패드들(PC1, PC2), 및 접지 및 전원 전압이 인가되는 전원 패드 및 접지 패드(미도시)를 포함한다.
실시예들에 따르면, 반도체 메모리 칩(10)은 서로 대향하는 제 1 측면(S1)과 제 2 측면(S2)을 포함하며, 제 1 및 제 2 측면들(S1, S2) 각각에 데이터 패드들과 커맨드/어드레스 패드들이 함께 배열될 수 있다. 실시예들에서, 반도체 메모리 칩(10)은 32비트 또는 64비트 모바일 디램(mobile DRAM) 소자일 수 있다.
도 3에 도시된 실시예에 따르면, 반도체 메모리 칩(10)은 제 1 내지 제 4 데이터 패드들(PD1~PD4)과, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)을 포함할 수 있다.
제 1 및 제 2 데이터 패드들(PD1, PD2)과 제 1 커맨드/어드레스 패드들(PC1)은 반도체 메모리 칩(10)의 제 1 측면(S1)에 인접하게 배열되며, 제 3 및 제 4 데이터 패드들(PD3, PD4)과, 제 2 커맨드/어드레스 패드들(PC2)은 반도체 메모리 칩(10)의 제 2 측면(S2)에 인접하게 배열될 수 있다. 제 1 측면(S1)에서, 제 1 커맨드/어드레스 패드들(PC1)은 제 1 및 제 2 데이터 패드들(PD1, PD2) 사이에 배치될 수 있다. 제 2 측면(S2)에서, 제 2 커맨드/어드레스 패드들(PC2)은 제 3 및 제 4 데이터 패드들(PD3, PD4) 사이에 배치될 수 있다.
도 3에 도시된 반도체 메모리 칩(10)에서, 제 1 데이터 패드들(PD1)은 로직 칩으로부터 제 1 데이터 신호들(DATA[7:0])을 입력 받고, 제 2 데이터 패드들(PD1)은 로직 칩으로부터 제 2 데이터 신호들(DATA[15:8])을 입력 받을 수 있다. 제 3 데이터 패드들(PD3)은 로직 칩으로부터 제 3 데이터 신호들(DATA[23:16])을 입력 받고, 제 4 데이터 패드들(PD4)은 로직 칩으로부터 제 4 데이터 신호들(DATA[31:24])을 입력 받을 수 있다. 그리고, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)은 로직 칩으로부터 데이터 스트로브 신호들(DQS), 데이터 마스크 신호들(DQM), 칩 선택 신호들(CS), 클록 신호(CLK), 라이트 인에이블 신호(WE) RAS 신호, CAS 신호와 같은 커맨드 신호들 및 어드레스 신호들을 입력 받을 수 있다.
도 4 및 도 5에 도시된 실시예에 따르면, 반도체 메모리 칩(10)은 제 1 및 제 2 데이터 패드들(PD1, PD2)과, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)을 포함할 수 있다.
구체적으로, 도 4 및 도 5를 참조하면, 제 1 데이터 패드들(PD1)과, 제 1 커맨드/어드레스 패드들(PC1)은 반도체 메모리 칩(10)의 제 1 측면(S1)에 인접하게 배열될 수 있으며, 제 2 데이터 패드들(PD2)과, 제 2 커맨드/어드레스 패드들(PC2)은 반도체 메모리 칩(10)의 제 2 측면(S2)에 인접하게 배치될 수 있다. 즉, 도 4에 도시된 바와 같이, 제 1 및 제 2 데이터 패드들(PD1, PD2)이 서로 대향되어 배열될 수 있으며, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)이 서로 대향되어 배열될 수 있다. 이와 달리, 도 5에 도시된 것처럼, 제 1 데이터 패드들(PD1)과 제 1 커맨드/어드레스 패드들(PC1)이 서로 대향되어 배열되고, 제 2 데이터 패드들(PD2)과 제 2 커맨드/어드레스 패드들(PC2)이 서로 대향되어 배열될 수도 있다.
도 6에 도시된 실시예에 따르면, 반도체 메모리 칩(10)은 제 1 및 제 2 데이터 패드들(PD1, PD2)과, 제 1 내지 제 4 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4)을 포함할 수 있다. 이 실시예에서, 제 1 데이터 패드들(PD1)과 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)이 반도체 메모리 칩(10)의 제 1 측면(S1)에 인접하게 배열되며, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2) 사이에 제 1 데이터 패드들(PD1)이 배열될 수 있다. 그리고, 제 2 데이터 패드들(PD2)과, 제 3 및 제 4 커맨드/어드레스 패드들(PC3, PC4)이 반도체 메모리 칩(10)의 제 2 측면(S2)에 인접하게 배열되며, 제 3 및 제 4 커맨드/어드레스 패드들(PC3, PC4) 사이에 제 2 데이터 패드들(PD2)이 배열될 수 있다.
일 실시예에 따르면, 도 4 내지 도 6에 도시된 반도체 메모리 칩(10)에서, 제 1 데이터 패드들(PD1)은 로직 칩으로부터 제 1 데이터 신호들(DATA[15:0])을 입력 받으며, 제 2 데이터 패드들(PD2)은 로직 칩으로부터 제 2 데이터 신호들(DATA[31:16])을 입력 받을 수 있다. 이와 달리, 도 4 및 도 5에 도시된 반도체 메모리 칩(10)에서, 제 1 데이터 패드들(PD1)은 로직 칩으로부터 제 1 데이터 신호들(DATA[7:0])을 입력 받으며, 제 2 데이터 패드들(PD2)은 로직 칩으로부터 제 2 데이터 신호들(DATA[15:8])을 입력 받을 수 있다. 그리고, 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)은 로직 칩으로부터 데이터 스트로브 신호들(DQS), 데이터 마스크 신호들(DQM), 칩 선택 신호들(CS), 클록 신호(CLK), 라이트 인에이블 신호(WE) RAS 신호, CAS 신호와 같은 커맨드 신호들 및 어드레스 신호들을 입력 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 제 1 패키지의 평면도이다. 도 8은 본 발명의 일 실시예에 따른 제 1 패키지의 단면도이다.
도 7 및 도 8을 참조하면, 제 1 패키지(100)는 제 1 패키지 기판(101) 상에 실장된 반도체 메모리 칩(10)을 포함한다. 반도체 메모리 칩(10)은 도 3 내지 도 6을 참조하여 설명한 것처럼, 서로 대향하는 제 1 및 제 2 측면들(S1, S2)들 각각에 함께 배열된 데이터 패드들(PD1~PD4)과 커맨드/어드레스 패드들(PC1, PC2)을 포함한다.
몰딩막(110)이 반도체 메모리 칩(10)을 덮을 수 있다. 몰딩막(110)은 제 1 패키지 기판(101)과 반도체 메모리 칩(10) 사이에 언더필(underfill)될 수 있다. 몰딩막(110)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
제 1 패키지 기판(101)으로 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다 제 1 패키지 기판(101)은 그 내부에 내부 배선들(IC)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
제 1 패키지 기판(101)은 제 1 내지 제 4 에지들(E1, E2, E3, E3)을 갖되, 제 1 에지(E1)와 제 2 에지(E2)가 서로 대향하며, 제 3 에지(E3)와 제 4 에지(E4)가 서로 대향한다. 제 1 패키지 기판(101)은 상부면과 하부면을 가지며, 본딩 패드들(BD1~BD4, BC1, BC2), 내부 배선들(IC) 및 외부 접속 패드들(CD, CC1, CC2)을 포함한다.
본딩 패드들(BD1~BD4, BC1, BC2)은 제 1 패키지 기판(101)의 상부면에 배열될 수 있으며, 외부 접속 패드들(CD, CC1, CC2)은 제 1 패키지 기판(101)의 하부면에 배열될 수 있다. 본딩 패드들(BD1~BD4, BC1, BC2)은 내부 배선들(IC)에 의해 외부 접속 패드들(CD, CC1, CC2)과 전기적으로 연결된다. 외부 접속 패드들(CD, CC1, CC2)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(150)이 부착될 수 있다.
보다 상세하게, 본딩 패드들은 와이어(W)를 통해 메모리 칩(10)의 데이터 패드들과 연결되는 DQ 본딩 패드들(BD1~BD4)과, 와이어(W)를 통해 메모리 칩(10)의 커맨드/어드레스 패드들(PC1, PC2)과 연결되는 CA 본딩 패드들(BC1, BC2)을 포함할 수 있다. 제 1 및 제 2 데이터 패드들(PD1, PD2)과 연결되는 DQ 본딩 패드들(BD1, BD2)은 반도체 메모리 칩(10)의 제 1 측면(S1)에 인접할 수 있다. 그리고, 제 1 커맨드/어드레스 패드들(PC1)과 연결되는 CA 본딩 패드들(BC1)은 DQ 본딩 패드들(BD1, BD2) 사이에 배치될 수 있다. 제 3 및 제 4 데이터 패드들(PD3, PD4)과 연결되는 DQ 본딩 패드들(BD3, BD4)은 반도체 메모리 칩(10)의 제 2 측면(S2)에 인접할 수 있다. 그리고, 제 2 커맨드/어드레스 패드들(PC2)과 연결되는 CA 본딩 패드들(BC2)은 DQ 본딩 패드들(BD3, BD4) 사이에 배치될 수 있다.
외부 접속 패드들은 내부 배선(IC)을 통해 DQ 본딩 패드들(BD1, BD2, BD3, BD4)과 연결되는 DQ 접속 패드들(CD)과, 내부 배선(IC)을 통해 CA 본딩 패드들(BC1, BC2)과 연결되는 CA 접속 패드들(CC1, CC2)을 포함할 수 있다. DQ 접속 패드들(CD)과 CA 접속 패드들(CC1, CC2)은 제 1 패키지 기판(101)의 제 1 및 제 2 에지들(E1, E2)에 인접하게 배열될 수 있다. 제 1 및 제 2 에지들(E1, E2) 각각에서, CA 접속 패드들(CC1, CC2)은 DQ 접속 패드들(CD) 사이에 배열될 수 있다. 또한, 제 1 패키지 기판(101)의 제 3 및 제 4 에지들(E3, E4)에 인접하게 DQ 접속 패드들(CD)이 배열될 수 있다.
CA 접속 패드들(CC1, CC2)은 반도체 메모리 칩(10)의 커맨드/액세스 패드들(PC1, PC2)과 연결된 CA 본딩 패드들(BC1, BC2)과 최단 거리에 배치될 수 있다. 이에 따라 신호 전달 거리가 감소되어 신호 지연 및 신호들 간의 간섭 현상을 줄일 수 있다. 이에 따라, 반도체 패키지의 신호 처리 속도가 향상될 수 있다.
DQ 접속 패드들(CD)과 CA 접속 패드들(CC1, CC2)에 외부 접속 단자들(150)이 부착될 수 있다. DQ 접속 패드들(CD)과 CA 접속 패드들(CC1, CC2)은 외부 접속 단자들(150)을 통해 로직 칩과 연결되어, 로직 칩으로부터 데이터 신호 및 제어 신호와 같은 전기적 신호를 반도체 메모리 칩(10)에 전달한다.
도 9는 본 발명의 다른 실시예에 따른 제 1 패키지의 평면도이다.
도 9를 참조하면, 제 1 내지 제 4 에지들(E1~E4)을 포함하는 제 1 패키지 기판(101) 상에 반도체 메모리 칩(10)이 실장된다. 이 실시예에서, 반도체 메모리 칩(10)은, 도 4를 참조하여 설명한 것처럼, 제 1 측면(S1)에 인접하게 배치된 제 1 데이터 패드들(PD1)과, 제 1 커맨드/어드레스 패드들(PC1)을 포함하고, 제 2 측면(S2)에 인접하게 배치된 제 2 데이터 패드들(PD2)과, 제 2 커맨드/어드레스 패드들(PC2)을 포함할 수 있다. 일 실시예에 따르면, 제 1 데이터 패드들(PD1)과 제 2 데이터 패드들(PD2)이 서로 대향되게 배치될 수 있다. 이와 달리, 도 5를 참조하여 설명한 것처럼, 제 1 데이터 패드들(PD1)과 제 2 커맨드/어드레스 패드들(PC2)이 서로 대향되게 배치될 수도 있다.
제 1 패키지 기판(101)의 상부면에 본딩 패드들(BD1, BD2, BC1, BC2)이 배치되고, 하부면에 외부 접속 패드들(CD, CC1, CC2)이 배치될 수 있다. 상세하게, 제 1 데이터 패드들(PD1)과 연결되는 DQ 본딩 패드들(BD1)과, 제 1 커맨드/어드레스 패드들(PC1)과 연결되는 CA 본딩 패드들(BC1)이 반도체 메모리 칩(10)의 제 1 측면(S1)에 인접하게 배치될 수 있다. 그리고, 제 2 데이터 패드들(PD2)과 연결되는 DQ 본딩 패드들(BD2)과, 제 2 커맨드/어드레스 패드들(PC2)과 연결되는 CA 본딩 패드들(BC2)이 반도체 메모리 칩(20)의 제 2 측면(S2)에 인접하게 배치될 수 있다. 메모리 칩(10)의 데이터 패드들(PD1, PD2)과 DQ 본딩 패드들(BD1, BD2)은 와이어(W)를 통해 연결될 수 있다. 마찬가지로, 메모리 칩(10)의 커맨드/어드레스 패드들(PC1, PC2)과 CA 본딩 패드들(BC1, BC2)은 와이어(W)를 통해 연결될 수 있다.
제 1 패키지 기판(101)의 하부면에서, DQ 본딩 패드들(BD1, BD2)과 최단 거리에 DQ 접속 패드들(CD)이 배치되고, CA 본딩 패드들(BC1, BC2)과 최단 거리에 CA 접속 패드들(CC1, CC2)이 배치될 수 있다. 즉, 제 1 패키지 기판(101)의 제 1 및 제 2 에지들(E1, E2) 각각에 인접하게, DQ 접속 패드들(CD)과 CA 접속 패드들(CC1, CC2)이 배열될 수 있다. CA 접속 패드들(CC1, CC2)은 서로 대향하는 위치에 배열될 수 있다. 그리고, DQ 접속 패드들(CD)은 제 1 패키지 기판(101)의 제 3 및 4 에지들(E3, E4)에 배열될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 제 1 패키지 평면도이다. 도 11은 본 발명의 또 다른 실시예에 따른 제 1 패키지의 단면도이다.
도 10 및 도 11을 참조하면, 제 1 내지 제 4 에지들(E1~E4)을 갖는 제 1 패키지 기판(101) 상에 복수 개의 메모리 칩들(10a, 10b)이 적층될 수 있다.
상세하게, 제 1 패키지 기판(101) 상에 제 1 메모리 칩(10a)이 실장되고, 제 1 메모리 칩(10a) 상에 제 2 메모리 칩(10b)이 적층될 수 있다. 제 2 메모리 칩(10b)은 접착막에 의해 제 1 메모리 칩(10a) 상에 부착될 수 있다. 접착막은 에폭시 또는 실리콘 재질의 절연성막이거나, 접착 테이프일 수 있다.
제 2 메모리 칩(10b)은 제 1 메모리 칩(10a)에 대해 90도 회전시켜 제 1 메모리 칩(10a) 상에 적층될 수 있다. 즉, 제 1 메모리 칩(10a)의 제 1 측면(S1)은 제 1 패키지 기판(101)의 제 1 에지(E1)와 나란하고, 제 1 메모리 칩(10a)의 제 2 측면(S2)은 제 1 패키지 기판(101)의 제 2 에지(E2)와 나란히 배치될 수 있다. 그리고, 제 2 메모리 칩(10b)의 제 1 측면(S1)은 제 1 패키지 기판(101)의 제 3 에지(E3)와 나란하고, 제 2 메모리 칩(10b)의 제 2 측면(S2)은 제 1 패키지 기판(101)의 제 4 에지(E4)와 나란히 배치될 수 있다.
제 1 및 제 2 메모리 칩들(10a, 10b)에서 데이터 패드들(PD1~PD4) 및 커맨드/어드레스 패드들(PC1, PC2)의 배열구조가 동일할 수 있다. 이 실시예에서, 제 1 및 제 2메모리 칩들(10a, 10b) 각각은 제 1 측면(S1)에 인접하게 배치된 제 1 및 제 2 데이터 패드들(PD1, PD2)과, 이들 사이의 제 1 커맨드/어드레스 패드들(PC1)을 포함하고, 제 2 측면(S2)에 인접하게 배치된 제 3 및 제 4 데이터 패드들(PD3, PD4)과, 이들 사이의 제 2 커맨드/어드레스 패드들(PC2)을 포함할 수 있다.
이 실시예에서, 제 1 패키지 기판(101)의 상부면에 제 1 메모리 칩(10a)의 데이터 패드들과 연결되는 제 1 DQ 본딩 패드들(BD11, BD12, BD13, BD14)과, 제 1 메모리 칩(10a)의 커맨드/어드레스 패드들과 연결되는 제 1 CA 본딩 패드들(BC11, BC12)이 배치될 수 있다. 또한, 제 1 패키지 기판(101)의 상부면에 제 2 메모리 칩(10b)의 데이터 패드들과 연결되는 제 2 DQ 본딩 패드들(BD21, BD22, BD23, BD24)과, 제 2 메모리 칩(10b)의 커맨드/어드레스 패드들과 연결되는 제 2 CA 본딩 패드들(BC21, BC22)이 배치될 수 있다. 제 1 DQ 본딩 패드들(BD11, BD12, BD13, BD14)과 제 1 CA 본딩 패드들(BC11, BC12)은 제 1 패키지 기판(101)의 제 1 및 제 2 에지들(E1, E2)에 인접하게 배열될 수 있으며, 제 2 DQ 본딩 패드들(BD21, BD22, BD23, BD24)과 제 2 CA 본딩 패드들(BC21, BC22)은 제 1 패키지 기판(101)의 제 3 및 제 4 에지들(E3, E4)에 인접하게 배열될 수 있다. 이에 더하여, 제 1 CA 본딩 패드들(BC11, BC12)은 제 1 DQ 본딩 패드들(BD11, BD12, BD13, BD14) 사이에 배치될 수 있으며, 제 2 CA 본딩 패드들(BC21, BC22)은 제 2 DQ 본딩 패드들(BD21, BD22, BD23, BD24) 사이에 배치될 수 있다. 제 1 패키지 기판(101)의 본딩 패드들과 제 1 및 제 2 메모리 칩들(10a, 10b)의 입출력 패드들은 와이어(W) 본딩에 의해 전기적으로 연결될 수 있다.
제 1 패키지 기판(101)의 하부면에서, 제 1 및 제 2 DQ 본딩 패드들(BD11, BD12, BD13, BD14, BD21, BD22, BD23, BD24)과 최단 거리에 DQ 접속 패드들(CD)이 배치되고, 제 1 및 제 2 CA 본딩 패드들(BC11, BC12, BC21, BC22)과 최단 거리에 CA 접속 패드들(CC1, CC2, CC3, CC4)이 배치될 수 있다. 그리고, 이 실시예 따르면 CA 접속 패드들(CC1, CC2, CC3, CC4)이 제 1 패키지 기판(101)의 제 1 내지 제 4 에지들(E1~E4) 각각에 인접하게 배열될 수 있다. 상세하게, 제 1 패키지 기판(101)의 제 1 내지 제 4 에지들(E1~E4) 각각에 인접하게, DQ 접속 패드들(CD)과 CA 접속 패드들(CC1, CC2, CC3, CC4)이 함께 배열될 수 있다.
DQ 접속 패드들(CD)은 내부 배선(IC)을 통해 제 1 DQ 본딩 패드들 (BD11, BD12, BD13, BD14) 및 제 2 DQ 본딩 패드들 BD21, BD22, BD23, BD24)과 연결될 수 있다. 제 1 및 제 2 에지들(E1, E2)에 인접하는 CA 접속 패드들(CC1, CC2)은 내부 배선(IC)을 통해 제 1 CA 본딩 패드들(BC11, BC12)과 연결될 수 있다. 제 3 및 제 4 에지들(E3, E4)에 인접하는 CA 접속 패드들(CC3, CC4)은 내부 배선(IC)을 통해 제 2 CA 본딩 패드들(BC21, BC22)과 연결될 수 있다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 제 1 패키지의 평면도들이다.
도 12를 참조하면, 제 1 패키지 기판(101) 상에 적층되는 제 1 및 제 2 메모리 칩들(10a, 10b)이 도 6을 참조하여 설명한 것과 같은 배열의 입출력 패드들을 포함할 수 있다.
이에 따라, 제 1 메모리 칩(10a)의 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4)과 연결되는 제 1 CA 본딩 패드들(BC11, BC12, BC13, BC14)이 제 1 메모리 칩(10a) 4개의 모서리 부분들에 인접하게 배열될 수 있다. 이와 마찬가지로, 제 2 메모리 칩(10b)의 커맨드/어드레스 패드들(PC2, PC2, PC3, PC4)과 연결되는 제 2 CA 본딩 패드들(BC21, BC22, BC23, BC24)이 제 2 메모리 칩(10b) 4개의 모서리 부분들에 인접하게 배열될 수 있다.
또한, CA 접속 패드들(CC1, CC2, CC3, CC4)이 제 1 및 제 2 CA 본딩 패드들(BC11, BC12, BC13, BC14, BC21, BC22, BC23, BC24)과 최단 거리에 배치될 수 있도록 제 1 패키지 기판(101)의 4개 모서리들에 배열될 수 있다. 그리고, 접속 패드들(CC1, CC2, CC3, CC4) 사이에 DQ 접속 패드들(CD)이 배열될 수 있다. 즉, DQ 접속 패드들(CD)은 제 1 패키지 기판(101)의 제 1 내지 제 4 에지들(E1~E4) 각각에 인접하게 배열될 수 있다.
도 13을 참조하면, 제 1 패키지 기판(101) 상에 적층되는 제 1 및 제 2 메모리 칩들(10a, 10b)이 도 10을 참조하여 설명한 것과 같은 배열의 입출력 패드들을 포함할 수 있다. 제 1 패키지 기판(101)의 CA 접속 패드들(CC1, CC2, CC3, CC4) 및 DQ 접속 패드들(CD)은 데이터 처리 속도 증가 및 메모리 용량의 증가에 따라 3열로 배열될 수 있다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 제 1 패키지의 평면도들이다.
도 14를 참조하면, 제 1 패키지 기판(101) 상에 복수의 메모리 칩들(10a, 10b)이 실장되되, 제 1 패키지 기판(101)의 상부면에 나란히 배치될 수 있다. 일 실시예에 따르면, 제 1 패키지 기판(101) 상에, 데이터 패드들 및 커맨드/어드레스 패드들의 배열구조가 동일한 제 1 및 제 2 메모리 칩들(10a, 10b)이 실장될 수 있다. 이 실시예에서, 제 1 및 제 2 메모리 칩들(10a, 10b) 각각은 도 4를 참조하여 설명한 것처럼, 제 1 측면(S1)에 인접하게 배치된 제 1 데이터 패드들(PD1)과, 제 1 커맨드/어드레스 패드들(PC1)을 포함하고, 제 2 측면(S2)에 인접하게 배치된 제 2 데이터 패드들(PD2)과, 제 2 커맨드/어드레스 패드들(PC2)을 포함할 수 있다.
제 1 패키지 기판(101)의 상부면에서, 제 1 메모리 칩(10a)의 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)과, 제 2 메모리 칩(10b)의 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)이 인접하게 배치될 수 있다.
제 1 패키지 기판(101)의 상부면에 DQ 및 CA 본딩 패드들(BD1, BD2, BC1, BC2)이 배치될 수 있다. 상세하게, 와이어(W)를 통해 제 1 메모리 칩(10a)과 연결되는 DQ 본딩 패드들(BD1, BD2)과 CA 본딩 패드들(BC1, BC2)이 제 1 메모리 칩(10a)의 제 1 및 제 2 측면들(S1, S2) 각각에 인접하게 배치될 수 있다. 와이어(W)를 통해 제 2 메모리 칩(10b)과 연결되는 DQ 본딩 패드들(BD1, BD2)과 CA 본딩 패드들(BC1, BC2)이 제 2 메모리 칩(10b)의 제 1 및 제 2 측면들(S1, S2) 각각에 인접하게 배치될 수 있다.
DQ 본딩 패드들(BD1, BD2)과 CA 본딩 패드들(BC1, BC2)은 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 및 제 2 측면들(S1, S2) 각각에 인접하게 일렬로 배치될 수 있다. 그리고, 제 1 메모리 칩(10a)의 CA 본딩 패드들(BC1, BC2)과, 제 2 메모리 칩(10b)의 CA 본딩 패드들(BC1, BC2)이 서로 인접하게 배치될 수 있다. 즉, 제 1 및 제 2 메모리 칩들(10a, 10b)의 CA 본딩 패드들(BC1, BC2)은 제 1 패키지 기판(101)의 중심 부분에 배치될 수 있다.
제 1 패키지 기판(101)의 하부면에 DQ 및 CA 접속 패드들(CD, CC1, CC2)이 배치될 수 있다. 이 실시예에서, CA 접속 패드들은 서로 대향하는 제 1 및 제 2 CA 접속 패드들(CC1, CC2)을 포함한다.
상세하게, DQ 접속 패드들(CD)은 내부 배선(IC)을 통해 DQ 본딩 패드들(BD1, BD2)과 연결될 수 있다. 제 1 및 제 2 CA 접속 패드들(CC1, CC2)은 내부 배선(IC)을 통해 CA 본딩 패드들(BC1, BC2)과 연결될 수 있다. DQ 및 CA 접속 패드들(CD, CC1, CC2) 중 일부는 제 1 메모리 칩(10a)에 전기적으로 연결될 수 있으며, 나머지 일부는 제 2 메모리 칩(10b)에 전기적으로 연결될 수 있다.
이 실시예에서, 제 1 CA 접속 패드들(CC1)은 제 1 패키지 기판(101)의 제 1 에지(E1)에 인접한 DQ 접속 패드들(CD) 사이에 배치되고, 제 2 CA 접속 패드들(CC2)은 제 1 패키지 기판(101)의 제 1 에지(E1)에 인접한 DQ 접속 패드들(CD) 사이에 배치될 수 있다. 이에 따라, DQ 및 CA 접속 패드들(CD, CC1, CC2)은 최소 길이의 내부 배선(IC)을 통해 DQ 및 CA 본딩 패드들(BD1, BD2, BC1, BC2)과 연결될 수 있다.
도 15를 참조하면, 제 1 패키지 기판(101)의 상부면에 제 1 및 제 2 메모리 칩들(10a, 10b)이 나란히 실장되되, 제 1 및 제 2 메모리 칩들(10a, 10b)은 도 3을 참조하여 설명한 것처럼, 데이터 패드들(PD1~PD4)과 커맨드/어드레스 패드들(PC1, PC2)을 포함한다. 즉, 제 1 및 제 2 메모리 칩들(10a, 10b) 각각은 제 1 측면(S1)에 인접한 제 1 및 제 2 데이터 패드들(PD1, PD2)과 이들 사이의 제 1 커맨드/어드레스 패드들(PC1)을 포함하고, 제 2 측면(S2)에 인접한 제 3 및 제 4 데이터 패드들(PD3, PD4)과 이들 사이의 제 2 커맨드/어드레스 패드들(PC2)을 포함한다.
제 1 패키지 기판(101)의 상부면에서, 제 1 및 제 2 메모리 칩들(10a, 10b) 각각의 제 1 측면(S1)에 인접하게 DQ 및 CA 본딩 패드들(BD1, BD2, BC1)이 배치될 수 있고, 제 2 측면(S2)에 인접하게 DQ 및 CA 본딩 패드들(BD3, BD4, BC2)이 배치될 수 있다. CA 본딩 패드들(BC1, BC2)은 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 및 제 2 커맨드/어드레스 패드들(PC1, PC2)에 인접하게 배치될 수 있다. 이에 따라, 제 1 및 제 2 메모리 칩들(10a, 10b)의 제 1 및 제 2 측면들(S1, S2)에서, DQ 본딩 패드들(BD1, BD2) 사이에 CA 본딩 패드들(BC1)이 배열될 수 있다.
제 1 패키지(100)의 하부면에 내부 배선(IC)을 통해 DQ 및 CA 본딩 패드들(BD1, BD2, BC1, BD3, BD4, BC2)과 연결되는 DQ 및 CA 접속 패드(CD, CC1, CC2, CC3, CC4)들이 배치될 수 있다. 이 실시예에서, CA 접속 패드들은 제 1 메모리 칩(10a)과 전기적으로 연결되며, 서로 대향하는 제 1 및 제 2 CA 접속 패드들(CC1, CC2)을 포함하며, 제 2 메모리 칩(10b)과 전기적으로 연결되며, 서로 대향하는 제 3 및 제 4 CA 접속 패드들(CC3, CC4)을 포함한다. 즉, 제 1 및 제 3 CA 접속 패드들(CC1, CC3)은 제 1 패키지 기판(101)의 제 1 에지(E1)에 인접하게 배열될 수 있으며, 제 2 및 제 4 CA 접속 패드들(CC2, CC4)은 제 1 패키지 기판의 제 2 에지(E2)에 인접하게 배열될 수 있다. 그리고, 제 1 및 3 CA 접속 패드들(CC1, CC3) 사이에 DQ 접속 패드들(CD)이 배치될 수 있으며, 제 2 및 제 4 CA 접속 패드들(CC2, CC4) 사이에 DQ 접속 패드들(CD)이 배치될 수 있다.
도 16 내지 도 20은 본 발명의 다양한 실시예들에 따른 로직 칩의 평면도들이다.
도 16 내지 도 20을 참조하면, 로직 칩(20)은 서로 대향하는 제 1 측면(S1)과 제 2 측면(S2)을 포함하고, 서로 대향하되 제 1 및 제 2 측면들(S1, S2)에 수직하는 제 3 및 제 4 측면들(S3, S4)을 포함한다.
실시예들에서, 로직 칩(20)은 광전자 소자, 통신 소자 또는 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(system-on-chip) 등일 수 있다. 예를 들어, 반도체 로직 칩(20)은 디지털 베이스밴드 모뎀 칩(Digital baseband modem chip) 및/또는 베이스밴드 모뎀 칩(Analog baseband modem chip)일 수 있다.
로직 칩(20)은 메모리 칩과 데이터 신호들을 입출력 받는 데이터 패드들과, 메모리 칩으로 커맨드 신호들 및 어드레스 신호들을 입출력 받는 커맨드/어드레스 패드들, 및 접지 및 전원 전압이 인가되는 전원 패드 및 접지 패드를 포함한다. 즉, 로직 칩(20)은, 도 3 내지 도 6을 참조하여 설명한 메모리 칩과 마찬가지로, 복수 개의 데이터 패드들 및 복수개의 커맨드/어드레스 패드들을 포함할 수 있다.
도 16 내지 도 18에 도시된 실시예에 따르면, 로직 칩(20)의 하부면에 데이터 패드들(PD)과 커맨드/어드레스 패드들(PC1, PC2)이 배치될 수 있다. 도 16 내지 도 18에 도시된 실시예에서 데이터 패드들(PD)과 커맨드/어드레스 패드들(PC1, PC2)은 범프가 부착되는 범프 패드들일 수 있다.
상세하게, 도 16에 도시된 실시예에 따르면, 로직 칩(20)의 제 1 측면(S1)에 인접하게 데이터 패드들(PD)과, 제 1 커맨드/어드레스 패드들(PC1)이 배열될 수 있으며, 로직 칩(20)의 제 2 측면(S2)에 인접하게 데이터 패드들(PD)과, 제 2 커맨드/어드레스 패드들(PC2)이 배치될 수 있다. 그리고, 제 1 및 제 2 측면들(S1, S2)에 수직하는 제 3 및 제 4 측면들(S3, S4)에 인접하게 데이터 패드들(PD)이 배치될 수 있다.
도 17에 도시된 실시예에 따르면, 로직 칩(20)은 제 1 측면(S1)에 인접하게 데이터 패드들(PD)과, 제 1 커맨드/어드레스 패드들(PC1)이 배열될 수 있으며, 로직 칩(20)의 제 2 측면(S2)에 인접하게 데이터 패드들(PD)과, 제 2 커맨드/어드레스 패드들(PC2)이 배치될 수 있다. 또한, 제 1 및 제 2 측면들(S1, S2)에 수직하는 제 3 측면(S3)에 인접하게 데이터 패드들(PD)과, 제 3 커맨드/어드레스 패드들(PC3)이 배열될 수 있으며, 제 3 측면(S3)에 대향하는 제 4 측면(S4)에 인접하게 데이터 패드들(PD)과, 제 3 커맨드/어드레스 패드들(PC4)이 배열될 수 있다.
도 18에 도시된 실시예에 따르면, 로직 칩(20)은 4개의 모서리 부분들 각각에 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4)이 배치될 수 있다. 데이터 패드들(PD)은 로직 칩(20)의 제 1 내지 제 4 측면들(S1~S4) 각각에 인접하게 배열될 수 있으며, 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4) 사이에 배치될 수 있다.
도 19 및 도 20에 도시된 실시예들에 따르면, 로직 칩(20)은 제 1 내지 제 4 측면들(S1~S4) 각각에서 데이터 패드들과 커맨드/어드레스 패드들을 포함할 수 있다. 도 19 및 도 20에 도시된 실시예들에서, 데이터 패드들과 커맨드/어드레스 패드들 와이어가 본딩될 수 있다.
상세하게, 도 19에 도시된 실시예에 따르면, 로직 칩(20)의 제 1 측면(S1)에 인접하게 제 1 데이터 패드들(PD1)과 제 1 커맨드/어드레스 패드들(PC1)이 배치될 수 있다. 로직 칩(20)의 제 2 측면(S2)에 인접하게 제 2 데이터 패드들(PD2)과 제 2 커맨드/어드레스 패드들(PC2)이 배치될 수 있다. 로직 칩(20)의 제 3 측면(S3)에 인접하게 제 3 데이터 패드들(PD3)과 제 3 커맨드/어드레스 패드들(PC3)이 배치될 수 있다. 로직 칩(20)의 제 4 측면(S4)에 인접하게 제 4 데이터 패드들(PD4)과 제 4 커맨드/어드레스 패드들(PC4)이 배치될 수 있다. 여기서, 제 1 데이터 패드들(PD1)과 제 3 데이터 패드들(PD3)이 인접하게 배치될 수 있으며, 제 2 데이터 패드들(PD2)과 제 4 데이터 패드들(PD4)이 인접하게 배치될 수 있다. 그리고, 제 1 커맨드/어드레스 패드들(PC1)과 제 4 커맨드/어드레스 패드들(PC4)이 인접하게 배치되고, 제 2 커맨드/어드레스 패드들(PC2)과 제 3 커맨드/어드레스 패드들(PC3)이 인접하게 배치될 수 있다.
도 20에 도시된 실시예에 따르면, 로직 칩(20)의 제 1 측면(S1)에 인접하게 제 1 및 제 2 데이터 패드들(PD1, PD2)과 이들 사이의 제 1 커맨드/어드레스 패드들(PC1)이 배치될 수 있다. 로직 칩(20)의 제 2 측면(S2)에 인접하게 제 3 및 제 4 데이터 패드들(PD3, PD4)과 이들 사이의 제 2 커맨드/어드레스 패드들(PC2)이 배치될 수 있다. 로직 칩(20)의 제 3 측면(S2)에 인접하게 제 5 및 제 6 데이터 패드들(PD5, PD6)과 이들 사이의 제 3 커맨드/어드레스 패드들(PC3)이 배치될 수 있다. 로직 칩(20)의 제 4 측면(S4)에 인접하게 제 7 및 제 8 데이터 패드들(PD7, PD8)과 이들 사이의 제 4 커맨드/어드레스 패드들(PC4)이 배치될 수 있다. 즉, 이 실시예에서 로직 칩(20)의 4개의 모서리 부분들 각각에 데이터 패드들(PD1~PD8)이 배치될 수 있다.
도 21은 본 발명의 일 실시예에 따른 제 2 패키지의 평면도이다. 도 22는 본 발명의 일 실시예에 따른 제 2 패키지의 단면도이다.
도 21 및 도 22를 참조하면, 제 2 패키지(200)는 제 2 패키지 기판(201)의 상부면에 실장된 로직 칩(20)을 포함한다. 로직 칩(20)은 도 16 내지 도 20를 참조하여 설명된 로직 칩(20)들 중 어느 하나일 수 있다. 로직 칩(20)은 제 2 패키지 기판(201) 상에 와이어(W) 본딩 방식 또는 플립 칩(flip chip) 본딩 방식을 통해 실장될 수 있다. 이 실시예에서, 로직 칩(20)은 플립 칩(flip chip) 본딩 방식으로 실장될 수 있다. 다시 말해, 로직 칩(20)에 형성된 데이터 패드들(PD) 및 커맨드/어드레스 패드들(PC1, PC2)이 제 2 패키지 기판(201)의 상부면을 향하게 한 후, 도전성 범프들을 이용하여 로직 칩(20)의 입출력 패드들을 제 2 패키지 기판(201)에 형성된 본딩 패드들에 부착시킬 수 있다.
제 2 패키지 기판(201)으로 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 제 2 패키지 기판(201)은 그 내부에 내부 배선들(IC)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
제 2 패키지 기판(201)은 제 1 내지 제 4 에지들(E1, E2, E3, E4)을 가질 수 있으며, 제 1 에지(E1)과 제 2 에지(E2)이 서로 대향하며, 제 3 에지(E3)과 제 4 에지(E4)이 서로 대향한다.
제 2 패키지 기판(201)은 상부면과 하부면을 가지며, 본딩 패드들(BD, BC1, BC2), 상부 접속 패드들(CD, CC1, CC2), 하부 접속 패드들(LC), 및 내부 배선들(IC)을 포함한다. 본딩 패드들(BC1, BC2) 및 상부 접속 패드들(CD, CC1, CC2)은 제 2 패키지 기판(201)의 상부면에 배열될 수 있으며, 하부 접속 패드들(LC)은 제 2 패키지 기판(201)의 하부면에 배열될 수 있다.
이 실시예에 따르면, 본딩 패드들(BC1, BC2)은 로직 칩(20)이 실장되는 제 2 패키지 기판(201)의 중심부에 배치될 수 있으며, 로직 칩(20)의 데이터 패드들 및 커맨드/어드레스 패드들(PC1, PC2)과 범프들에 의해 연결될 수 있다. 상세하게, 본딩 패드들은 로직 칩(20)의 데이터 패드들과 연결되는 DQ 본딩 패드들과, 로직 칩(20)의 커맨드/어드레스 패드들(PC1, PC2)과 연결되는 CA 본딩 패드들(BC1, BC2)을 포함하한다. CA 본딩 패드들은 서로 대향하는 제 1 CA 본딩 패드들(BC1)과 제 2 CA 본딩 패드들(BC2)을 포함한다.
상부 접속 패드들(CD, CC1, CC2)은 로직 칩(20)의 둘레에 배치될 수 있으며, 내부 배선들(IC)을 통해 본딩 패드들(BC1, BC2)과 전기적으로 연결될 수 있다. 그리고, 상부 접속 패드들(CD, CC1, CC2)은 내부 배선들을 통해 하부 접속 패드들(LC)과 전기적으로 연결된다. 하부 접속 패드들(LC)에 외부 접속 단자들(250)이 부착될 수 있다.
보다 상세하게, 도 21에 도시된 실시예에 따르면,. 상부 접속 패드들은 로직 칩(20)의 데이터 패드들과 연결되는 DQ 접속 패드들(CD)과, 로직 칩(20)의 커맨드/어드레스 패드들(PC1, PC2)과 연결되는 CA 접속 패드들(CC1, CC2)을 포함한다. 그리고, CA 접속 패드들은 제 2 패키지 기판(201)의 제 1 에지(E1)에 인접하게 배열되어 제 1 CA 본딩 패드들(BC1)과 연결되는 제 1 CA 접속 패드들(CC1)과, 제 2 패키지 기판(201)의 제 2 에지(E1)에 인접하게 배열되어 제 2 CA 본딩 패드들(BC2)과 연결되는 제 2 CA 접속 패드들(CC2)을 포함한다. 그리고, 제 1 및 제 2 CA 접속 패드들(CC1, CC2)은 DQ 접속 패드들(CD) 사이에 배치될 수 있다.
이에 더하여, 제 2 패키지(200)는 로직 칩(20)을 덮는 제 2 몰딩막(210)을 포함할 수 있다. 제 2 몰딩막(110)은 제 2 패키지 기판(201)과 로직 칩(20) 사이에 언더필(underfill)될 수 있다. 제 2 몰딩막(210)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 제 2 몰딩막(210)은 제 2 패키지 기판(201)의 상부 접속 패드들을(CD, CC1, CC2) 노출시킬 수 있다.
도 23 및 도 24는 본 발명의 다른 실시예들에 따른 제 2 패키지의 평면도이다.
도 23을 참조하면, 제 2 패키지 기판(201)은, 도 21 및 도 22을 참조하여 설명한 것처럼, 본딩 패드들, 상부 접속 패드들(CD, CC1, CC2), 하부 접속 패드들(LC), 및 내부 배선들(IC)을 포함한다. 본딩 패드들 및 상부 접속 패드들(CD, CC1, CC2)은 제 2 패키지 기판(201)의 상부면에 배열될 수 있으며, 하부 접속 패드들(LC)은 제 2 패키지 기판(201)의 하부면에 배열될 수 있다. 이 실시예에서, 로직 칩(20)은 제 2 패키지 기판(201)의 중심부에 플립 칩 본딩 방식으로 실장될 수 있다. 여기서, 로직 칩(20)은 제 1 내지 제 4 측면들(S1, S2, S3, S4) 각각에 인접하게 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4)이 배치될 수 있다.
상부 접속 패드들(CD, CC1, CC2, CC3, CC4)은 로직 칩(20)의 둘레의 제 2 패키지 기판(201) 상부면에 배치될 수 있다. 구체적으로, 상부 접속 패드들은 로직 칩(20)의 데이터 패드들(PD)과 연결되는 DQ 접속 패드들(CD)과, 로직 칩(20)의 커맨드/어드레스 패드들(PC1, PC2, PC3, PC4)과 연결되는 CA 접속 패드들(CC1, CC2, CC3, CC4)을 포함한다. 그리고, CA 접속 패드들은 제 2 패키지 기판(201)의 제 1 에지(E1)에 인접하게 배열되어 제 1 커맨드/어드레스 패드들(PC1)과 연결되는 제 1 CA 접속 패드들(CC1)과, 제 2 패키지 기판(201)의 제 2 에지(E1)에 인접하게 배열되어 제 2 커맨드/어드레스 패드들(PC2)과 연결되는 제 2 CA 접속 패드들(CC2), 제 2 패키지 기판(201)의 제 3 에지(E3)에 인접하게 배열되어 제 3 커맨드/어드레스 패드들(PC3)과 연결되는 제 3 CA 접속 패드들(CC3), 및 제 2 패키지 기판(201)의 제 4 에지(E1)에 인접하게 배열되어 제 4 커맨드/어드레스 패드들(PC4)과 연결되는 제 4 CA 접속 패드들(CC4)을 포함한다. 즉, 제 2 패키지 기판(201)의 제 1 내지 제 4 에지들(E1~E4) 각각에 제 1 내지 제 4 CA 접속 패드들(CC1, CC2, CC3, CC4)이 배치될 수 있다. 그리고, 제 1 내지 제 4 CA 접속 패드들(CC1, CC2, CC3, CC4)은 DQ 접속 패드들(CD) 사이에 배치될 수 있다.
도 24를 참조하면, 제 2 패키지 기판(201) 상에 제 1 및 제 2 로직 칩들(20a, 20b)이 실장될 수 있다. 제 1 로직 칩(20a)은 플립 칩 본딩 방식으로 제 2 패키지 기판(201) 상에 실장될 수 있으며, 제 2 로직 칩(20b)은 와이어(W) 본딩 방식으로 제 2 패키지 기판(201) 상에 실장될 수 있다. 그리고, 제 1 로직 칩(20a)과 제 2 로직 칩(20b)은 내부 배선(IC)을 통해 연결될 수 있다.
제 2 패키지 기판(201)은 본딩 패드들, 상부 접속 패드들(CD, CC1, CC2), 하부 접속 패드들(LC), 및 내부 배선들(IC)을 포함한다. 본딩 패드들 및 상부 접속 패드들(CD, CC1, CC2)은 제 2 패키지 기판(201)의 상부면에 배열될 수 있으며, 하부 접속 패드들은 제 2 패키지 기판(201)의 하부면에 배열될 수 있다.
이 실시예에 따르면, 본딩 패드들 및 상부 접속 패드들(CD, CC1, CC2)이 제 2 패키지 기판(201)의 상부면에 배치될 수 있다.
본딩 패드들은 제 1 및 제 2 로직 칩들(20a, 20b)이 실장되는 제 2 패키지 기판(201)의 중심부에 배치될 수 있다. 상세하게 본딩 패드들은 제 1 로직 칩(20a)의 데이터 패드들(PD) 및 커맨드/어드레스 패드들(PC1, PC2)에 대응되는 위치에 배치될 수 있다. 그리고, 본딩 패드들(BD)은 제 2 로직 칩(20b)의 둘레에 배치될 수 있다.
상부 접속 패드들(CD, CC1, CC2)은 제 1 및 제 2 로직 칩들(20a, 20b)의 둘레에 배치될 수 있다. 상부 접속 패드들은 내부 배선(IC)을 통해 DQ 본딩 패드들과 연결되는 DQ 접속 패드들(CD)과, 내부 배선(IC)을 통해 CA 본딩 패드들과 연결되는 CA 접속 패드들(CC1, CC2, CC3, CC4)을 포함한다.
CA 접속 패드들은 제 1 로직 칩(20a)과 전기적으로 연결되며, 서로 대향하는 제 1 및 제 2 CA 접속 패드들(CC1, CC2)을 포함하며, 제 2 로직 칩(20b)과 전기적으로 연결되며 서로 대향하는 제 3 및 제 4 CA 접속 패드들(CC3, CC4)을 포함한다. 즉, 제 1 및 제 3 CA 접속 패드들(CC1, CC3)은 제 2 패키지 기판(201)의 제 1 에지(E1)에 인접하게 배열될 수 있으며, 제 2 및 제 4 CA 접속 패드들(CC2, CC4)은 제 2 패키지 기판의 제 2 에지(E2)에 인접하게 배열될 수 있다. 그리고, 제 1 및 3 CA 접속 패드들(CC1, CC3) 사이에 DQ 접속 패드들(CD)이 배치될 수 있으며, 제 2 및 제 4 CA 접속 패드들(CC2, CC4) 사이에 DQ 접속 패드들(CD)이 배치될 수 있다.
도 25는 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면도이다. 도 26은 도 25에 도시된 따른 적층형 반도체 패키지의 변형례를 나타내는 도면이다.
도 25 및 도 26을 참조하면, 메모리 칩(10)을 포함하는 제 1 패키지(100)가 로직 칩(20)을 포함하는 제 2 패키지(200) 상에 적층될 수 있다. 제 1 패키지(100)는 도 3 내지 도 6에 도시된 메모리 칩들(10) 중 하나를 포함하며, 제 2 패키지(200)는 도 16 내지 도 20에 도시된 로직 칩들(20) 중 하나를 포함할 수 있다.
제 1 패키지(100)는 도 7 및 도 8을 참조하여 설명한 것처럼, 제 1 패키지 기판(101)의 하부면에 서로 대향하는 CA 접속 패드들(CC1, CC2)을 포함한다. 제 2 패키지(200)는 도 21 및 도 22을 참조하여 설명한 것처럼, 제 2 패키지 기판(201)의 상부면에 서로 대향하는 CA 접속 패드들(CC1, CC2)을 포함한다.
제 1 패키지(100)의 CA 접속 패드들(CC1, CC2)과, 제 2 패키지(200)의 CA 접속 패드들(CC1, CC2)은 외부 접속 단자(150)에 의해 전기적으로 연결될 수 있다. 또한, 제 1 패키지(100)의 DQ 접속 패드들(도 7의 CD 참조)과, 제 2 패키지(200)의 DQ 접속 패드들(도 21의 CD 참조)이 외부 접속 단자(150)에 의해 전기적으로 연결될 수 있다.
한편, 제 1 패키지(100)와 제 2 패키지(200)를 전기적으로 연결하는 외부 접속 단자들(150)은 도 26에 도시된 바와 같이, 제 2 몰드막(210)에 형성된 홀들(210hs) 내에 배치될 수 있다. 구체적으로, 제 2 몰드막(210)은 로직 칩(20)이 실장된 제 2 패키지 기판(201) 전면을 덮으며, 상부 접속 패드들(CC1, CC2)의 상부면들을 국소적으로 노출시키는 홀들(210h)을 가질 수 있다. 제 1 패키지 기판(101)의 상부 접속 패드들(CC1, CC2)에 부착된 외부 접속 단자들(150)은 제 2 몰드막(210)의 홀들(210h)로 삽입되어 제 2 패키지(200)의 상부 접속 패드들(CC1, CC2)과 전기적으로 연결될 수 있다.
이와 같이 제 1 및 제 2 패키지들(100, 200)을 적층할 때, 메모리 칩(10)의 커맨드/어드레스 패드들(PC1, PC2)이 서로 대향되게 배치되므로, 로직 칩(20)과 메모리 칩(10)의 커맨드/어드레스 패드들(PC1, PC2)이 평면적 관점에서 인접하게 배치될 수 있다. 그리고, 본딩 패드들(BC1, BC2) 및 상부 접속 패드들(CC1, CC2)이 커맨드/어드레스 패드들(PC1, PC2)에 인접하게 제 1 및 제 2 패키지 기판들(101, 201)에 배치된다. 따라서, 로직 칩(20)과 메모리 칩(10) 간의 신호 전달 경로를 줄일 수 있어, 적층형 반도체 패키지의 동작 속도를 보다 향상시킬 수 있다.
도 27 내지 도 29는 본 발명의 다른 실시예들에 따른 적층형 반도체 패키지의 단면도들이다.
도 27을 참조하면, 제 1 패키지(100)는 제 1 패키지 기판(101) 상에 적층된 복수 개의 메모리 칩들(10a, 10b)을 포함할 수 있다. 여기서, 제 1 패키지(100)는 도 11을 참조하여 설명한 제 1 패키지일 수 있다. 제 2 패키지(200)는 제 2 패키지 기판(201) 상에 실장된 로직 칩(20)을 포함할 수 있다. 여기서, 로직 칩들은 도 16 내지 도 20에 도시된 로직 칩들 중 하나일 수 있다.
제 1 패키지(100)는 제 2 패키지(200) 상에 적층되며, 제 1 패키지 기판(101)의 하부면과 제 2 패키지 기판(201)의 상부면 사이에 외부 접속 단자들(150)이 배치될 수 있다. 제 1 및 제 2 패키지 기판들(101, 201)은 서로 대향되는 위치에 CA 접속 패드들(CC1, CC2)을 포함할 수 있다. 제 1 패키지 기판(101)의 CA 접속 패드들(CC1, CC2)과 제 2 패키지 기판(201)의 상부 접속 패드들(CC1, CC2)에 외부 접속 단자들(150)이 부착될 수 있다. 외부 접속 단자들(150)에 의해 제 1 패키지(100)의 메모리 칩들(10a, 10b)과 제 2 패키지(200)의 로직 칩(20)들이 전기적으로 연결될 수 있다.
도 28을 참조하면, 제 1 패키지(100)는 제 1 패키지 기판(101) 상에 복수 개의 메모리 칩들(10a, 10b)이 나란히 배치될 수 있으며, 나란히 배열된 각각의 메모리 칩들(10a, 10b) 상에 메모리 칩(10)이 적층될 수 있다. 이에 따라, 제 1 패키지(100)의 메모리 용량이 보다 증가될 수 있다.
도 29를 참조하면, 제 1 패키지(100)는 도 14 및 도 15를 참조하여 설명한 것처럼, 제 1 패키지 기판(101) 상에 나란히 배열된 복수 개의 메모리 칩들(10a, 10b)을 포함한다. 제 2 패키지(200)는 도 24를 참조하여 설명한 것처럼, 제 2 패키지 기판(201) 상에 나란히 배열된 복수 개의 로직 칩들(20a, 20b)을 포함한다.
제 1 로직 칩(20a)은 플립 칩 본딩 방식에 의해 제 2 패키지 기판(201) 상에 실장되고, 제 2 로직 칩(20b)은 와이어(W) 본딩 방식에 의해 제 2 패키지 기판(201) 상에 실장될 수 있다. 제 1 로직 칩(20a)과 제 2 패키지 기판(201) 사이에 언더필 수지막이 채워질 수 있으며, 언더필 수지막을 채울 때 수지액이 제 2 로직 칩(20b)으로 흘러가지 못하도록 제 1 로직 칩(20a)과 제 2 로직 칩(20b) 사이에 댐(dam)이 위치할 수 있다.
일 실시예에서, 제 1 로직 칩(20a)은 디지털 베이스밴드 모뎀 칩(Digital baseband modem chip)일 수 있고 제 2 로직 칩(20b)은 아날로그 베이스밴드 모뎀 칩(Analog baseband modem chip)일 수 있다. 제 2 로직 칩(20b)은 외부로부터 아날로그 신호를 수신하여 제 1 로직 칩(20a)으로 전달한다. 제 1 로직 칩(20a)은 제 2 로직 칩(20b)으로부터 전송 받은 아날로그 신호를 디지털 신호로 변환하고, 메모리 칩(10)으로 데이터 신호들 및 커맨드/어드레스 신호들을 전송한다.
제 1 패키지 기판(101)과 제 2 패키지 기판(201) 사이에 외부 접속 단자들(150)이 부착될 수 있다. 외부 접속 단자들(150)에 의해 제 1 패키지(100)와 제 2 패키지(200)가 전기적으로 연결될 수 있다. 그리고, 제 2 패키지 기판(201)의 하부면에 외부 접속 단자들(250)이 부착될 수 있다. 이러한 적층형 반도체 패키지는 외부 접속 단자들(250)을 통해 외부 전자 장치들과 연결될 수 있다.
실시예들에 따르면, 제 1 패키지(100)와 제 2 패키지(200)를 적층할 때, 제 1 패키지(100)의 CA 접속 패드들(CC1, CC2)과, 제 2 패키지(200)의 CA 접속 패드들(CC1, CC2)이 평면적 관점에서 인접하도록 배치될 수 있다. 이에 따라, 제 1 및 제 2 패키지들(100, 200) 간의 신호 전달이 지연되는 것을 줄일 수 있다. 즉, 적층형 반도체 패키지의 동작 속도를 향상시킬 수 있다.
도 30은 본 발명의 실시예들에 따른 적층형 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다. 도 31은 본 발명의 실시예들에 따른 적층형 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
도 30은 본 발명의 실시예들에 따른 적층형 반도체 패키지가 적용되는 모바일(mobile phone) 폰(1000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 메모리 시스템 및 반도체 장치는 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 31을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(1000)은 마이크로프로세서(1100), 사용자 인터페이스(1100), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1300), 본 발명의 실시예에 따른 적층형 반도체 패키지(1400)을 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

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  9. 하부 패키지 기판 상에 실장된 로직 칩을 포함하는 하부 패키지;
    상기 하부 패키지 상에 적층된 상부 패키지 기판 상에 실장되어 상기 로직 칩과 전기적으로 연결되는 메모리 칩을 포함하는 상부 패키지; 및
    상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에 배치되어 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결하는 접속 단자들을 포함하되,
    상기 메모리 칩 및 상기 로직 칩 각각은 제 1 측면에 인접하게 배열된 제 1 데이터 패드들과 제 1 커맨드/어드레스 패드들, 및 상기 제 1 측면에 대향하는 제 2 측면에 인접하게 배열된 제 2 데이터 패드들과 제 2 커맨드/어드레스 패드들을 포함하고,
    상기 하부 패키지 기판은 상기 메모리 칩의 상기 제 1 측면과 평행한 제 1 에지, 상기 제 1 에지에 대향하는 제 2 에지, 상기 제 1 및 제 2 에지들에 수직하며, 서로 대향하는 제 3 및 제 4 에지들을 포함하고,
    상기 하부 패키지 기판은 상기 메모리 칩의 상기 제 1 데이터 패드들 및 상기 제 2 데이터 패드들과 연결되는 DQ 접속 패드들, 상기 메모리 칩의 상기 제 1 커맨드/어드레스 패드들과 연결되는 제 1 CA 접속 패드들, 상기 메모리 칩의 상기 제 2 커맨드/어드레스 패드들과 연결되는 제 2 CA 접속 패드들을 포함하되,
    상기 DQ 접속 패드들은 상기 제 1 및 제 2 에지들에 인접하며 상기 제 1 CA 접속 패드들 및 상기 제 2 CA 접속 패드들과 인접하게 배치되는 제 1 그룹 및 상기 제 3 및 제 4 에지들에 인접하게 배열되는 제 2 그룹을 포함하고,
    상기 로직 칩의 상기 제 1 데이터 패드들, 상기 제 1 커맨드/어드레스 패드들, 상기 제 2 데이터 패드들, 및 상기 제 2 커맨드/어드레스 패드들은 상기 로직 칩의 하면에 배치되어, 상기 하부 패키지 기판의 중심 영역에 제공되고,
    상기 하부 패키지 기판의 상기 DQ 접속 패드들, 상기 제 1 CA 접속 패드들, 및 상기 제 2 CA 접속 패드들은 상기 하부 패키지 기판의 상기 중심 영역 둘레의 에지 영역에 제공되며,
    평면적 관점에서, 상기 메모리 칩의 일부와 상기 로직 칩의 일부가 중첩되는 반도체 패키지
  10. 제 9 항에 있어서,
    상기 메모리 칩의 제 1 커맨드/어드레스 패드들은 상기 로직 칩의 상기 제 1 커맨드/어드레스 패드들과 평면적 관점에서 서로 인접하고,
    상기 메모리 칩의 제 2 커맨드/어드레스 패드들은 상기 로직 칩의 상기 제 2 커맨드/어드레스 패드들과 평면적 관점에서 서로 인접하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 상부 패키지 기판은 상기 메모리 칩의 상기 제 1 커맨드/어드레스 패드들과 연결된 제 1 CA 접속 패드들, 및 상기 메모리 칩의 상기 제 2 커맨드/어드레스 패드들과 연결된 제 2 CA 접속 패드들을 포함하되,
    상기 제 1 CA 접속 패드들과 상기 제 2 CA 접속 패드들이 대향되도록 상기 상부 패키지 기판의 하부면에 배치되는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제 1 CA 접속 패드들과 상기 제 2 CA 접속 패드들이 대향되도록 상기 하부 패키지 기판의 상부면에 배치되는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 하부 패키지 기판은 하부면에 배치되어 외부 장치들과 연결되는 외부 접속 패드들을 포함하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 로직 칩과 상기 메모리 칩은 서로 사이즈가 다르고,
    상기 하부 패키지는 상기 로직 칩을 덮되 상기 하부 패키지 기판의 상기 제 1 및 제 2 CA 접속 패드들과 이격된 몰드막을 포함하는 반도체 패키지.
  15. 제 9 항에 있어서,
    상기 접속 단자들은,
    상기 로직 칩의 상기 제 1 측면에 인접하며, 상기 메모리 칩의 상기 제 1 커맨드/어드레스 패드들과 상기 로직 칩의 상기 제 1 커맨드/어드레스 패드들을 연결하는 제 1 접속 단자들; 및
    상기 로직 칩의 상기 제 2 측면에 인접하며, 상기 메모리 칩의 상기 제 2 커맨드/어드레스 패드들과, 상기 로직 칩의 상기 제 2 커맨드/어드레스 패드들을 연결하는 제 2 접속 단자들을 포함하는 반도체 패키지.
  16. 제 9 항에 있어서,
    상기 로직 칩은 상기 제 1 및 제 2 측면들에 수직하는 제 3 및 제 4 측면들을 가지며, 제 3 측면에 인접하게 배열된 제 3 데이터 패드들과 제 3 커맨드/어드레스 패드들과, 상기 제 3 측면에 대향하는 제 4 측면에 인접하게 배열된 제 4 데이터 패드들과 제 4 커맨드/어드레스 패드들을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 하부 패키지 기판은 상기 로직 칩의 제 3 측면과 인접하게 배치되고 상기 제 3 커맨드/어드레스 패드들과 연결된 제 3 CA 접속 패드들, 및 상기 로직 칩의 상기 제 4 측면과 인접하게 배치되고, 상기 제 4 커맨드/어드레스 패드들과 연결된 제 4 CA 접속 패드들을 포함하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 상부 패키지는 상기 메모리 칩 상에 적층된 상부 메모리 칩을 포함하되,
    상기 상부 메모리 칩은 제 1 측면에 인접하는 제 1 데이터 패드들 및 제 1 커맨드/어드레스 패드들과, 상기 제 1 측면에 대향하는 제 2 측면에 인접하는 제 2 데이터 패드들 및 제 2 커맨드/어드레스 패드들을 포함하고,
    상기 상부 메모리 칩의 상기 제 1 및 제 2 측면들은 상기 메모리 칩의 상기 제 1 및 제 2 측면들에 대해 수직하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 상부 메모리 칩의 상기 제 1 커맨드/어드레스 패드들은 상기 제 3 CA 접속 패드들과 연결되고, 상기 상부 메모리 칩의 상기 제 2 커맨드/어드레스 패드들은 상기 제 4 CA 접속 패드들과 연결되는 반도체 패키지.
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