KR102400101B1 - Pop 반도체 패키지 및 그를 포함하는 전자 시스템 - Google Patents

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Abstract

본 발명은 상부 패키지 및 하부 패키지를 포함하고, 상기 하부 패키지는, 제 1 영역에 배치된 제 1 반도체 장치; 및 제 2 영역에 배치된 제 2 반도체 장치를 포함하고, 상기 제 1 영역에 인접하여 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection), 데이터 입출력용 수직 상호 연결, 및 메모리 관리용 수직 상호 연결이 배치된 PoP 반도체 패키지를 제공한다.

Description

POP 반도체 패키지 및 그를 포함하는 전자 시스템 {POP semiconductor package and electronic system comprising the same}
본 발명은 POP 반도체 패키지 및 그를 포함하는 전자 시스템에 관한 것으로서, 더욱 구체적으로는 기계적 특성 및 전기적 특성이 모두 개선된 POP 반도체 패키지 및 그를 포함하는 전자 시스템에 관한 것이다.
얇은 두께의 전자 장치에 대한 요구가 증대됨에 따라 반도체 패키지의 두께도 얇아지면서, 휨 변형과 같은 기계적 변형에 대한 특성이 더욱 취약해지고 있다. 뿐만 아니라, 전기적 신호들이 전송되는 경로가 길고 불균일하여 전기적인 특성에 대한 개선 요구도 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 기계적 특성 및 전기적 특성이 모두 개선된 PoP 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자하는 두 번째 기술적 과제는 상기 PoP 반도체 패키지를 포함하는 전자 시스템을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여 상부 패키지 및 하부 패키지를 포함하는 패키지-온-패키지(package-on-package, PoP) 반도체 패키지를 제공한다. 상기 하부 패키지는, 제 1 영역에 배치된 제 1 반도체 장치; 및 제 2 영역에 배치된 제 2 반도체 장치를 포함하고, 상기 제 1 영역에 인접하여 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection), 데이터 입출력용 수직 상호 연결, 및 메모리 관리용 수직 상호 연결이 배치될 수 있다.
본 발명의 다른 태양은 상부 패키지 및 하부 패키지를 포함하는 적층 반도체 패키지로서, 상기 하부 패키지는 측방향으로 배열된 어플리케이션 프로세서(application processor, AP) 칩 및 전원 관리 장치 칩을 포함하고, 상기 AP 칩의 측방향으로 인접하여 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection) 및 데이터 입출력용 수직 상호 연결이 배치된 것을 특징으로 하는 적층 반도체 패키지를 제공한다.
본 발명의 다른 태양은 상부 패키지 및 하부 패키지를 포함하는 PoP 반도체 패키지로서, 상기 하부 패키지는, 제 1 영역에 배치된 어플리케이션 프로세서(application processor, AP) 칩; 및 제 2 영역에 배치된 전원 관리 장치 칩를 포함하고, 상기 AP 칩과 상기 전원 관리 장치 칩 사이에, 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection) 및 메모리 관리용 수직 상호 연결 중의 적어도 하나가 배치된 PoP 반도체 패키지를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 전자 시스템을 제공한다. 상기 전자 시스템에 있어서, 상기 제어부 및 상기 메모리부 중의 적어도 하나가 상기 PoP 반도체 패키지를 포함할 수 있다.
본 발명의 PoP 반도체 패키지를 이용하면 기계적 특성 및 전기적 특성이 모두 개선되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 패키지-온-패키지(package-on-package, PoP) 반도체 패키지의 구성을 나타낸 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 PoP 반도체 패키지의 측단면도를 나타낸다.
도 2b는 도 2a의 PoP 반도체 패키지의 하부 패키지를 위에서 바라본 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 하부 패키지를 나타낸 평면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지의 측단면도를 나타낸다.
도 4b는 도 4a의 PoP 반도체 패키지의 하부 패키지의 중심 단면을 위에서 바라본 평면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지의 측단면도를 나타낸다.
도 5b는 도 5a의 PoP 반도체 패키지의 하부 패키지의 중심 단면을 위에서 바라본 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지의 하부 패키지의 중심 단면을 위에서 바라본 평면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 PoP 반도체 패키지의 제조 방법을 나타낸 측단면도들이다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 PoP 반도체 패키지의 제조 방법을 나타낸 측단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 1은 본 발명의 일 실시예에 따른 패키지-온-패키지(package-on-package, PoP) 반도체 패키지(1)의 구성을 나타낸 블록도이다.
도 1을 참조하면, 상기 PoP 반도체 패키지(1)는 컨트롤러(20), 제 1 메모리 장치(41), 제 2 메모리 장치(45), 및 메모리 컨트롤러(43)를 포함할 수 있다. 상기 PoP 반도체 패키지(1)는 상기 컨트롤러(20), 제 1 메모리 장치(41), 제 2 메모리 장치(45), 및 메모리 컨트롤러(43)에 각 동작 전압의 전류를 공급하는 전원 관리 장치(power management integrated circuit, PMIC)(22)를 더 포함할 수 있다. 상기 각 구성 요소들에 인가되는 각 동작 전압은 동일하게 또는 서로 다르게 설계될 수 있다.
상기 PoP 반도체 패키지(1)는 개인용 컴퓨터(personal computor, PC) 또는 모바일 장치 내에 포함되도록 구현될 수 있다. 상기 모바일 장치는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라(digital video camera), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
상기 컨트롤러(20)는 상기 제 1 메모리 장치(41), 제 2 메모리 장치(45), 및 메모리 컨트롤러(43) 각각의 동작을 제어할 수 있다. 예컨대, 상기 컨트롤러(20)는 집적 회로 (IC), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서 (application processor(AP)), 모바일 AP, 칩셋(chip set), 또는 칩들의 집합으로 구현될 수 있다. 예컨대, 상기 컨트롤러(20)는 중앙 처리 유닛(central processing unit, CPU), 그래픽 처리 유닛 (graphics processing unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 컨트롤러(20)는 모뎀의 기능과 AP의 기능을 수행할 수 있다.
상기 메모리 컨트롤러(43)는 상기 컨트롤러(20)의 제어에 따라, 제 2 반도체 장치(45)를 제어할 수 있다.
상기 제 1 메모리 장치(41), 제 2 메모리 장치(45), 및 메모리 컨트롤러(43)의 각각은 반도체 칩 또는 다이(die)로 구현될 수 있다. 상기 제 1 메모리 장치(41)는 휘발성 메모리 장치로 구현될 수 있다. 상기 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 제 1 메모리 장치(41)는 Wide I/O DRAM, LPDDR2 DRAM, LPDDR4 DRAM, LPDDR5 DRAM 등으로 구현될 수 있으나 이들에 한정되는 것은 아니다. 또한, 상기 제 1 메모리 장치(41)는 버퍼 또는 버퍼 DRAM으로서 사용될 수 있다.
상기 제 2 메모리 장치(45)는 스토리지 메모리 장치로 구현될 수 있다. 상기 스토리지 메모리 장치는 불휘발성 메모리 장치로 구현될 수 있다. 상기 불휘발성 메모리 장치는 불휘발성 메모리 셀들을 포함할 수 있다. 일부 실시예들에 있어서, 상기 불휘발성 메모리 셀들 각각은 EEPROM(electrically erasable programmable read-only memory), 플래시 (flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer Torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 저항 메모리 (resistive RAM(RRAM)), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM (PoRAM)), 나노 부유 게이트 메모리(nano floating gate memory(NFGM)), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(molecular electronics memory device), 또는 절연 저항 변화 메모리(insulator resistance change memory)를 포함할 수 있다.
상기 스토리지 메모리 장치는 플래시-기반 메모리 장치로 구현될 수 있으나 이에 한정되는 것은 아니다. 제 2 메모리 장치(45)는 NAND-타입 플래시 메모리 장치로 구현될 수 있다. NAND-타입 플래시 메모리 장치는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있고, 상기 복수의 메모리 셀들 각각은 1-비트의 정보 또는 2-비트 이상의 정보를 저장할 수 있다.
제 2 메모리 장치(45)가 플래시-기반 메모리 장치로 구현될 때, 메모리 컨트롤러(43)는 멀티미디어 카드 인터페이스(multimedia card(MMC)) 인터페이스, 임베디드 MMC(embedded MMC(eMMC)) 인터페이스, 또는 유니버셜 플래시 스토리지 (universal flash storage(UFS)) 인터페이스를 사용(또는 지원)할 수 있으나 이에 한정되는 것은 아니다.
도 2a는 본 발명의 일 실시예에 따른 PoP 반도체 패키지(100)의 측단면도를 나타낸다. 도 2b는 도 2a의 PoP 반도체 패키지(100)의 하부 패키지(100B)를 위에서 바라본 평면도이다. 특히, 도 2a의 측단면도는 도 2b의 A-A' 선을 따라 절개한 단면을 나타낸다.
도 2a 및 도 2b를 참조하면, 하부 패키지(100B)는 하부 패키지 기판(101) 상에 실장된 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 하부 패키지(100B)의 제 1 영역(A1) 내에 배치될 수 있다. 상기 제 2 반도체 장치(120)는 상기 하부 패키지(100B)의 제 2 영역(A2) 내에 배치될 수 있다.
상기 제 1 반도체 장치(110)는, 예를 들면, 도 1을 참조하여 설명한 컨트롤러(20)일 수 있으며, 특히 어플리케이션 프로세서(application processor, AP)일 수 있다. 상기 제 2 반도체 장치(120)는, 예를 들면, 도 1을 참조하여 설명한 전원 관리 장치(22)일 수 있다.
상기 제 1 반도체 장치(110)는 제 1 도전성 범프(111)에 의하여 상기 하부 패키지 기판(101) 상에 실장될 수 있다. 상기 제 2 반도체 장치(120)는 제 2 도전성 범프(121)에 의하여 상기 하부 패키지 기판(101) 상에 실장될 수 있다. 상기 제 1 도전성 범프(111)와 상기 제 2 도전성 범프(121)는 실질적으로 동일한 도전성 범프일 수 있으며, 예를 들면, 무연 주석계 솔더볼이 이용될 수 있다.
상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120)는 봉지 물질(encapsulation material)(105)에 의하여 봉지될 수 있다. 상기 봉지 물질(105)은, 예를 들면, 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있다.
상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120)는 측방향으로 배열될 수 있으며, 이들의 주위에는 다수의 수직 상호 연결(vertical interconnection)(140)들이 배치될 수 있다. 상기 다수의 수직 상호 연결(140)들은 상기 봉지 물질(105)을 관통하여 연장될 수 있다.
상기 수직 상호 연결(140)은 수직 방향으로 적층된 상기 하부 패키지(100B)와 상기 상부 패키지(100T)를 전기적으로 연결할 수 있는 임의의 도전체를 의미할 수 있다. 일부 실시예들에 있어서, 상기 수직 상호 연결(140)은 솔더 범프일 수 있다. 일부 실시예들에 있어서, 상기 수직 상호 연결(140)은 도전 플러그일 수 있다.
상기 상부 패키지(100T)는 상부 패키지 기판(151) 상에 실장된 메모리 장치(131)를 포함할 수 있다. 상기 메모리 장치(131)는 수직 방향으로 적층된 제 1 메모리 칩(131a) 및 제 2 메모리 칩(131b)을 포함할 수 있다. 상기 메모리 장치(131)는 본딩 와이어(133)에 의하여 상기 상부 패키지 기판(151)에 전기적으로 연결될 수 있다.
도 2a에서는 두 개의 메모리 칩들이 적층된 예를 도시하였지만, 셋 이상의 메모리 칩들이 적층될 수도 있다. 이들 복수의 메모리 칩들은 스루 실리콘 비아(through silicon via, TSV)에 의하여 전기적으로 서로 연결될 수도 있다. 또한 상기 복수의 메모리 칩들은 도 1을 참조하여 설명한 제 1 메모리 장치(41)일 수도 있고, 제 2 메모리 장치(45)일 수도 있고, 이들 둘 모두를 포함할 수도 있다.
상기 상부 패키지(100T)는 제 1 반도체 장치(110)의 제어에 따라 상기 메모리 장치(131)를 직접 제어할 수 있는 메모리 컨트롤러(160)를 더 포함할 수 있다.
상기 메모리 장치(131)는 봉지 물질(155)에 의하여 봉지될 수 있다. 봉지 물질(155)은, 예를 들면, 에폭시 몰딩 컴파운드일 수 있다.
상기 제 1 반도체 장치(110)는 데이터를 전송하는 물리 계층(physical layer)인 데이터 입출력 물리 계층(DQ)을 포함할 수 있다. 또한 상기 제 1 반도체 장치(110)는 커맨드 및 어드레스(command and address, CA)를 전송하는 물리 계층인 CA 입출력 물리 계층(CA)을 포함할 수 있다.
상기 데이터 입출력 물리 계층(DQ)은 데이터를 송수신하기 위한 인터페이스(예컨대, 패드들 또는 핀들)를 포함할 수 있다. 마찬가지로, 상기 CA 입출력 물리 계층(CA)은 커맨드 및 어드레스를 송수신하기 위한 인터페이스(예컨대, 패드들 또는 핀들)를 포함할 수 있다. 상기 데이터 입출력 물리 계층(DQ) 및 상기 CA 입출력 물리 계층(CA)은 채널들을 의미할 수 있다.
상기 제 1 반도체 장치(110)는 메모리를, 구체적으로는 상부 패키지(100T)의 메모리 장치(131)를 관리하기 위한 신호를 전송하는 물리 계층인 메모리 관리(memory management) 물리 계층(MMU)을 더 포함할 수 있다. 보다 구체적으로, 상기 메모리 관리 물리 계층(MMU)은 중앙 처리 유닛에 의해 요구되는 메모리 장치(131)에의 접근을 처리하기 위한 콤포넌트일 수 있다. 즉, 상기 메모리 관리 물리 계층(MMU)은 중앙 처리 유닛, 그래픽 처리 유닛, 디스플레이 컨트롤러 또는 그래픽 엔진으로부터의 요청들에 응답하여 가상 주소들(virtual addresses)을 물리 주소들(physical addresses)로 번역(translation)하는 역할을 수행할 수 있다. 나아가, 상기 메모리 관리 물리 계층(MMU)은 캐시(cache)의 제어, 버스 중재(bus arbitration), 또는 뱅크 스위칭 등의 기능을 수행할 수도 있다.
상기 메모리 관리 물리 계층(MMU)은 메모리를 관리하기 위한 신호들을 송수신하기 위한 인터페이스(예컨대, 패드들 또는 핀들)를 포함할 수 있다.
상기 데이터 입출력 물리 계층(DQ)은 제 1 도전성 범프(111) 및 하부 패키지 기판(101)을 통해 데이터 입출력용 수직 상호 연결(140D)과 연결될 수 있다. 또한 상기 데이터 입출력 물리 계층(DQ)은 상기 데이터 입출력용 수직 상호 연결(140D)을 통하여 상기 메모리 장치(131)와 데이터를 송수신하도록 구성될 수 있다.
상기 CA 입출력 물리 계층(CA)은 제 1 도전성 범프(111) 및 하부 패키지 기판(101)을 통해 CA용 수직 상호 연결(140C)과 연결될 수 있다. 또한, 상기 CA 입출력 물리 계층(CA)은 상기 CA용 수직 상호 연결(140C)을 통하여 상기 메모리 장치(131)에 CA 신호를 송수신하도록 구성될 수 있다.
상기 메모리 관리 물리 계층(MMU)은 제 1 도전성 범프(111) 및 하부 패키지 기판(101)을 통해 메모리 관리용 수직 상호 연결(140M)과 연결될 수 있다. 또한, 상기 메모리 관리 물리 계층(MMU)은 상기 메모리 관리용 수직 상호 연결(140M)을 통하여 상기 메모리 장치(131)에 메모리 관리 신호를 송수신하도록 구성될 수 있다.
상기 데이터 입출력용 수직 상호 연결(140D)은 상기 제 1 반도체 장치(110)에 인접하여 위치할 수 있다. 여기서 상기 데이터 입출력용 수직 상호 연결(140D)이 제 1 반도체 장치(110)에 인접하여 위치한다는 것은 복수의 상기 데이터 입출력용 수직 상호 연결들(140D) 중 적어도 절반이 제 1 반도체 장치(110)의 측면을 따라 배열된 1열 이상의 수직 상호 연결들 중의 일부를 구성하고 있음을 말한다.
일부 실시예들에 있어서, 상기 CA용 수직 상호 연결(140C)은 상기 제 1 반도체 장치(110)에 인접하여 위치할 수 있다. 일부 실시예들에 있어서, 메모리 관리용 수직 상호 연결(140M)은 상기 제 1 반도체 장치(110)에 인접하여 위치할 수 있다.
상기 제 1 반도체 장치(110)에 인접하여 데이터 입출력용 수직 상호 연결(140D), CA용 수직 상호 연결(140C), 및 메모리 관리용 수직 상호 연결(140M)이 위치하게 되면, 각 수직 상호 연결이 갖는 역할에 따른 상부 패키지(100T)와의 연결 경로의 편차를 감소시킬 수 있기 때문에 보다 우수한 전기적 특성을 가져올 수 있다.
종전과 같이 CA용 수직 상호 연결(140C)이나 메모리 관리용 수직 상호 연결(140M)이, 제 1 반도체 장치(110)에 인접하지 않고, 오히려 제 2 반도체 장치(120)에 대하여 제 1 반도체 장치(110)의 반대쪽에 배치된다면, 신호가 오가는 경로가 과도하게 길어져서 전기적인 성능 및 특성이 미흡하게 될 수 있다.
일부 실시예들에 있어서, 상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120)의 사이에 데이터 입출력용 수직 상호 연결(140D), CA용 수직 상호 연결(140C), 및 메모리 관리용 수직 상호 연결(140M) 중의 적어도 하나가 존재할 수 있다. 도 2b에서는 상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120)의 사이에 메모리 관리용 수직 상호 연결(140M)이 존재하는 것으로 도시되었지만 본 발명이 여기에 한정되는 것은 아니다.
상기 제 1 반도체 장치(110)는 서로 평행한 제 1 측면(110a) 및 제 2 측면(110b)을 가질 수 있다. 또한 상기 제 1 반도체 장치(110)는 서로 평행한 제 3 측면(110c) 및 제 4 측면(110d)을 가질 수 있다. 상기 제 1 측면(110a)(또는 제 2 측면(110b))과 상기 제 3 측면(110c)(또는 제 4 측면(110d))은 서로 실질적으로 수직일 수 있다. 또, 상기 제 2 측면(110b)은 상기 제 2 반도체 장치(120)와 마주보는 측면일 수 있다.
상기 데이터 입출력용 수직 상호 연결(140D)는 상기 제 1 반도체 장치(110)의 제 1 측면(110a)에 인접하여 배치될 수 있다. 이는 상부 패키지(100T)에 위치하는 메모리 장치(131)와의 데이터 전송 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 데이터 전송을 가능하게 할 수 있다.
또한 상기 제 3 측면(110c)에 인접하여 CA용 수직 상호 연결(140C)이 배치될 수 있다. 그렇게 함으로써 CA용 수직 상호 연결(140C)과 제 1 반도체 장치(110) 사이에서 CA 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 CA 신호 전송을 가능하게 할 수 있다.
도 2b에서는 CA용 수직 상호 연결(140C)이 제 3 측면(110c)에 인접한 것으로 도시되었지만, 통상의 기술자는 도 2b를 통해 CA용 수직 상호 연결(140C)이 제 4 측면(110d)에 인접할 수도 있음을 이해할 것이다.
또, 상기 제 2 측면(110b)에 인접하여 메모리 관리용 수직 상호 연결(140M)이 배치될 수 있다. 즉, 상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120) 사이에 메모리 관리용 수직 상호 연결(140M)이 배치될 수 있다. 그렇게 함으로써 메모리 관리용 수직 상호 연결(140M)과 제 1 반도체 장치(110) 사이에서 메모리 관리 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 메모리 관리 신호 전송을 가능하게 할 수 있다.
일부 실시예들에 있어서, 상기 제 2 반도체 장치(120)에 인접하여 더미 수직 상호 연결(DMY)이 존재할 수 있다. 상기 더미 수직 상호 연결(DMY)은 하부 패키지(100B)와 상부 패키지(100T)를 결합하는 데 기여할 뿐 전기적인 동작에는 실질적으로 기여하지 않는 수직 상호 연결일 수 있다. 일부 실시예들에 있어서, 상기 더미 수직 상호 연결(DMY)은 상기 제 2 반도체 장치(120)의 측면들 중 상기 제 1 반도체 장치(110)와 마주하지 않는 측면들에 인접하여 제공될 수 있다.
도 2b에서는 더미 수직 상호 연결(DMY)이 전체 하부 패키지(100B)의 편중된 영역에만 존재하는 것으로 도시되었지만, 통상의 기술자는 필요에 따라 전체 하부 패키지(100B)에 걸쳐 골고루 더미 수직 상호 연결(DMY)이 배치될 수 있음을 이해할 것이다.
일부 실시예들에 있어서, 상기 제 2 반도체 장치(120)에 인접하여 접지용 수직 상호 연결(GND)이 제공될 수 있다. 상기 접지용 수직 상호 연결(GND)은 상기 상부 패키지(100T) 및/또는 하부 패키지(100B)에 필요한 접지 단자들과의 연결 경로를 제공할 수 있다. 일부 실시예들에 있어서, 상기 접지용 수직 상호 연결(GND)은 상기 제 2 반도체 장치(120)의 측면들 중 상기 제 1 반도체 장치(110)와 마주하지 않는 측면들에 인접하여 제공될 수 있다. 예컨대 상기 접지용 수직 상호 연결(GND)은 상기 제 2 반도체 장치(120)의 측면들 중 상기 제 1 반도체 장치(110)와 마주하는 측면의 반대 방향의 측면에 인접하여 배치될 수 있다.
일부 실시예들에 있어서, 상기 제 2 반도체 장치(120)에 인접하여 전원용 수직 상호 연결(PWR)이 제공될 수 있다. 상기 전원용 수직 상호 연결(PWR)은 상기 상부 패키지(100T) 및/또는 하부 패키지(100B)에 필요한 전원을 공급하는 경로를 제공할 수 있다. 일부 실시예들에 있어서, 상기 전원용 수직 상호 연결(PWR)은 상기 제 2 반도체 장치(120)의 측면들 중 상기 제 1 반도체 장치(110)와 마주하지 않는 측면들에 인접하여 제공될 수 있다. 예컨대 상기 전원용 수직 상호 연결(PWR)은 상기 제 2 반도체 장치(120)의 측면들 중 상기 제 1 반도체 장치(110)와 마주하는 측면의 반대 방향의 측면에 인접하여 배치될 수 있다.
도 2b에서 상기 접지용 수직 상호 연결(GND)과 상기 전원용 수직 상호 연결(PWR)은 전체 하부 패키지(100B)의 편중된 영역에만 존재하는 것으로 도시되었지만, 통상의 기술자는 필요에 따라 전체 하부 패키지(100B)에 걸쳐 상기 접지용 수직 상호 연결(GND) 및/또는 상기 전원용 수직 상호 연결(PWR)이 배치될 수 있음을 이해할 것이다.
도 2b에서 보는 바와 같이 하부 패키지(100B)의 외연을 따라, 다시 말해 하부 패키지 기판(101)의 가장자리를 따라 배열된 복수의 수직 상호 연결들(140)이 존재할 수 있다. 이들 복수의 수직 상호 연결들(140) 중에는 데이터 입출력용 수직 상호 연결(140D), CA용 수직 상호 연결(140C), 메모리 관리용 수직 상호 연결(140M), 더미 수직 상호 연결(DMY), 접지용 수직 상호 연결(GND), 전원용 수직 상호 연결(PWR)이 포함될 수 있으며, 다른 기능을 수행하는 수직 상호 연결들도 포함될 수 있다.
나아가, 제 1 반도체 장치(110)와 제 2 반도체 장치(120) 사이의 공간에도 복수의 수직 상호 연결들(140)이 존재한다.
도 2b에 도시된 모든 수직 상호 연결들(140)은 상부 패키지(100T)와 하부 패키지(100B)를 기계적으로 연결하여 결합하는 데 기여할 수 있다. 앞서 언급한 바와 같이 제 1 반도체 장치(110)와 제 2 반도체 장치(120) 사이의 공간에도 복수의 수직 상호 연결들(140)이 존재하기 때문에, 상기 PoP 반도체 패키지(100)는 휨 변형(warpage)을 줄일 수 있고 또한 연결 단자부의 기계적 특성도 개선할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 하부 패키지(100B')를 나타낸 평면도이다. 도 3은 도 2b와 대비하여 CA용 수직 상호 연결(140C)과 메모리 관리용 수직 상호 연결(140M)의 배치에서만 차이가 있다. 따라서, 이하에서는 도 2b에 도시된 실시예와 공통되는 점에 대한 설명은 생략하고, 차이가 있는 점을 중심으로 설명한다.
도 3을 참조하면, 상기 제 2 측면(110b)에 인접하여 CA용 수직 상호 연결(140C)이 배치될 수 있다. 즉, 상기 제 1 반도체 장치(110)와 상기 제 2 반도체 장치(120) 사이에 CA용 수직 상호 연결(140C)이 배치될 수 있다. 그렇게 함으로써 CA용 수직 상호 연결(140C)과 제 1 반도체 장치(110) 사이에서 CA 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 CA 신호 전송을 가능하게 할 수 있다.
또, 상기 제 3 측면(110c)에 인접하여 메모리 관리용 수직 상호 연결(140M)이 배치될 수 있다. 그렇게 함으로써 메모리 관리용 수직 상호 연결(140M)과 제 1 반도체 장치(110) 사이에서 메모리 관리 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 메모리 관리 신호 전송을 가능하게 할 수 있다.
도 3에서는 메모리 관리용 수직 상호 연결(140M)이 제 3 측면(110c)에 인접한 것으로 도시되었지만, 통상의 기술자는 도 3을 통해 메모리 관리용 수직 상호 연결(140M)이 제 4 측면(110d)에 인접할 수도 있음을 이해할 것이다.
도 4a는 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지(200)의 측단면도를 나타낸다. 도 4b는 도 4a의 PoP 반도체 패키지의 하부 패키지(200B)의 중심 단면을 위에서 바라본 평면도이다. 특히, 도 4a의 측단면도는 도 4b의 A-A' 선을 따라 절개한 단면을 나타낸다.
도 4a 및 도 4b를 참조하면, 상기 PoP 반도체 패키지(200)는 상부 패키지(200T) 및 하부 패키지(200B)를 포함할 수 있다. 상기 상부 패키지(200T)는 도 2a를 참조하여 설명한 상부 패키지(100T)와 실질적으로 동일하기 때문에 여기서는 추가적인 설명을 생략한다.
하부 패키지(200B)는 하부 패키지 기판(205) 내에 매립된 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)를 포함할 수 있다. 도 4a에서는 상기 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)의 두께가 상기 하부 패키지 기판(205)의 두께와 동일한 것으로 도시되었지만, 여기에 한정되지 않는다.
상기 제 1 반도체 장치(210)와 상기 제 2 반도체 장치(220)는 도 2a를 참조하여 설명한 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)와 각각 실질적으로 동일하기 때문에 여기서는 추가적인 설명을 생략한다.
상기 하부 패키지(200B)는 상부 표면 및 하부 표면에 인접하여 상부 재배선층(redistribution layer)(203) 및 하부 재배선층(201)을 가질 수 있다.
상기 상부 재배선층(203) 및 하부 재배선층(201)은 제 1 반도체 장치(210)의 연결 단자(211) 및 제 2 반도체 장치의 연결 단자(221)를 상부 패키지(200T) 또는 외부 장치와 전기적으로 연결하도록 구성될 수 있다. 도 4a에서 상기 상부 재배선층(203)과 하부 재배선층(201)은 각각 1개 층으로 이루어진 것으로 도시되었지만, 복수의 층으로 이루어질 수도 있다.
또한 상기 재배선을 통해 제 1 반도체 장치(210)의 연결 단자(211) 및 제 2 반도체 장치의 연결 단자(221) 사이의 간격에 비하여 외부 단자와의 접속을 위한 연결 단자(290)들 사이의 간격이 더 넓어질 수 있기 때문에 외부 장치와의 안정적인 접속이 가능할 수 있다. 이와 같은 팬-아웃(fan-out) 방식의 재배선은 상부 패키지(200T)와의 연결에 있어서도 동일하게 작용할 수 있다.
상기 상부 재배선층(203) 및 하부 재배선층(201)은 절연체인 패시베이션층을 증착에 의하여 형성하고, 도전체 배선을 패터닝 또는 도금을 통해 형성함으로써 얻어질 수 있다. 다시 말해, 상기 상부 재배선층(203) 및 하부 재배선층(201)은 각각 바텀-업(bottom-up) 방식으로 제조될 수 있다. 따라서, 상기 상부 재배선층(203) 및 하부 재배선층(201)은 도 2a에 도시한 바와 같은 하부 패키지 기판(101), 예컨대 인쇄 회로 기판과 차이가 있을 수 있다.
상기 하부 패키지 기판(205) 내에는 상기 상부 재배선층(203)의 단자들과 상기 하부 재배선층(201)의 단자들을 연결하는 비아 구조물들이 수직 상호 연결(240)로서 제공될 수 있다. 도 4a에서는 상기 비아 구조물들의 수직 상호 연결들(240)이 필라 형태를 갖는 것으로 도시되었지만, 상기 수직 상호 연결들(240)은 테이퍼진(tapered) 형태를 가질 수도 있고, 2단 이상의 다단이 결합된 형태를 가질 수도 있다.
도 4b는 수직 상호 연결들(240)의 레이아웃으로서 도 4a의 B-B' 선을 따라 절개한 단면을 나타낸다. 도 4b를 참조하면 수직 상호 연결들(240)이 규칙적인 정삼각형의 배열을 갖는 것이 예시된다. 수직 상호 연결들(240)이 규칙적인 정삼각형의 배열을 가지면, 도 2b에 도시된 바와 같은 규칙적인 정사각형 배열을 가질 때보다 더 컴팩트한 구성을 가질 수 있어서 평면적을 줄일 수 있다.
상기 제 1 반도체 장치(210)는 상기 제 1 반도체 장치(110)와 유사하게 제 1 측면(210a), 제 2 측면(210b), 제 3 측면(210c), 및 제 4 측면(210d)을 가질 수 있다. 상기 제 2 측면(210b)은 제 2 반도체 장치(220)와 마주보는 측면일 수 있다.
상기 데이터 입출력용 수직 상호 연결(240D)는 상기 제 1 반도체 장치(210)의 제 1 측면(220a)에 인접하여 배치될 수 있다. 이는 상부 패키지(200T)에 위치하는 메모리 장치(231)와의 데이터 전송 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 데이터 전송을 가능하게 할 수 있다.
또한, 상기 제 2 측면(120b)에 인접하여 CA용 수직 상호 연결(240C)이 배치될 수 있다. 즉, 상기 제 1 반도체 장치(210)와 상기 제 2 반도체 장치(220) 사이에 CA용 수직 상호 연결(240C)이 배치될 수 있다. 그렇게 함으로써 CA용 수직 상호 연결(240C)과 제 1 반도체 장치(210) 사이에서 CA 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 CA 신호 전송을 가능하게 할 수 있다.
또, 상기 제 4 측면(210d)에 인접하여 메모리 관리용 수직 상호 연결(240M)이 배치될 수 있다. 그렇게 함으로써 메모리 관리용 수직 상호 연결(240M)과 제 1 반도체 장치(210) 사이에서 메모리 관리 신호가 전달되는 경로를 가급적 짧게 할 수 있기 때문에 고속의 효율적인 메모리 관리 신호 전송을 가능하게 할 수 있다.
도 4b에서는 메모리 관리용 수직 상호 연결(240M)이 제 4 측면(210d)에 인접한 것으로 도시되었지만, 통상의 기술자는 도 4b를 통해 메모리 관리용 수직 상호 연결(240M)이 제 3 측면(210c)에 인접할 수도 있음을 이해할 것이다.
일부 실시예들에 있어서, 상기 제 2 반도체 장치(220)에 인접하여 더미 수직 상호 연결(DMY)이 존재할 수 있다. 상기 더미 수직 상호 연결(DMY)의 기능과 효과는 도 2b에서 설명한 더미 수직 상호 연결(DMY)과 실질적으로 동일하기 때문에 여기서는 중복되는 설명을 생략한다.
일부 실시예들에 있어서, 상기 제 2 반도체 장치(220)에 인접하여 접지용 수직 상호 연결(GND)이 제공될 수 있다. 또, 상기 제 2 반도체 장치(120)에 인접하여 전원용 수직 상호 연결(PWR)이 제공될 수 있다. 상기 접지용 수직 상호 연결(GND) 및 전원용 수직 상호 연결(PWR)의 기능과 효과는 도 2b에서 설명한 바와 실질적으로 동일하기 때문에 여기서는 중복되는 설명을 생략한다.
도 5a는 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지(200')의 측단면도를 나타낸다. 도 5b는 도 5a의 PoP 반도체 패키지(200')의 하부 패키지(200B')의 중심 단면을 위에서 바라본 평면도이다. 특히, 도 5a의 측단면도는 도 5b의 A-A' 선을 따라 절개한 단면을 나타낸다.
도 5a 및 도 5b는 도 4a 및 도 4b의 상부 패키지(200T) 및 하부 패키지(200B)의 측방향 일부가 각각 생략된 점에서 차이가 있다. 즉, 도 5a의 PoP 반도체 패키지(200')는 도 4a의 PoP 반도체 패키지(200)와 대비하여 일측(도면의 좌측)의 일부가 생략된 점에서 차이가 있다. 도 5b의 하부 패키지(200B') 단면도 도 4b의 하부 패키지(200B) 단면과 대비하여 일측(도면의 좌측)의 일부가 생략된 점에서 차이가 있다. 그 외의 점에 대해서는 동일하기 때문에 여기서는 차이가 있는 점을 중심으로 설명하고 동일한 부분에 대한 설명은 생략한다.
도 5a 및 도 5b를 참조하면, PoP 반도체 패키지(200')는 제 2 반도체 장치(220)의 측면들 중 제 1 반도체 장치(210)와 마주하는 측면의 반대쪽 측면(즉, 제 2 측면(210b)과 평행한 측면들 중 제 1 반도체 장치(210)에서 더 먼 쪽의 측면)이 향하는 쪽의 일부가 생략되었다. PoP 반도체 패키지(200')는 도 4a의 PoP 반도체 패키지(200)에 비하여 평면적이 크게 줄어들기 때문에 더욱 컴팩트한 크기와 형태를 제공할 수 있다.
다만, 생략된 부분에 존재하던 접지용 수직 상호 연결(GND) 및 전원용 수직 상호 연결(PWR)의 위치는 달라질 수 있다. 도 5b를 참조하면, 접지용 수직 상호 연결(GND) 및 전원용 수직 상호 연결(PWR)는 각각 제 2 반도체 장치(220)에 인접한 위치로서 상기 제 1 반도체 장치(210)에는 인접하지 않는 위치에 배치될 수 있다. 이는 제 1 반도체 장치(210)에 인접한 위치에서 가급적 많은 수의 데이터 입출력용 수직 상호 연결(240D), CA용 수직 상호 연결(240C), 및 메모리 관리용 수직 상호 연결(240M)을 수용할 수 있도록 하기 위한 것일 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 PoP 반도체 패키지의 하부 패키지(200B")의 중심 단면을 위에서 바라본 평면도이다.
도 6의 하부 패키지(200B")는 도 4b에 도시된 하부 패키지(200B)와 대비하여 수직 상호 연결(240)들의 배치 간격이 일정하지 않다는 점에서 차이가 있다. 그 외의 점에 대해서는 동일하기 때문에 여기서는 차이가 있는 점을 중심으로 설명하고 동일한 부분에 대한 설명은 생략한다.
도 6의 하부 패키지(200B")는 불필요한 수직 상호 연결(240)을 생략할 수 있고, 그에 따라 더욱 컴팩트한 레이아웃을 설계하는 것이 가능할 수 있다. 또한 신호들의 전달 경로의 길이를 고려하여 최적화된 레이아웃을 설계할 수 있다.
한편, 수직 상호 연결(240)들의 배치 간격이 일정하지 않더라도, 상부 패키지(200T)와의 연결 단자(292) 및 외부 장치와의 연결 단자(290)의 배치 간격은 일정할 수 있다(도 4a 참조). 왜냐하면 상부 재배선층(203) 및 하부 재배선층(201)을 통해 상기 연결 단자들(290, 292)의 배치 간격이 조절될 수 있기 때문이다. 그러므로, 상부 패키지(200T)와 하부 패키지(200B, 200B', 200B")는 일정한 배치 간격을 갖는 연결 단자, 예컨대 솔더 범프에 의하여 상호 연결될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 PoP 반도체 패키지(100)의 제조 방법을 나타낸 측단면도들이다.
도 7a를 참조하면, 하부 패키지(100B)가 제공된다. 상기 하부 패키지(100B)는 하부 패키지 기판(101)과 그 위에 측방향으로 배열되어 실장된 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 각각 제 1 영역(A1) 및 제 2 영역(A2)에 배치될 수 있고, 봉지 물질(105)에 의하여 봉지되어 있을 수 있다.
상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 각각 그 자체가 하나의 반도체 칩일 수도 있고, 하나의 패키지일 수도 있다.
도 7a에서는 봉지 물질(105)이 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)의 상부 표면을 덮는 것으로 도시되었지만, 다른 실시예들에 있어서, 상기 봉지 물질(105)의 상부 표면과 상기 제 1 반도체 장치(110) 및/또는 제 2 반도체 장치(120)의 상부 표면은 동일 평면 상에 있을 수 있다.
상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)에 대해서는 도 2a 및 도 2b를 참조하여 상세하게 설명하였으므로 여기서는 구체적인 설명을 생략한다.
도 7b를 참조하면, 수직 상호 연결을 형성하고자 하는 위치에 상기 봉지 물질(105)을 관통하는 관통공(105h)을 형성한다. 상기 관통공(105h)은, 예컨대 레이저 드릴링방식으로 형성될 수 있지만, 여기에 한정되는 것은 아니다.
도 7b에서는 상기 관통공(105h)이 하부 패키지 기판(101)의 상부 표면을 노출시키도록 형성된 것이 도시되었다. 다른 일부 실시예들에 있어서, 상기 관통공(105h)이 형성될 위치의 하부 패키지 기판(101) 상부 표면에 도전 범프를 형성하고, 그 위를 덮도록 봉지 물질(105)을 피복시킬 수 있다. 이 경우에 있어서, 관통공(105h)을 형성하는 경우 상기 도전 범프의 상부 표면 일부만 노출되고 상기 하부 패키지 기판(101)의 상부 표면은 노출되지 않을 수 있다.
도 7c를 참조하면, 상기 하부 패키지(100B)위에 상부 패키지(100T)를 제공할 수 있다.
상기 상부 패키지(100T)는 메모리 장치(131)가 상부 패키지 기판(151) 상에 실장된 것일 수 있다. 상기 메모리 장치(131)는 수직 방향으로 적층된 제 1 메모리 칩(131a) 및 제 2 메모리 칩(131b)을 포함할 수 있다. 상기 메모리 장치(131)는 본딩 와이어(133)에 의하여 상기 상부 패키지 기판(151)에 전기적으로 연결될 수 있다. 이들 메모리 장치(131)에 대해서는 도 2a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 상부 패키지 기판(151)의 하면에는 관통공(105H)과 매칭되도록 제공된 도전체 단자들(140a)이 제공될 수 있다.
상기 상부 패키지(100T)을 상기 하부 패키지(100B) 상에 위치시킨 후 열과 압력을 가하면, 도전체 단자들(140a)이 리플로우 되면서 관통공(105H) 내부에서 하부 패키지(100B)와 결합하게 되고 도 2a에서와 같은 PoP 반도체 패키지(100)가 얻어진다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따른 PoP 반도체 패키지(200)의 제조 방법을 나타낸 측단면도들이다.
도 8a를 참조하면, 제 1 영역(A1) 및 제 2 영역(A2)에 각각 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)가 수납될 캐비티(205H)를 갖는 하부 패키지 기판(205)이 제공된다.
상기 캐비티(205H) 내에 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)를 배치할 수 있다. 상기 하부 패키지 기판(205)의 일면에는 상기 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)를 고정하기 위한 점착 테이프와 같은 고정 부재(295)가 제공될 수 있다.
수직 상호 연결(240)들은 상기 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)를 배치하기 전에 형성할 수도 있고, 상기 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)를 배치한 후에 형성할 수도 있다.
도 8b를 참조하면, 상기 노출된 상기 하부 패키지 기판(205)의 일면 및 상기 제 1 반도체 장치(210) 및 제 2 반도체 장치(220)의 표면에 대하여 하부 재배선층(201)을 형성한다. 여기서는 하부 재배선층(201)을 먼저 형성하는 것으로 예시하였지만, 추후 설명될 상부 재배선층(203)이 먼저 형성될 수도 있다.
상기 하부 재배선층(201)을 형성하기 위하여 절연층을 형성할 수 있다. 상기 절연층은 몰드 역할을 할 수 있도록 패터닝될 수 있다.
이어서, 예를 들면 씨드 금속층을 형성하고, 전해 도금, 무전해 도금, 또는 침지 도금(immersion plating)과 같은 도금 방법을 통해 도전체 배선을 형성할 수 있다. 이와 같은 과정은 1회 수행될 수도 있고, 필요에 따라 복수회 수행될 수도 있다. 이와 같이 재배선층을 형성하는 방법은 통상의 기술자에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다.
도 8c를 참조하면, 상기 고정 부재(295)를 제거하고 상기 하부 패키지 기판(205)의 반대면에 대해서도 도 8b에서와 동일한 방법으로 상부 재배선층(203)을 형성할 수 있다. 재배선층의 형성 방법은 도 8b를 참조하여 설명하였으므로 여기서는 중복되는 설명을 생략한다.
도 8d를 참조하면 상기 하부 패키지(200B) 위에 상부 패키지(200T)를 제공한다. 상기 상부 패키지(200T)는 반도체 장치(231)가 본딩 와이어(233)에 의하여 상부 패키지 기판(251) 상에 실장된 것으로서, 도 7c의 상부 패키지(100T)와 실질적으로 동일하기 때문에 여기서는 상세한 설명을 생략한다.
이어서 상기 상부 패키지(200T)와 상기 하부 패키지(200B)를 가열하면서 서로 압착시킴으로써 도 4a에 도시된 바와 같은 PoP 반도체 패키지(200)를 얻을 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 제어부(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 제어부(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 제어부(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은, 특히 상기 제어부(2010) 및 상기 메모리(2030) 중의 적어도 하나는 위에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 PoP 반도체 패키지들 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 PoP 반도체 패키지들 중 적어도 하나의 반도체 장치를 포함한다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
100, 200, 200': PoP 반도체 패키지
100B, 200B, 200B', 200B": 하부 패키지
100T, 200T: 상부 패키지
101, 205: 하부 패키지 기판
110, 210: 제 1 반도체 장치
120, 220: 제 2 반도체 장치
131, 231: 메모리 장치
140C, 240C: CA용 수직 상호 연결
140D, 240D: 데이터 입출력용 수직 상호 연결
140M, 240M: 메모리 관리용 수직 상호 연결
201: 하부 재배선층
203: 상부 재배선층
240: 수직 상호 연결
DMY: 더미 수직 상호 연결
GND: 접지용 수직 상호 연결
PWR: 전원용 수직 상호 연결

Claims (20)

  1. 상부 패키지 및 하부 패키지를 포함하는 패키지-온-패키지(package-on-package, PoP) 반도체 패키지로서,
    상기 하부 패키지는,
    제 1 영역에 배치된 제 1 반도체 장치; 및
    제 2 영역에 배치된 제 2 반도체 장치;
    를 포함하고,
    상기 제 1 영역에 인접하여 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection), 데이터 입출력용 수직 상호 연결, 및 메모리 관리용 수직 상호 연결이 배치되고,
    상기 제 1 반도체 장치는 상기 PoP 반도체 패키지의 컨트롤러를 포함하고,
    상기 제 2 반도체 장치는 상기 PoP 반도체 패키지의 전원 관리 장치를 포함하는 것을 특징으로 하는 PoP 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역의 사이에 상기 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection), 데이터 입출력용 수직 상호 연결, 및 메모리 관리용 수직 상호 연결 중 적어도 하나가 존재하는 것을 특징으로 하는 PoP 반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 반도체 장치에 인접하여 더미(dummy) 수직 상호 연결이 존재하는 것을 특징으로 하는 PoP 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 장치의 측면들 중 상기 제 2 반도체 장치가 상기 제 1 반도체 장치와 마주하는 측면과 반대 방향의 측면에 인접하여 접지용 수직 상호 연결 또는 전원용 수직 상호 연결이 존재하는 것을 특징으로 하는 PoP 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 상부 패키지는 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치는 상기 제 1 반도체 장치와 상기 CA용 수직 상호 연결에 의하여 CA 신호를 송수신하는 것을 특징으로 하는 PoP 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 제 1 반도체 장치와 상기 메모리 관리용 수직 상호 연결에 의하여 메모리 관리 신호를 송수신하는 것을 특징으로 하는 PoP 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하부 패키지는 상기 제 1 영역 및 상기 제 2 영역을 포함하는 하부 패키지 기판을 더 포함하는 것을 특징으로 하는 PoP 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 상부 패키지와 상기 하부 패키지는 상기 하부 패키지 기판의 가장자리를 따라 배열된 복수의 수직 상호 연결들에 의하여 연결된 것을 특징으로 하는 PoP 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 하부 패키지는 상부 표면 및 하부 표면에 각각 인접하는 상부 재배선층 및 하부 재배선층을 갖는 것을 특징으로 하는 PoP 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 CA용 수직 상호 연결, 데이터 입출력용 수직 상호 연결, 및 메모리 관리용 수직 상호 연결은 상기 상부 재배선층 및 상기 하부 재배선층을 전기적으로 연결하는 비아 구조물들인 것을 특징으로 하는 PoP 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 비아 구조물들의 배치 간격이 불균일한 것을 특징으로 하는 PoP 반도체 패키지.
  13. 상부 패키지 및 하부 패키지를 포함하는 적층 반도체 패키지로서,
    상기 하부 패키지는 측방향으로 배열된 어플리케이션 프로세서(application processor, AP) 칩 및 전원 관리 장치 칩을 포함하고,
    상기 AP 칩의 측방향으로 인접하여 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection) 및 데이터 입출력용 수직 상호 연결이 배치된 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 AP 칩은 서로 평행한 제 1 측면 및 제 2 측면을 포함하고,
    상기 제 1 측면에 인접하여 상기 데이터 입출력용 수직 상호 연결이 배치되고
    상기 제 2 측면에 인접하여 상기 CA용 수직 상호 연결이 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 AP 칩은 서로 평행한 제 3 측면 및 제 4 측면을 더 포함하고,
    상기 제 3 측면 및 제 4 측면 중 적어도 하나에 인접하여 메모리 관리용 수직 상호 연결을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 제 2 측면이 상기 전원 관리 장치 칩과 마주하는 측면인 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 전원 관리 장치 칩의 측면들 중 상기 AP 칩과 마주하지 않는 측면에 인접하여 접지용 수직 상호 연결을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 13 항에 있어서,
    상기 AP 칩은 서로 직교하는 제 1 측면 및 제 3 측면을 포함하고,
    상기 제 1 측면에 인접하여 상기 데이터 입출력용 수직 상호 연결이 배치되고
    상기 제 3 측면에 인접하여 상기 CA용 수직 상호 연결이 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  19. 상부 패키지 및 하부 패키지를 포함하는 패키지-온-패키지(package-on-package, PoP) 반도체 패키지로서,
    상기 하부 패키지는,
    제 1 영역에 배치된 어플리케이션 프로세서(application processor, AP) 칩; 및
    제 2 영역에 배치된 전원 관리 장치 칩;
    를 포함하고,
    상기 AP 칩과 상기 전원 관리 장치 칩 사이에, 커맨드 및 어드레스(command and address, CA)용 수직 상호 연결(vertical interconnection) 및 메모리 관리용 수직 상호 연결 중의 적어도 하나가 배치된 것을 특징으로 하는 PoP 반도체 패키지.
  20. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 전자 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 1 항의 PoP 반도체 패키지를 포함하는 것을 특징으로 하는 전자 시스템.
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