JP5220438B2 - 半導体装置パッケージ積層体 - Google Patents

半導体装置パッケージ積層体 Download PDF

Info

Publication number
JP5220438B2
JP5220438B2 JP2008045118A JP2008045118A JP5220438B2 JP 5220438 B2 JP5220438 B2 JP 5220438B2 JP 2008045118 A JP2008045118 A JP 2008045118A JP 2008045118 A JP2008045118 A JP 2008045118A JP 5220438 B2 JP5220438 B2 JP 5220438B2
Authority
JP
Japan
Prior art keywords
semiconductor device
device package
circuit board
semiconductor
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008045118A
Other languages
English (en)
Other versions
JP2009206205A (ja
Inventor
和雄 玉置
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2008045118A priority Critical patent/JP5220438B2/ja
Publication of JP2009206205A publication Critical patent/JP2009206205A/ja
Application granted granted Critical
Publication of JP5220438B2 publication Critical patent/JP5220438B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体装置パッケージを複数段積層した、半導体装置パッケージ積層体に関する。
近年、携帯情報機器の小型化および軽量化に伴い、半導体装置の高密度実装化が必要とされている。この要求に応えるべく、半導体装置には、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）およびＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などの高密度実装が可能な半導体装置パッケージが用いられている。
半導体装置の高密度化を図るための技術として、半導体装置パッケージを積層することにより高密度化およびシステム化を図ったＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造の半導体装置が、例えば特許文献１に開示されている。
図９は、ＰＯＰ構造の半導体装置１００の一実施形態を示す断面図である。
図９に示すように、下段半導体装置パッケージ１２１（以下、下段パッケージ１２１と記載する）には、上段半導体装置パッケージ１２５（以下、上段パッケージ１２５と記載する）を搭載するために、回路基板１０７上に積層用ランド１０３が配設されている必要がある。下段パッケージ１２１の積層用ランド１０３と、上段パッケージ１２５の接続用バンプ１０４とが接続されることにより、下段パッケージ１２１と上段パッケージ１２５とが電気的に接続される。なお、下段パッケージ１２１には、例えば、一つの半導体素子１０９がフリップチップ接続により回路基板１０７に搭載されている。
図１０は、図９に示すＰＯＰ構造の半導体装置における下段パッケージ１２１の平面図であり、下段パッケージ１２１における半導体素子１０９の搭載位置と積層用ランド１０３の配設位置との位置関係を示している。
図１０に示すように、下段パッケージ１２１は、回路基板１０７の中央に、一つの半導体素子１０９が搭載されており、その外側に、半導体素子１０９を包囲するように積層用ランド１０３が配設されている。
また、半導体装置の高密度化を図るための別の技術として、複数の半導体素子が回路基板に搭載されている半導体装置が、例えば特許文献２に開示されている。
特開平４−２８０６９５号公報（平成４年１０月６日公開） 特開２００５−１１６７６２号公報（平成１７年４月２８日公開）
しかしながら、さらなる高密度化を追求するために、下段パッケージに複数の半導体素子を回路基板に搭載する場合には、以下の問題が発生する。
図１１（ａ）は、２つの半導体素子１０９を回路基板１０７に搭載した下段パッケージ１２２を示す平面図であり、図１１（ｂ）は図１１（ａ）の下段パッケージ１２２の断面図である。
図１１（ａ）および（ｂ）に示すように、２つの半導体素子１０９が並んで回路基板１０７に搭載されているＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）構造をとる場合には、２つの半導体素子１０９の間には、積層用ランド１０３が形成されていない領域１０５が生じる。下段パッケージ１２２が図１１（ｂ）に示す構造である場合に、領域１０５における回路基板１０７の機械的強度が低いと、落下試験などにおいて領域１０５にたわみが生じる。領域１０５にたわみが生じると、図１２に示すように、半導体装置パッケージと半田接続部との破断１０６を引き起こし、電気的な接続が取れなくなる。とくに、回路基板１０７を薄くした場合、およびパッケージサイズが大きい場合には、上記問題は深刻である。
また、複数の半導体素子が搭載されている半導体装置パッケージが積層されているため、発熱量が増大する。発熱量が増大すると、半導体素子が熱暴走に陥り、半導体装置が破壊される危険性がある。
そこで、本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体装置パッケージの放熱に優れた半導体装置パッケージ積層体を提供することにある。
本発明の半導体装置パッケージ積層体は、上記課題を解決するために、第１回路基板の一方の面に１つの第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置に、第１半導体素子と電気的に接続されている外部接続端子が配設されており、上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記接続端子に接続されているランドが配設されており、上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、上記第２回路基板の、上記第１回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第２半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする。
また、本発明の半導体装置パッケージ積層体は、上記課題を解決するために、第１回路基板の一方の面に複数の第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該複数の第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記複数の第１半導体素子のうちの、少なくとも１つの上記第１半導体素子の配設位置と互いに重なり合う位置に、上記第１半導体素子と電気的に接続されている外部接続端子が配設されており、上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記少なくとも１つの第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子が接続されているランドが配設されており、上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、上記第２回路基板の、上記第１回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第２半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする。
なお、ここで、互いに隣り合うとは、その間に、他の半導体素子が介在していないことである。
また、ここで、素子間領域とは、素子が設けられている側の面のみならず、素子が設けられていない側の面において、対応する領域も含むものである。すなわち、第２回路基板の一方の面と直交する方向への投影において、互いに隣り合う２つの第２半導体素子に挟まれる領域と重なり合う、素子が設けられていない側の面の領域も含むものである。
上記構成によれば、本発明の半導体装置パッケージ積層体は、回路基板上の一方の面に半導体素子が設けられており、もう一方の面に複数の外部接続端子が設けられている半導体装置パッケージが複数積層されて構成されている。第１半導体装置パッケージは、第１半導体装置パッケージの外部接続端子と、第２半導体装置パッケージに設けられているランドとを介して、第２半導体装置パッケージに積層されている。外部接続端子は第１半導体素子と電気的に接続されている。回路基板の一方の面と直交する方向への投影において、外部接続端子の配設位置は、第１半導体装置パッケージに設けられている第１半導体素子の配設位置と重なっている。すなわち、回路基板を挟んで第１半導体素子と対向する位置に外部接続端子が設けられている。したがって、第１半導体素子において発生した熱の放熱経路が、第１半導体素子の近傍に設けられていることになる。そのため、第１半導体素子の放熱を効率よく行うことができる。それにより、第１半導体素子の熱暴走を抑え、半導体素子が破壊されることを防ぐことができる。そして、第２半導体装置パッケージには複数の第２半導体素子が設けられている。そのために、さらなる高密度化を達成する半導体装置パッケージ積層体を提供できる。
また、複数の半導体素子のうち、互いに隣り合う２つの第２半導体素子の間の領域の回路基板上にランドが設けられている。外部接続端子がこのランドと接続することによって、第１半導体装置パッケージと第２半導体装置パッケージとが接続されている。また、回路基板の外周部にランドが設けられているため、さらに、外周部においても外部接続端子を設けることが可能となる。そのため、第１半導体装置パッケージの熱を放熱する経路を、外周部に位置する外部接続端子を介する経路、および互いに隣り合う２つの半導体素子間に位置する外部接続端子を介する経路と、複数構築することが可能となる。したがって、第１半導体装置パッケージの放熱をより効果的に行うことができる。
また、互いに隣り合う２つの第２半導体素子の間において、第１半導体装置パッケージと第２半導体装置パッケージとが、第１外部接続端子によって接続されている。そのためこの素子間領域において、第２半導体装置パッケージの回路基板がたわむことを防ぐことができる。したがって、他の領域に配置されている第１外部接続端子と回路基板との接続部破断が生じることを防ぐことが可能となり、電気的な接続不良を抑制することができる。
また、上記構成によれば、素子間領域に位置する外部接続端子を経由して、第１半導体装置パッケージから第２半導体装置パッケージに伝わった熱を、パッドオンビア構造を経由させて、第２外部接続端子に移動させることができる。これにより、第１半導体素子において発生した熱を効率よく、第１半導体装置パッケージおよび第２半導体装置パッケージ以外に移動させることができる。したがって、放熱効果がより向上した半導体装置パッケージ積層体を提供することができる。
また、本発明の半導体装置パッケージ積層体は、上記課題を解決するために、第１回路基板の一方の面に１つの第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置に、第１半導体素子と電気的に接続されている外部接続端子が配設されており、上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記接続端子に接続されているランドが配設されており、上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、上記一方の面と直交する方向への投影において、上記第１回路基板に設けられている上記外部接続端子の配設位置は、上記第１半導体素子の配設位置の中央であることを特徴とする。
また、本発明の半導体装置パッケージ積層体は、上記課題を解決するために、第１回路基板の一方の面に複数の第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該複数の第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記複数の第１半導体素子のうちの、少なくとも１つの上記第１半導体素子の配設位置と互いに重なり合う位置に、上記第１半導体素子と電気的に接続されている外部接続端子が配設されており、上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記少なくとも１つの第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子が接続されているランドが配設されており、上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、上記一方の面と直交する方向への投影において、上記第１回路基板に設けられている上記外部接続端子の配設位置は、上記第１半導体素子の配設位置の中央であることを特徴とする。
なお、ここで、中央とは、完全な中央の場合のほかに、完全な中央の場合に奏する効果と同等の効果を奏することができれば、実質的に中央である場合も含むこととする。
上記構成によれば、本発明の半導体装置パッケージ積層体は、回路基板上の一方の面に半導体素子が設けられており、もう一方の面に複数の外部接続端子が設けられている半導体装置パッケージが複数積層されて構成されている。第１半導体装置パッケージは、第１半導体装置パッケージの外部接続端子と、第２半導体装置パッケージに設けられているランドとを介して、第２半導体装置パッケージに積層されている。外部接続端子は第１半導体素子と電気的に接続されている。回路基板の一方の面と直交する方向への投影において、外部接続端子の配設位置は、第１半導体装置パッケージに設けられている第１半導体素子の配設位置と重なっている。すなわち、回路基板を挟んで第１半導体素子と対向する位置に外部接続端子が設けられている。したがって、第１半導体素子において発生した熱の放熱経路が、第１半導体素子の近傍に設けられていることになる。そのため、第１半導体素子の放熱を効率よく行うことができる。それにより、第１半導体素子の熱暴走を抑え、半導体素子が破壊されることを防ぐことができる。そして、第２半導体装置パッケージには複数の第２半導体素子が設けられている。そのために、さらなる高密度化を達成する半導体装置パッケージ積層体を提供できる。
また、複数の半導体素子のうち、互いに隣り合う２つの第２半導体素子の間の領域の回路基板上にランドが設けられている。外部接続端子がこのランドと接続することによって、第１半導体装置パッケージと第２半導体装置パッケージとが接続されている。また、回路基板の外周部にランドが設けられているため、さらに、外周部においても外部接続端子を設けることが可能となる。そのため、第１半導体装置パッケージの熱を放熱する経路を、外周部に位置する外部接続端子を介する経路、および互いに隣り合う２つの半導体素子間に位置する外部接続端子を介する経路と、複数構築することが可能となる。したがって、第１半導体装置パッケージの放熱をより効果的に行うことができる。
また、互いに隣り合う２つの第２半導体素子の間において、第１半導体装置パッケージと第２半導体装置パッケージとが、第１外部接続端子によって接続されている。そのためこの素子間領域において、第２半導体装置パッケージの回路基板がたわむことを防ぐことができる。したがって、他の領域に配置されている第１外部接続端子と回路基板との接続部破断が生じることを防ぐことが可能となり、電気的な接続不良を抑制することができる。
また、上記構成によれば、第１半導体素子において発生した熱をさらに効率よく、第１外部接続端子に伝えることができるため、放熱効果がより向上した半導体装置パッケージ積層体を提供することができる。
さらに、本発明の半導体装置パッケージ積層体においては、上記素子間領域に設けられた上記ランドは、上記第２回路基板の中央に形成されていることが好ましい。
なお、ここで、中央とは、完全な中央の場合のほかに、完全な中央の場合に奏する効果と同等の効果を奏することができれば、実質的に中央である場合も含むこととする。
上記構成によれば、回路基板の中央において、第１半導体装置パッケージと第２半導体装置パッケージとを、外部接続端子により接続することができる。これにより、半導体装置パッケージの機械強度を増大させることができる。
さらに、本発明の半導体装置パッケージ積層体においては、上記素子間領域に設けられた上記ランドは、上記素子間領域の中央に形成されていることが好ましい。
なお、ここで、中央とは、完全な中央の場合のほかに、完全な中央の場合に奏する効果と同等の効果を奏することができれば、実質的に中央である場合も含むこととする。
上記構成によれば、素子間領域の中央において、第１半導体装置パッケージと第２半導体装置パッケージとを、外部接続端子により接続することができる。このため、素子間領域において発生し得る回路基板のたわみをより効果的に防ぐことができる。したがって、第１半導体装置パッケージと第２半導体装置パッケージとの電気的な接続不良をより効果的に抑制することができる。
以上のように、本発明に係る半導体装置パッケージ積層体は、第１半導体装置パッケージが、第２半導体装置パッケージ上に外部接続端子を介して積層されており、外部接続端子が、回路基板を挟んで、第１半導体装置パッケージに設けられた半導体素子と対向する位置に、設けられている。そのため、第１半導体素子で発生した熱を効率よく放熱させることができる。これにより、半導体素子の熱暴走の発生が抑えられた積層半導体装置パッケージ積層体を提供することができる。そして、第２半導体装置パッケージには複数の第２半導体素子が設けられている。そのために、さらなる高密度化を達成する半導体装置パッケージ積層体を提供できる。さらに、本発明に係る半導体装置パッケージ積層体は、第２半導体装置パッケージは、第２回路基板の、第１回路基板と対向している側の面と反対側の面に外部接続端子を有しており、素子間領域に設けられているランドと、第２半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されている。したがって、放熱効果がより向上した半導体装置パッケージ積層体を提供することができる。
また、以上のように、本発明に係る半導体装置パッケージ積層体は、第１半導体装置パッケージが、第２半導体装置パッケージ上に外部接続端子を介して積層されており、外部接続端子が、回路基板を挟んで、第１半導体装置パッケージに設けられた半導体素子と対向する位置に、設けられている。そのため、第１半導体素子で発生した熱を効率よく放熱させることができる。これにより、半導体素子の熱暴走の発生が抑えられた積層半導体装置パッケージ積層体を提供することができる。そして、第２半導体装置パッケージには複数の第２半導体素子が設けられている。そのために、さらなる高密度化を達成する半導体装置パッケージ積層体を提供できる。さらに、本発明に係る半導体装置パッケージ積層体は、一方の面と直交する方向への投影において、第１回路基板に設けられている外部接続端子の配設位置は、第１半導体素子の配設位置の中央である。これにより、第１半導体素子において発生した熱をさらに効率よく、第１外部接続端子に伝えることができるため、放熱効果がより向上した半導体装置パッケージ積層体を提供することができる。
〔実施の形態１〕
本発明に係る半導体装置パッケージ積層体の一実施形態について、図１〜図７に基づいて説明すれば以下の通りである。
図１は、本発明に係る半導体装置パッケージ積層体の断面図であり、図２は、図１の半導体装置パッケージ積層体の下段に位置する半導体装置パッケージの平面図である。
図１および図２に示すように、半導体装置パッケージ積層体２０は、回路基板７（第２回路基板）と互いに隣り合う２つの半導体素子９（第２半導体素子）と熱伝導性を有する半田ボール４（外部接続端子）とを含む下段半導体装置パッケージ２１（第２半導体装置パッケージ）と、回路基板７（第１回路基板）と半導体素子１０（第１半導体素子）と半田ボール４（外部接続端子）とを含む上段半導体装置パッケージ２６（第１半導体装置パッケージ）と、を含んで構成されている。
半導体素子９は、回路基板７の一方の面にフリップチップ方式で並んで設けられている。また、半導体素子１０は、回路基板７にワイヤボンディング方式で設けられており、封止樹脂１１内に封止されている。
上段半導体装置パッケージ２６および下段半導体装置パッケージ２１の、それぞれの回路基板７には、積層用ランド３（ランド）が設けられている。下段半導体装置パッケージ２１の回路基板７において、半導体素子９が設けられている側の面には、２つの半導体素子９の外側の領域、および２つの半導体素子に挟まれた領域５に、積層用ランド３が形成されている。
上段半導体装置パッケージ２６は、半田ボール４を介して、半導体素子９が設けられている面と対向するように、下段半導体装置パッケージ２１に積層されている。下段半導体装置パッケージ２１と上段半導体装置パッケージ２６とに挟まれている半田ボール４は、各パッケージの積層用ランド３を介して、それぞれの基板７に接続されている。以上のようにして半導体装置パッケージ積層体２０はＰＯＰ構造となっている。なお、図１において、半導体装置パッケージ積層体２０は、実装基板１２に搭載されている。
下段半導体装置パッケージ２１と上段半導体装置パッケージ２６とに挟まれている半田ボール４のうちの６つが、２つの半導体素子９に挟まれた領域５に位置している。なお、領域５に位置する半田ボール４は、少なくとも１つあればよい。また領域５に位置する半田ボール４の配設位置は、回路基板７の一方の面と直交する方向への投影において、半導体素子１０の配設位置と重なっている。すなわち、領域５に位置する半田ボール４は、上段半導体装置パッケージ２６の回路基板７を挟んで半導体素子１０と対向する位置（以下、素子対向位置と記載する）に配設されている。同様に、領域５に位置する積層用ランド３の配設位置は、回路基板７の一方の面と直交する方向への投影において、半導体素子１０の配設位置と重なっている。
これにより、半導体素子１０において発生した熱は、素子対向位置に配設されている半田ボール４に移動することができる。また、半田ボール４は、熱伝導性を有しているため、熱を効率よく移動させることができる。そのため、半田ボール４が、素子対向位置に設けられていない場合に比べ、半導体素子１０の発熱を効率よく放熱することが可能となる。これにより、半導体素子１０が熱暴走を起こして半導体素子１０が破壊されることを防ぐことができる。
また、回路基板７の面と直交する方向の投影において、半田ボール４の配設位置は、半導体素子１０の配設位置のほぼ中央に位置していることがより好ましい。すなわち、半田ボール４は、素子対向位置のほぼ中央に配設されていることがより好ましい。半田ボール４が、素子対向位置のほぼ中央に設けられている場合には、半田ボール４を介しての、半導体素子１０の放熱の効率が向上する。それにより、半導体素子１０の熱暴走をさらに防ぐことができる。
また、半田ボール４が、２つの半導体素子９に挟まれた領域５に位置しておらず、回路基板７の外周部にのみ設けられている場合には、放熱の経路が外周部に限られてしまう。上段半導体装置パッケージ２６における発熱量が大きい場合には、放熱経路が限られていると、熱暴走に陥り、半導体素子１０が破壊される危険性がある。したがって、下段半導体装置パッケージ２１に複数の半導体素子が設けられている場合には、互いに隣接する半導体素子同士の間に、半田ボール４を設けることが好ましい。これにより、放熱経路を、回路基板７の外周部以外にも設けられ、半導体素子１０の熱暴走をさらに防ぐことができる。
半田ボール４が、２つの半導体素子９に挟まれた領域５に位置しておらず、回路基板７の外周部にのみ設けられている場合には、さらに、下段半導体装置パッケージ２１が領域５においてたわむ問題が生じ得る。下段半導体装置パッケージ２１が領域５においてたわみが生じると、外周部に設けられた半田ボールに破断が生じやすくなり、接続不良を引き起こす。
なお、２つの半導体素子９に挟まれる領域５に形成する積層用ランド３の数および配置は、図２に示した積層用ランド３に限定されず、例えば、図５に示すように変形することも可能である。
図５は、下段半導体装置パッケージの別の形態を表す平面図である。図５に示すように、領域５内のほぼ中央であり、下段半導体装置パッケージ２４の回路基板７のほぼ中央に、積層用ランド３を形成することができる。それにより、回路基板７のほぼ中央において、上段半導体装置パッケージ２６と下段半導体装置パッケージ２１とを、半田ボール４によって接続することが可能となる。それにより、機械的強度が増加し、領域５におけるたわみが生じることを防ぐことができる。したがって、接続不良の発生を抑えることができる。
さらに、上段半導体装置パッケージ２６の放熱経路を回路基板７の外周部以外にも確保でき、半導体素子１０の熱暴走をさらに抑えることができる。
また、下段半導体装置パッケージ２２に設ける半導体素子９の数および配置は、図２に示した半導体素子９の数および配置に限定されず、例えば、図３に示すように変形することも可能である。
図３は、下段半導体装置パッケージのさらに別の形態を表す平面図である。図３に示すように、下段半導体装置パッケージ２２に設けられている半導体素子９の数は、３つ以上、例えば４つ、であってもよい。下段半導体装置パッケージ２２に半導体素子を３つ以上設ける場合には、回路基板７のほぼ中央には設けず、ほぼ中央には積層用ランド３が形成されていることが好ましい。
また、図１に示すように、下段半導体装置パッケージ２１は、半導体素子９が設けられている面の領域５における積層用ランド３と、反対側の面に設けられている半田ボール用ランドとが、スルーホールビアでつながる構造、すなわちパッドオンビア構造８を形成しており、当該反対の面において半田ボール４が接続されていることが好ましい。半導体装置パッケージ積層体２０においては、下段半導体装置パッケージ２１のパッドオンビアに接続された、上記反対の面の半田ボール４は、実装基板１２と接続している。パッドオンビアにより、上段半導体装置パッケージ２６から伝わった熱を効率よく、下段半導体装置パッケージ２１の当該反対側の面に設けられている半田ボール４に伝えることができる。パッドオンビアにより伝えられた熱は、実装基板１２に伝えられる。そのため、半導体素子１０の放熱が効率よく行われ、熱暴走による半導体素子１０の破壊を防止することができる。また、パッドオンビア構造は、Ｃｕフィルドビアであることが好ましい。Ｃｕフィルドビアである場合には、回路基板７自体の強度が増すので、たわみをさらに防ぐことができる。すなわち、下段半導体装置パッケージ２１の機械強度が増大する。そのため、半田ボール４の破断のおそれを低下させることができる。
下段半導体装置パッケージ２１における、半導体素子９の回路基板７への接続は、フリップチップ方式に限定されず、図４に示すようにワイヤボンディングにより接続することも可能である。
図４は、半導体素子９がワイヤボンディング接続されている下段半導体装置パッケージ２３の形態を表す平面図である。図４に示すように、各半導体素子９がワイヤボンディングにより回路基板７に接続されており、個別に封止されている。この場合には、この封止体に挟まれる領域に、積層用ランド３が形成されている。
〔実施の形態２〕
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図６に基づいて説明すれば以下の通りである。なお、説明の便宜上、前述の実施の形態で用いたものと同じ機能を有する部材には同じ参照符号を付して、その説明を省略する。
図６（ａ）は、半導体装置パッケージ積層体の上段半導体装置パッケージ２７および下段半導体装置パッケージ２５の構成ならびに位置関係を示す分解斜視図である。図６（ｂ）は、下段半導体装置パッケージ２５の平面図である。図６（ｃ）は、図６（ｂ）のＡＡ’断面線における半導体装置パッケージ積層体の断面図である。
図６に示すように、上段半導体装置パッケージ２７には、２つの半導体素子１０が、回路基板の一方の面上に並んで設けられている。２つの半導体素子１０の一方は、フリップチップ方式によって回路基板に接続されており、他方の半導体素子１０は、ワイヤボンディング方式によって、回路基板に接続されている。
上段半導体装置パッケージ２７における２つの素子対向位置のそれぞれのほぼ中央に、半田ボール４がそれぞれ配置されている。また、下段半導体装置パッケージ２５の回路基板７の、当該半田ボール４と重なる位置に積層用ランド３が設けられている。これにより、２つの半導体素子１０における放熱経路が半導体素子１０の近傍に確保される。上段半導体装置パッケージ２５が複数の半導体素子１０を搭載していると、発熱量が大きくなり、熱暴走による破壊の危険性が増大する。しかし、本発明に係る半導体装置パッケージ積層体によれば、上段半導体装置パッケージ２５が複数の半導体素子１０のそれぞれに放熱経路が確保されているために、半導体素子の熱暴走を防ぐことができる。
なお、本実施形態においては、半導体素子１０のそれぞれについて、素子対向位置に半田ボール４が配設されており、また、当該半田ボール４に対応する位置の下段半導体装置パッケージ２５に積層用ランド３が設けられているが、これに限定されるものではない。例えば、上段半導体装置パッケージに複数の半導体素子が搭載されている場合に、最も発熱量の多い半導体素子にのみ、その素子対向位置に半田ボール４を配設するものであってもよい。
下段半導体装置パッケージ２５に３以上の半導体素子９が設けられている場合には、少なくとも、互いに隣り合ういずれか２つの半導体素子９に挟まれた領域に、積層用ランド３が設けられていればよい。
また、図６（ｃ）に示すように、上段半導体装置パッケージ２７の回路基板７には、回路基板７の一方の面と直交する方向への投影において、半導体素子１０と重なる位置（以下、素子重畳位置と記載する）の、半導体素子が設けられている面にランドが設けられており、反対側の面に半田ボール用ランドが設けられており、それぞれのランドが、スルーホールビアでつながる構造、すなわちパッドオンビア構造８を形成していることが好ましい。また、当該パッドオンビアにおいて半田ボール４が接続されていることが好ましい。パッドオンビア８により、半導体素子１０から生じる熱を効率よく、反対側の面に設けられている半田ボール４に伝えることができる。すなわち、効率よく放熱ができる。したがって、熱暴走による半導体素子１０の破壊を防止することができる。
なお、本実施形態においては、一方の半導体素子１０にのみ、その素子重畳位置にパッドオンビア８が形成されているが、全ての半導体素子１０のそれぞれについて、その素子重畳位置にパッドオンビア８を形成してもよい。この場合には、上段半導体装置パッケージ２７の放熱効果をより向上させることができる。
〔実施の形態３〕
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図８（ａ）および（ｂ）に基づいて説明すれば以下の通りである。なお、なお、本実施形態では、前記実施の形態１との相違点について説明するため、説明の便宜上、実施の形態１において説明した部材と同一の機能を有する部材には同一の部材番号を付し、その説明を省略する。
図８（ａ）は、半導体装置パッケージ積層体３０の構成を示す断面図である。
図８（ａ）に示すように、上段半導体装置パッケージ２６は下段半導体装置パッケージ２９に、半田ボール４を介して積層されている。しかし、実施の形態１に示した半導体装置パッケージ積層体２０と異なり、半導体装置パッケージ積層体３０においては、上段半導体装置パッケージ２６の半導体素子１０が設けられていない側の面と、下段半導体装置パッケージ２９の半導体素子９が設けられていない側の面とが対向している。したがって、下段半導体装置パッケージ２９においては、回路基板７の半導体素子９が設けられている側の面と反対側の面に積層用ランド３が設けられている。上段半導体装置パッケージ２６の回路基板７には、回路基板７の一方の面と直交する方向への投影において、半導体素子１０の配設位置と互いに重なり合う位置に、半田ボール４が配設されている。この半田ボール４は、上記方向への投影において半導体素子１０の配設位置と互いに重なり合う位置であって、かつ半導体素子９とは互いに重なり合わない位置に設けられている積層用ランド３に接続されている。
また、半導体素子１０は、回路基板７にフリップチップ方式で設けられている。また、上段半導体装置パッケージ２６の回路基板７には、回路基板７の一方の面と直交する方向への投影において、半導体素子１０の素子重畳位置の、半導体素子が設けられている面にランドが設けられており、反対側の面に半田ボール用ランドが設けられており、パッドオンビア構造８を形成している。
図８（ｂ）は、半導体装置パッケージ積層体３１の構成を示す断面図である。
図８（ｂ）に示すように、半導体装置パッケージ積層体３１は、半導体装置パッケージ積層体３０と同様に、上段半導体装置パッケージ２８の半導体素子１０が設けられていない側の面と、下段半導体装置パッケージ２９の半導体素子９が設けられていない側の面とが対向している。したがって、下段半導体装置パッケージ２９においては、回路基板７の半導体素子９が設けられている側の面と反対側の面に積層用ランド３が設けられている。
また、半導体装置パッケージ積層体３１は半導体装置パッケージ３０と異なり、上段半導体装置パッケージ２８が、半田ペースト３２を介して下段半導体装置パッケージ２９に積層されている。すなわち、半導体装置パッケージ３０における、上段半導体装置パッケージ２６と下段半導体装置パッケージ２９とに挟まれている半田ボール４が、半田ペースト３２に置き換わっている構造となっている。半田ペースト３２は、各パッケージの積層用ランド３を介して、それぞれの基板７に接続されている。
〔実施の形態４〕
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図７に基づいて説明すれば以下の通りである。なお、説明の便宜上、前述の実施の形態で用いたものと同じ機能を有する部材には同じ参照符号を付して、その説明を省略する。
図７は、半導体装置パッケージ積層体の断面図である。
図７に示すように、半導体装置パッケージ積層体は、４つの半導体装置パッケージを積層して構成されている。
最下段の半導体装置パッケージは、図５に示すような、回路基板のほぼ中央に積層用ランド３が形成されている半導体装置パッケージであり、この領域において、その上段の半導体装置パッケージの半田ボール４が接続されている。また、当該積層用ランド３は、半導体素子が形成されていない側の面に設けられている半田ボール４とパッドオンビアによってつながっている。この最下段の半導体装置パッケージは、当該半田ボール４を介して実装基板１２に搭載されている。
この上段の半導体装置パッケージ（下から２段目の半導体装置パッケージ）は、図３に示す、４つの半導体素子が搭載された半導体装置パッケージが積層されており、さらにその上段（下から３段目の半導体装置パッケージ）は、図１に示す、２つの半導体素子９が搭載されている半導体装置パッケージが積層されている。最上段には、ワイヤボンディング方式によって回路基板に接続された半導体素子１０が、封止樹脂１１によって覆われた半導体装置パッケージが積層されている。
各半導体装置パッケージ間の接続は、回路基板の外周部に設けられた積層用ランド３およびこの外周部の積層用ランド３上に接続される半田ボール４を用いるのみに限られない。例えば、下から１段目の半導体装置パッケージとその上段の半導体装置パッケージとの接続には、回路基板のほぼ中央に配設された４つの積層用ランド３およびこの４つの積層用ランド３のそれぞれに接続している半田ボール４を用いている。また、下から２段目の半導体装置パッケージとその上段の半導体装置パッケージとの接続には、半導体素子に挟まれている１０の積層用ランド３およびこれらの積層用ランド３のそれぞれに接続している半田ボール４を用いている。
以上のように、半導体装置パッケージを多数積層しても、外周部以外の接続部を有することにより、各半導体装置パッケージの熱暴走および各半導体装置パッケージ間の半田接続破断を防止することができる。したがって、積層構造を有する半導体装置パッケージの電気的な接続不良、および熱暴走による半導体素子の破壊を防止することができる。上記の全ての積層間の接続は、外周部以外の積層用ランド３を有しているが、これに限定されるわけではなく、各積層間の接続に任意に用いることができる。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲において種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
なお、本発明の固体撮像装置は、以下の点を特徴点としていると換言することも可能である。
（第１の構成）回路基板と、少なくとも２つ以上の複数の半導体素子を有する、半導体装置パッケージであって、前記半導体素子を搭載する回路基板面（第１面）に、第２の半導体装置パッケージを搭載するための積層用ランドを有し、前記積層用ランドは、前記回路基板の外周部に配設され、さらに、前記外周部以外で、上記搭載された複数の半導体素子に挟まれる領域に配設された積層用ランドを有し、前記半導体素子に挟まれる領域に配設された積層用ランドの位置が、第２の半導体装置パッケージに搭載される複数の半導体素子のうち、少なくとも１つの半導体素子の位置に重なるよう配設され、回路基板の第１面の裏側の面（第２面）に、前記半導体装置に電気的につながった外部端子を有することを特徴とする半導体装置パッケージ。
（第２の構成）複数の半導体装置パッケージを積層して構成する、積層型パッケージの構造において、第１の構成に示す半導体装置パッケージを相対的に下段の半導体装置パッケージとし、該下段パッケージの第１面に配設され、外周部および、略中央または半導体素子に挟まれる領域に配設された積層用ランドに、相対的に上段の半導体装置パッケージの外部端子を搭載することで積層する構造を、少なくとも１つ以上含むことを特徴とする半導体装置パッケージの積層構造。
本発明によれば、小型化、軽量化、および安定化が達成された高密度実装半導体装置パッケージを提供することができる。そのため、携帯端末、携帯電話、デジタルカメラなどの小型機器に適用可能である。
本発明の一実施形態における半導体装置パッケージ積層体の構成を示す断面図である。 本発明の一実施形態における半導体装置パッケージ積層体の下段半導体装置パッケージの構成を示す平面図である。 本発明の他の実施形態における半導体装置パッケージ積層体の下段半導体装置パッケージの構成を示す平面図である。 本発明の他の実施形態における半導体装置パッケージ積層体の下段半導体装置パッケージの構成を示す断面図である。 本発明の他の実施形態における半導体装置パッケージ積層体の下段半導体装置パッケージの構成を示す平面図である。 （ａ）は、本発明の他の実施形態における半導体装置パッケージ積層体の上段半導体装置パッケージおよび下段半導体装置パッケージの構成ならびに位置関係を示す分解斜視図であり、（ｂ）は、（ａ）の半導体装置パッケージ積層体の下段半導体装置パッケージの構成を示す平面図であり、（ｃ）は、半導体装置パッケージ積層体の断面図である。 本発明の他の実施形態における半導体装置パッケージ積層体の構成を示す断面図である。 （ａ）および（ｂ）は、本発明の他の実施形態における半導体装置パッケージ積層体の構成を示す断面図である。 従来技術におけるＰＯＰ構造の半導体装置パッケージの構成を示す断面図である。 図９に示す従来技術の半導体装置パッケージにおける下段半導体装置パッケージの構成を示す平面図である。 （ａ）は、ＰＯＰ構造の半導体装置パッケージの下段半導体装置パッケージに、半導体素子を複数搭載するときの構成を示す平面図であり、（ｂ）は、（ａ）の下段半導体装置パッケージの断面図である。 図１１の下段半導体装置パッケージを含むＰＯＰ構造の半導体装置パッケージの課題を示す断面図である。
３ 積層用ランド（ランド）
４ 半田ボール（外部接続端子）
５ 領域
７ 回路基板（第１回路基板、第２回路基板）
８ パッドオンビア
９ 半導体素子（第２半導体素子）
１０ 半導体素子（第１半導体素子）
１１ 封止樹脂
１２ 実装基板
２０、３０、３１ 半導体装置パッケージ積層体
２１〜２５、２９ 下段半導体装置パッケージ（第２半導体装置パッケージ）
２６〜２８ 上段半導体装置パッケージ（第１半導体装置パッケージ）
３２ 半田ペースト（外部接続端子）
１００ ＰＯＰ構造半導体装置パッケージ
１０３ 積層用ランド
１０４ 接続用バンプ
１０５ 領域
１０６ 半田接続部破断
１０９ 半導体素子
１１２ 実装基板
１２１、１２２ 下段半導体装置パッケージ

Claims (6)

  1. 第１回路基板の一方の面に１つの第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
    上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置に、第１半導体素子と電気的に接続されている外部接続端子が配設されており、
    上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
    上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、
    上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、
    上記第２半導体装置パッケージは、上記第２回路基板の、上記第１回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第２半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする、半導体装置パッケージ積層体。
  2. 第１回路基板の一方の面に複数の第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該複数の第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
    上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記複数の第１半導体素子のうちの、少なくとも１つの上記第１半導体素子の配設位置と互いに重なり合う位置に、上記第１半導体素子と電気的に接続されている外部接続端子が配設されており、
    上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記少なくとも１つの第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
    上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、
    上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、
    上記第２半導体装置パッケージは、上記第２回路基板の、上記第１回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第２半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする、半導体装置パッケージ積層体。
  3. 第１回路基板の一方の面に１つの第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
    上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置に、第１半導体素子と電気的に接続されている外部接続端子が配設されており、
    上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
    上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、
    上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、
    上記一方の面と直交する方向への投影において、上記第１回路基板に設けられている上記外部接続端子の配設位置は、上記第１半導体素子の配設位置の中央であることを特徴とする、半導体装置パッケージ積層体。
  4. 第１回路基板の一方の面に複数の第１半導体素子を有した第１半導体装置パッケージと、第２回路基板の一方の面に該複数の第１半導体素子とは異なる第２半導体素子を有した第２半導体装置パッケージとを備えており、上記第２半導体装置パッケージの上記第２回路基板に上記第１の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
    上記第１回路基板の上記一方の面と反対側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記複数の第１半導体素子のうちの、少なくとも１つの上記第１半導体素子の配設位置と互いに重なり合う位置に、上記第１半導体素子と電気的に接続されている外部接続端子が配設されており、
    上記第２回路基板の上記第１回路基板と対向する側の面には、上記第１回路基板の上記一方の面と直交する方向への投影において、上記少なくとも１つの第１半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第２半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
    上記第２半導体装置パッケージには、上記一方の面に複数の第２半導体素子が設けられており、
    上記ランドは、上記複数の第２半導体素子のうちの、互いに隣り合う２つの第２半導体素子に挟まれる素子間領域、および上記第２回路基板の外周部に設けられており、
    上記一方の面と直交する方向への投影において、上記第１回路基板に設けられている上記外部接続端子の配設位置は、上記第１半導体素子の配設位置の中央であることを特徴とする、半導体装置パッケージ積層体。
  5. 上記素子間領域に設けられた上記ランドは、上記第２回路基板の中央に形成されていることを特徴とする請求項１から４までのいずれか１項に記載の半導体装置パッケージ積層体。
  6. 上記素子間領域に設けられた上記ランドは、上記素子間領域の中央に形成されていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置パッケージ積層体。
JP2008045118A 2008-02-26 2008-02-26 半導体装置パッケージ積層体 Expired - Fee Related JP5220438B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008045118A JP5220438B2 (ja) 2008-02-26 2008-02-26 半導体装置パッケージ積層体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008045118A JP5220438B2 (ja) 2008-02-26 2008-02-26 半導体装置パッケージ積層体

Publications (2)

Publication Number Publication Date
JP2009206205A JP2009206205A (ja) 2009-09-10
JP5220438B2 true JP5220438B2 (ja) 2013-06-26

Family

ID=41148208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008045118A Expired - Fee Related JP5220438B2 (ja) 2008-02-26 2008-02-26 半導体装置パッケージ積層体

Country Status (1)

Country Link
JP (1) JP5220438B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102400101B1 (ko) 2017-11-03 2022-05-19 삼성전자주식회사 Pop 반도체 패키지 및 그를 포함하는 전자 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253488A (ja) * 2005-03-11 2006-09-21 Canon Inc 三次元実装モジュール及び三次元実装モジュールの製造方法
JP2007027996A (ja) * 2005-07-13 2007-02-01 Konica Minolta Holdings Inc ネットワークにおける論理接続方法および情報処理装置
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
JP4976767B2 (ja) * 2006-07-19 2012-07-18 キヤノン株式会社 積層形半導体装置

Also Published As

Publication number Publication date
JP2009206205A (ja) 2009-09-10

Similar Documents

Publication Publication Date Title
US7495327B2 (en) Chip stacking structure
KR101941615B1 (ko) 중앙 콘택 및 향상된 열적 특성을 갖는 향상된 적층형 마이크로전자 조립체
US7892888B2 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US7642632B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
JP2008066714A (ja) チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ
JP2002343928A (ja) 半導体装置
JP2009170802A (ja) 半導体装置
KR20110091194A (ko) 적층 반도체 패키지
JP2009278064A (ja) 半導体装置とその製造方法
JP2006295119A (ja) 積層型半導体装置
KR20110037066A (ko) 반도체 디바이스 및 그 제조 방법
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2019149501A (ja) 配線基板及び電子装置
JP2006086149A (ja) 半導体装置
TW201605002A (zh) 半導體封裝
JP2001230515A (ja) 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。
JP3944898B2 (ja) 半導体装置
JP5220438B2 (ja) 半導体装置パッケージ積層体
JP2010245269A (ja) 半導体装置
JP2004087936A (ja) 半導体装置及び半導体装置の製造方法並びに電子機器
JP2003273321A (ja) 半導体モジュール
JP2012199283A (ja) 半導体装置
WO2016038795A1 (ja) 電子デバイス、部品実装基板及び電子機器
US20230096170A1 (en) Semiconductor package
JP2011119619A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130306

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160315

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees