JP5220438B2 - 半導体装置パッケージ積層体 - Google Patents
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Description
本発明に係る半導体装置パッケージ積層体の一実施形態について、図1〜図7に基づいて説明すれば以下の通りである。
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図6に基づいて説明すれば以下の通りである。なお、説明の便宜上、前述の実施の形態で用いたものと同じ機能を有する部材には同じ参照符号を付して、その説明を省略する。
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図8(a)および(b)に基づいて説明すれば以下の通りである。なお、なお、本実施形態では、前記実施の形態1との相違点について説明するため、説明の便宜上、実施の形態1において説明した部材と同一の機能を有する部材には同一の部材番号を付し、その説明を省略する。
本発明に係る半導体装置パッケージ積層体の他の実施形態について、図7に基づいて説明すれば以下の通りである。なお、説明の便宜上、前述の実施の形態で用いたものと同じ機能を有する部材には同じ参照符号を付して、その説明を省略する。
(第1の構成)回路基板と、少なくとも2つ以上の複数の半導体素子を有する、半導体装置パッケージであって、前記半導体素子を搭載する回路基板面(第1面)に、第2の半導体装置パッケージを搭載するための積層用ランドを有し、前記積層用ランドは、前記回路基板の外周部に配設され、さらに、前記外周部以外で、上記搭載された複数の半導体素子に挟まれる領域に配設された積層用ランドを有し、前記半導体素子に挟まれる領域に配設された積層用ランドの位置が、第2の半導体装置パッケージに搭載される複数の半導体素子のうち、少なくとも1つの半導体素子の位置に重なるよう配設され、回路基板の第1面の裏側の面(第2面)に、前記半導体装置に電気的につながった外部端子を有することを特徴とする半導体装置パッケージ。
(第2の構成)複数の半導体装置パッケージを積層して構成する、積層型パッケージの構造において、第1の構成に示す半導体装置パッケージを相対的に下段の半導体装置パッケージとし、該下段パッケージの第1面に配設され、外周部および、略中央または半導体素子に挟まれる領域に配設された積層用ランドに、相対的に上段の半導体装置パッケージの外部端子を搭載することで積層する構造を、少なくとも1つ以上含むことを特徴とする半導体装置パッケージの積層構造。
4 半田ボール(外部接続端子)
5 領域
7 回路基板(第1回路基板、第2回路基板)
8 パッドオンビア
9 半導体素子(第2半導体素子)
10 半導体素子(第1半導体素子)
11 封止樹脂
12 実装基板
20、30、31 半導体装置パッケージ積層体
21〜25、29 下段半導体装置パッケージ(第2半導体装置パッケージ)
26〜28 上段半導体装置パッケージ(第1半導体装置パッケージ)
32 半田ペースト(外部接続端子)
100 POP構造半導体装置パッケージ
103 積層用ランド
104 接続用バンプ
105 領域
106 半田接続部破断
109 半導体素子
112 実装基板
121、122 下段半導体装置パッケージ
Claims (6)
- 第1回路基板の一方の面に1つの第1半導体素子を有した第1半導体装置パッケージと、第2回路基板の一方の面に該第1半導体素子とは異なる第2半導体素子を有した第2半導体装置パッケージとを備えており、上記第2半導体装置パッケージの上記第2回路基板に上記第1の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
上記第1回路基板の上記一方の面と反対側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記第1半導体素子の配設位置と互いに重なり合う位置に、第1半導体素子と電気的に接続されている外部接続端子が配設されており、
上記第2回路基板の上記第1回路基板と対向する側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記第1半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第2半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
上記第2半導体装置パッケージには、上記一方の面に複数の第2半導体素子が設けられており、
上記ランドは、上記複数の第2半導体素子のうちの、互いに隣り合う2つの第2半導体素子に挟まれる素子間領域、および上記第2回路基板の外周部に設けられており、
上記第2半導体装置パッケージは、上記第2回路基板の、上記第1回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第2半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする、半導体装置パッケージ積層体。 - 第1回路基板の一方の面に複数の第1半導体素子を有した第1半導体装置パッケージと、第2回路基板の一方の面に該複数の第1半導体素子とは異なる第2半導体素子を有した第2半導体装置パッケージとを備えており、上記第2半導体装置パッケージの上記第2回路基板に上記第1の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
上記第1回路基板の上記一方の面と反対側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記複数の第1半導体素子のうちの、少なくとも1つの上記第1半導体素子の配設位置と互いに重なり合う位置に、上記第1半導体素子と電気的に接続されている外部接続端子が配設されており、
上記第2回路基板の上記第1回路基板と対向する側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記少なくとも1つの第1半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第2半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
上記第2半導体装置パッケージには、上記一方の面に複数の第2半導体素子が設けられており、
上記ランドは、上記複数の第2半導体素子のうちの、互いに隣り合う2つの第2半導体素子に挟まれる素子間領域、および上記第2回路基板の外周部に設けられており、
上記第2半導体装置パッケージは、上記第2回路基板の、上記第1回路基板と対向している側の面と反対側の面に外部接続端子を有しており、上記素子間領域に設けられている上記ランドと、上記第2半導体装置パッケージに設けられている外部接続端子とが、パッドオンビア構造によって接続されていることを特徴とする、半導体装置パッケージ積層体。 - 第1回路基板の一方の面に1つの第1半導体素子を有した第1半導体装置パッケージと、第2回路基板の一方の面に該第1半導体素子とは異なる第2半導体素子を有した第2半導体装置パッケージとを備えており、上記第2半導体装置パッケージの上記第2回路基板に上記第1の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
上記第1回路基板の上記一方の面と反対側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記第1半導体素子の配設位置と互いに重なり合う位置に、第1半導体素子と電気的に接続されている外部接続端子が配設されており、
上記第2回路基板の上記第1回路基板と対向する側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記第1半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第2半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
上記第2半導体装置パッケージには、上記一方の面に複数の第2半導体素子が設けられており、
上記ランドは、上記複数の第2半導体素子のうちの、互いに隣り合う2つの第2半導体素子に挟まれる素子間領域、および上記第2回路基板の外周部に設けられており、
上記一方の面と直交する方向への投影において、上記第1回路基板に設けられている上記外部接続端子の配設位置は、上記第1半導体素子の配設位置の中央であることを特徴とする、半導体装置パッケージ積層体。 - 第1回路基板の一方の面に複数の第1半導体素子を有した第1半導体装置パッケージと、第2回路基板の一方の面に該複数の第1半導体素子とは異なる第2半導体素子を有した第2半導体装置パッケージとを備えており、上記第2半導体装置パッケージの上記第2回路基板に上記第1の半導体装置パッケージを積層している半導体装置パッケージ積層体であって、
上記第1回路基板の上記一方の面と反対側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記複数の第1半導体素子のうちの、少なくとも1つの上記第1半導体素子の配設位置と互いに重なり合う位置に、上記第1半導体素子と電気的に接続されている外部接続端子が配設されており、
上記第2回路基板の上記第1回路基板と対向する側の面には、上記第1回路基板の上記一方の面と直交する方向への投影において、上記少なくとも1つの第1半導体素子の配設位置と互いに重なり合う位置であって、かつ上記第2半導体素子とは互いに重なり合わない位置に、上記外部接続端子と接続されているランドが配設されており、
上記第2半導体装置パッケージには、上記一方の面に複数の第2半導体素子が設けられており、
上記ランドは、上記複数の第2半導体素子のうちの、互いに隣り合う2つの第2半導体素子に挟まれる素子間領域、および上記第2回路基板の外周部に設けられており、
上記一方の面と直交する方向への投影において、上記第1回路基板に設けられている上記外部接続端子の配設位置は、上記第1半導体素子の配設位置の中央であることを特徴とする、半導体装置パッケージ積層体。 - 上記素子間領域に設けられた上記ランドは、上記第2回路基板の中央に形成されていることを特徴とする請求項1から4までのいずれか1項に記載の半導体装置パッケージ積層体。
- 上記素子間領域に設けられた上記ランドは、上記素子間領域の中央に形成されていることを特徴とする請求項1から5までのいずれか1項に記載の半導体装置パッケージ積層体。
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