JP2008066714A - チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ - Google Patents

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Abstract

【課題】チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージを提供する。
【解決手段】印刷回路基板１００上に相互対向するように搭載された第１機能を持つ第１半導体チップ１１２及び第２機能を持つ第２半導体チップ１１４を備える半導体チップ積層構造と、第１半導体チップ１１２と第２半導体チップ１１４との間に介在されている熱伝達遮断スペーサ１２０と、を備えるマルチチップパッケージ１００。これにより、相互隣接した２個の半導体チップのうち、比較的大きい消費電力を持つチップから比較的低い消費電力を持つ他のチップへの熱伝達を遮断して、比較的低い消費電力を持つチップでのＴｊを低下させ、熱による特性低下を防止する。
【選択図】図１

Description

本発明は、半導体チップパッケージに係り、特に、一つのパッケージに複数の半導体チップが搭載されるＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）に関する。
半導体産業が発展するにつれて、電子機器の小型化、軽量化及び多機能化が加速化されている。これにより、同一または異種の半導体チップを一つの単位パッケージに具現するＭＣＰ技術が開発された。ＭＣＰ技術によれば、それぞれの半導体チップを個別的なパッケージに具現する場合に比べて、パッケージのサイズ、重さ及び実装面積の観点において有利である。特に、携帯用コンピュータのサイズが順次縮少されるにつれて、高集積化及び高性能化された集積回路を具現するために、さらに多くの半導体チップを搭載して一つのパッケージを製造するか、ＳＦＦ（Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ）を具現するために異種の半導体チップを組み合わせて単一パッケージを製造せねばならないという必要性が増大した。
単一パッケージに異種の半導体チップが複数搭載されたＭＣＰでは、搭載されている各半導体チップの電力消耗量が互いに異なる。例えば、論理チップで形成される半導体チップは、メモリチップで形成される半導体チップに比べて電力消耗量が多い。また、同じ機能を持つ半導体チップの場合にも、それぞれその電力消耗量が異なる。例えば、メモリチップのうちでも揮発性メモリチップかまたは不揮発性メモリチップかによってその電力消耗量が変わる。このように相異なる電力消耗量を持つ異種の半導体チップが搭載されて単一パッケージを構成する場合、電力消耗が比較的多い半導体チップにより、それに隣接した他の半導体チップ、すなわち、比較的電力消耗の少ない半導体チップのＴｊ（ｊｕｎｃｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ）が上昇する結果が招来される。その結果、電力消耗が比較的多い半導体チップから発生する熱により、その周囲にある他の半導体チップで最大Ｔｊ許容温度Ｔｊｍａｘを超過する場合が発生する。メモリチップの場合には、周辺の他の半導体チップから伝導される熱により温度が上昇して、リフレッシュ特性、動作速度、製品寿命など製品特性が劣化する。
本発明は、前記従来技術での問題点に鑑みてなされたものであり、異種の半導体チップを複数搭載して構成されたマルチチップパッケージで、半導体チップ間の熱伝達を遮断することによって、Ｔｊｍａｘの比較的低い半導体チップがそれに隣接した他の半導体チップからの熱伝達によって特性が劣化することを防止できるマルチチップパッケージを提供することである。
前記目的を達成するために、本発明によるマルチチップパッケージは、印刷回路基板上に相互対向するように搭載された第１機能を持つ第１半導体チップ及び第２機能を持つ第２半導体チップを備える半導体チップ積層構造と、前記第１半導体チップと前記第２半導体チップとの間に介在されている熱伝達遮断スペーサと、を備える。
前記第１半導体チップの上面で、前記第２半導体チップと対向する第１領域内には前記熱伝達遮断スペーサにより覆われる第２領域が存在する。前記熱伝達遮断スペーサは、前記第１半導体チップと前記第２半導体チップとの間にある前記第２領域で所定厚さをもって延びている。このとき、前記第１半導体チップの上面で、前記第１領域は、前記熱伝達遮断スペーサにより完全に覆われる。または、前記第１半導体チップの上面で、前記第１領域は、前記熱伝達遮断スペーサによりその一部のみ覆われる。前記第１半導体チップの上面で、前記第１領域のうち、前記熱伝達遮断スペーサにより覆われる第２領域は、前記熱伝達遮断スペーサにより覆われていない第３領域と同じか、またはさらに大きい面積を持つ。または、前記第１半導体チップの上面で、前記第１領域のうち、前記熱伝達遮断スペーサにより覆われる第２領域は、前記熱伝達遮断スペーサにより覆われていない第３領域よりさらに小さな面積を持つ。
前記第１機能及び前記第２機能は、相異なる機能である。たとえば、前記第１半導体チップはロジックチップであり、前記第２半導体チップはメモリチップである。または、前記第１半導体チップ及び第２半導体チップは、それぞれ相異なる種類のメモリチップである。または、前記第１半導体チップ及び第２半導体チップのうちいずれか一つは揮発性メモリチップであり、他の一つは不揮発性メモリチップである。
前記印刷回路基板で、前記第１半導体チップ及び第２半導体チップのうち消費電力がさらに大きい半導体チップにさらに近い位置に形成されたソルダーボールで構成されるボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ＢＧＡ）をさらに備える。
また、前記半導体チップ積層構造から発生する熱を外部に放出させるために、前記半導体チップ積層構造の上部に設置されたヒートシンクをさらに備える。このとき、前記第１半導体チップ及び第２半導体チップは、これらのうち、消費電力がさらに大きい半導体チップが前記ヒートシンクにさらに近接して配置されている。
前記印刷回路基板で、前記第１半導体チップ及び第２半導体チップのうち、消費電力がさらに大きい半導体チップにさらに近い位置に形成されたソルダーボールで構成されるＢＧＡと、前記半導体チップ積層構造から発生する熱を外部に放出させるために、前記半導体チップ積層構造の上部に設置されたヒートシンクとをさらに備え、前記第１半導体チップ及び第２半導体チップは、これらのうち、消費電力がさらに大きい半導体チップが前記ヒートシンクにさらに近接して配置されている。
前記半導体チップ積層構造は、ロジックチップで形成される１つの半導体チップと、メモリチップで形成される複数の半導体チップと、を備える。
また、前記第１半導体チップ及び第２半導体チップは、前記印刷回路基板の第１表面上に順に積層されている。または、前記第１半導体チップ及び第２半導体チップは、前記印刷回路基板を介して相互対向して、前記印刷回路基板上に搭載されている。
本発明によるマルチチップパッケージは、相異なる機能を持つ２個の半導体チップ間に熱伝達遮断スペーサが介在された半導体チップ積層構造を備える。前記熱伝達遮断スペーサにより相互隣接しているチップ間の熱的干渉が制限されることによって、チップ間の熱伝達を抑制して比較的消費電力が低い半導体チップでの熱的信頼性を向上させることができる。
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
以下で例示する実施形態は、いろいろな他の形態に変形でき、本発明の範囲が以下で詳述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域などのサイズまたは厚さは、明細書の明確性のために誇張されたものである。
図１は、本発明の第１実施形態によるマルチチップパッケージ１００の概略的な構造を示す断面図である。
図１を参照すれば、本発明の第１実施形態によるマルチチップパッケージ１００は、印刷回路基板１０２の上部表面上に、第１機能を持つ第１半導体チップ１１２と第２機能を持つ第２半導体チップ１１４とを備える半導体チップ積層構造１１０が搭載されている。前記半導体チップ積層構造１１０で、前記第１半導体チップ１１２及び第２半導体チップ１１４は、前記印刷回路基板１０２上の第１領域Ａ１で相互対向して垂直方向に順に積層されている。
前記第１半導体チップ１１２と前記第２半導体チップ１１４との間には、熱伝達遮断スペーサ１２０が介在されている。前記熱伝達遮断スペーサ１２０は、前記第１半導体チップ１１２と前記第２半導体チップ１１４との間で発生しうる熱伝達現象を抑制するためにこれらの間に介在されるものである。前記熱伝達遮断スペーサ１２０は、周囲の構成部品の材料に比べて熱伝達特性の低い材料からなりうる。望ましくは、前記熱伝達遮断スペーサ１２０は、断熱材料、例えば、エポキシ樹脂、炭酸マグネシウム、ケイ酸カルシウム、マグネシア、パーライト、コルク、綿フェルト、炭化コルク、石綿、ガラス綿、石英綿、硅藻土、またはこれらの混合物からなりうる。前記熱伝達遮断スペーサ１２０の厚さｄは特別に制限されるものではなく、例えば、約５０〜４００μmの範囲内で選択されうる。前記熱伝達遮断スペーサ１２０は、円形、楕円形または多角形の上面を持つシート型部材から形成されうる。または、前記熱伝達遮断スペーサ１２０は、環形、十字型、曲線型または矩形の上面を持つことができる。
前記第１半導体チップ１１２の上面で前記第２半導体チップ１１４と対向する第１領域Ａ１内には、前記熱伝達遮断スペーサ１２０により覆われる第２領域Ａ２が存在する。
図１には、前記第１半導体チップ１１２の上面で前記第１領域Ａ１のうち、その一部領域のみ前記熱伝達遮断スペーサ１２０により覆われると図示されているが、本発明はこれに限定されるものではない。すなわち、前記熱伝達遮断スペーサ１２０の幅が前記第１半導体チップ１１２または前記第２半導体チップ１１４の幅と同じか、またはさらに大きい場合、前記第１領域Ａ１が前記熱伝達遮断スペーサ１２０により完全に覆われることもある。
または、前記第１半導体チップ１１２の上面で前記第１領域Ａ１のうち、前記熱伝達遮断スペーサ１２０により覆われる第２領域Ａ２は、前記熱伝達遮断スペーサにより覆われていない第３領域Ａ３と同じか、またはさらに大きい面積を持つことができる。または、前記第２領域Ａ２は前記第３領域Ａ３よりさらに小さな面積を持つこともできる。
図１に例示されたマルチチップパッケージ１００は、前記印刷回路基板１０２の下部表面に外部接続端子であるソルダーボール１３０が電極パッド１３２を通じて前記印刷回路基板１０２に電気的に連結されているＢＧＡパッケージの形態を持つ。前記第１半導体チップ１１２及び第２半導体チップ１１４は、それぞれ電極パッド１４２及びワイヤー１４４を通じて前記印刷回路基板１０２に電気的に連結されている。前記印刷回路基板１０２の上部表面で、前記第１半導体チップ１１２、熱伝達遮断スペーサ１２０、及び第１半導体チップ１１４は、それぞれ接着層１５２により接着された状態に垂直方向に順に積層されている。前記印刷回路基板１０２上で前記半導体チップ積層構造１１０は、封止用樹脂１５０により保護されている。前記半導体チップ積層構造１１０で発生する熱は、前記ソルダーボール１３０を通じて外部に放出される。
前記第１半導体チップ１１２及び第２半導体チップ１１４は、それぞれ相異なる機能を持つことができる。例えば、前記第１半導体チップ１１２は、ロジックチップであり、前記第２半導体チップ１１４は、メモリチップでありうる。この場合、図１に例示されたマルチチップパッケージ１００では、半導体チップ積層構造１１０で発生する熱が前記ソルダーボール１３０を通じて外部に放出される構造を持つので、メモリチップに比べて消費電力の大きいロジックチップを前記ソルダーボール１３０にさらに近い位置に搭載させることが望ましい。
また、前記第１半導体チップ１１２及び第２半導体チップ１１４は、それぞれ相異なる種類のメモリチップで形成されうる。例えば、前記第１半導体チップ１１２及び第２半導体チップ１１４のうちいずれか一つは揮発性メモリチップであり、他の一つは不揮発性メモリチップでありうる。または、前記第１半導体チップ１１２及び第２半導体チップ１１４は、それぞれＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤフラッシュ及びＮＯＲフラッシュで形成される群から選択されるいずれか一つのメモリチップで形成されうる。これら場合において、前記第１半導体チップ１１２及び第２半導体チップ１１４のうち、消費電力の大きいチップを前記ソルダーボール１３０にさらに近い位置に搭載させることが望ましい。
図２は、本発明の第２実施形態によるマルチチップパッケージ２００の概略的な構造を示す断面図である。
図２に例示されたマルチチップパッケージ２００の構成は、その上部表面にヒートシンク１６０が設置されていることを除いて、図１に例示されたマルチチップパッケージ１００の構成とほとんど類似している。図２で、図１と同じ参照符号は同一部材を表し、したがって、これらについての詳細な説明は省略する。
但し、前記ヒートシンク１６０の発熱効率が前記ソルダーボール１３０の熱効率に比べてさらに高い場合、前記第１半導体チップ１１２及び第２半導体チップ１１４のうち、消費電力の大きいチップを前記ヒートシンク１６０により近い位置に搭載させることが望ましい。すなわち、図２に例示された構造で、前記印刷回路基板１０２上にロジックチップとメモリチップとを共に搭載する場合、前記ヒートシンク１６０に近い第２半導体チップ１１４がロジックチップで構成され、前記ヒートシンク１６０から比較的遠い位置にある第１半導体チップ１１２がメモリチップで構成される。また、前記印刷回路基板１０２上に相異なる種類である２種のメモリチップを搭載する場合、前記ヒートシンク１６０に近い第２半導体チップ１１４は、前記２種のメモリチップのうち消費電力の比較的大きいメモリチップで構成され、前記第１半導体チップ１１２は、消費電力の比較的小さなメモリチップで構成される。
図３は、本発明の第３実施形態によるマルチチップパッケージ３００の要部を概略的に示す部分分解斜視図である。図３で、図１と同じ参照符号は同一部材を表し、したがって、これらについての詳細な説明は省略する。
図３に例示されたマルチチップパッケージ３００の構成は、上面の面積が比較的大きい長方形の上面を持つシート型部材で形成された熱伝達遮断スペーサ３２０を適用したことを除いて、図１に例示されたマルチチップパッケージ１００の構成とほとんど類似している。図３には、第１半導体チップ１１２の上面で前記第１領域Ａ１のうち、前記熱伝達遮断スペーサ３２０により覆われる第２領域Ａ２が占める面積が、前記熱伝達遮断スペーサ３２０により覆われていない第３領域Ａ３の面積より大きい場合が例示されている。
図４は、本発明の第４実施形態によるマルチチップパッケージ４００の要部を概略的に示す部分分解斜視図である。図４で、図１と同じ参照符号は同一部材を表し、したがって、これらについての詳細な説明は省略する。
図４に例示されたマルチチップパッケージ４００は、十字型の熱伝達遮断スペーサ４２０を適用したことを除いて、図１に例示されたマルチチップパッケージ１００の構成とほとんど類似している。図４には、第１半導体チップ１１２の上面で前記第１領域Ａ１のうち、前記熱伝達遮断スペーサ４２０により覆われる第２領域Ａ２が占める面積が、前記熱伝達遮断スペーサ４２０により覆われていない第３領域Ａ３の面積より大きい場合が例示されている。
図５は、本発明の第５実施形態によるマルチチップパッケージ５００の要部を概略的に示す部分分解斜視図である。図５で、図１と同じ参照符号は同一部材を表し、したがって、これらについての詳細な説明は省略する。
図５に例示されたマルチチップパッケージ５００は、環形の熱伝達遮断スペーサ５２０を適用したことを除いて、図１に例示されたマルチチップパッケージ１００の構成とほとんど類似している。
図６は、本発明の第６実施形態によるマルチチップパッケージ６００の要部を概略的に示す断面図である。図５で、図１と同じ参照符号は同一部材を表し、したがってこれらについての詳細な説明は省略する。
図６に例示されたマルチチップパッケージ６００は、１個のロジックチップと複数のメモリチップとで形成される半導体チップ積層構造６１０を備えることを除いて、図１に例示されたマルチチップパッケージ５００の構成とほとんど類似している。
図６で半導体チップ積層構造６１０は、ロジックチップで形成される１つの半導体チップ６１２と、メモリチップで形成される２個の半導体チップ６１４、６１６とを備える場合が例示されている。そして、半導体チップ６１２と半導体チップ６１４との間には第１熱伝達遮断スペーサ６２２が介在されており、半導体チップ６１４と半導体チップ６１６との間には第２熱伝達遮断スペーサ６２４が介在されている。それぞれの半導体チップ６１２、６１４、６１６、第１熱伝達遮断スペーサ６２２、第２熱伝達遮断スペーサ６２４、及び印刷回路基板１０２の間には、これらの相互接着のために接着層１５２が介在される。
図６には、前記第１熱伝達遮断スペーサ６２２及び第２熱伝達遮断スペーサ６２４がそれぞれ図１に例示されたものと類似したシート型部材で形成された場合が例示されたが、本発明はこれに限定されるものではない。すなわち、前記第１熱伝達遮断スペーサ６２２及び第２熱伝達遮断スペーサ６２４は、複数の半導体チップ６１２、６１４、６１６の幅より大幅のシート型部材から形成されてもよい。または、前記第１熱伝達遮断スペーサ６２２及び第２熱伝達遮断スペーサ６２４は、図４及び図５に例示されたような十字型または環状構造を持つ部材から形成されてもよく、多角形の上面、曲線型または矩形の上面を持つ部材から形成されてもよい。
図６に例示されたように、一つの印刷回路基板１０２上に、３個以上の複数の半導体チップ６１２、６１４、６１６が搭載される場合にも、半導体チップ積層構造６１０でメモリチップに比べて消費電力の大きい半導体チップを、前記ソルダーボール１３０にさらに近い位置に搭載させることが望ましい。
図６には図示されていないが、図２に例示されたようにソルダーボール１３０を備えるＢＧＡ方式のパッケージで、その上部表面にヒートシンク１６０をさらに備えている場合には、複数の半導体チップ６１２、６１４、６１６のうち、消費電力の大きいチップをヒートシンク１６０にさらに近い位置に搭載することが望ましい。
図６には、一つの印刷回路基板１０２上に搭載される複数の半導体チップ６１２、６１４、６１６が前記印刷回路基板１０２の両側表面のうち、一つの表面上にのみ順に積層されている場合が例示されている。しかし、本発明は、これに限定されるものではない。例えば、前記印刷回路基板１０２を中心に、その両側表面にそれぞれ複数の半導体チップが垂直方向に一列に搭載される構成を持つ場合も、本発明の範ちゅうに含まれうる。
図７は、本発明の第７実施形態によるマルチチップパッケージ７００の要部を概略的に示す断面図である。図７で、図１と同じ参照符号は同一部材を表し、したがって、これらについての詳細な説明は省略する。
図７に例示されたマルチチップパッケージ７００は、図６の場合と同様に、１つのロジックチップと複数のメモリチップとで形成される半導体チップ積層構造７１０を備える。ただ、図６の構成と異なる点は、図７では、一つの印刷回路基板１０２を介してその両側表面にそれぞれ半導体チップが搭載されているということである。
図７には、１つのロジックチップで形成される半導体チップ７１２と、メモリチップで形成される複数の半導体チップ７１４、７１６とが前記印刷回路基板１０２を介して相互対向している構成が例示されている。前記半導体チップ７１２は、複数のバンプ７３０を通じて前記印刷回路基板１０２に電気的に連結される。前記印刷回路基板１０２と前記半導体チップ７１２との間には、これらの接着のために接着層１５２が介在されている。
また、図７で、前記印刷回路基板１０２と半導体チップ７１４との間には、第１熱伝達遮断スペーサ７２２が介在されており、半導体チップ７１４と半導体チップ７１６との間には、第２熱伝達遮断スペーサ７２４が介在されている。それぞれの半導体チップ７１２、７１４、７１６、第１熱伝達遮断スペーサ７２２、第２熱伝達遮断スペーサ７２４及び印刷回路基板１０２の間には、これらの相互接着のために接着層１５２が介在される。
前記印刷回路基板１０２上に搭載された半導体チップ７１４、７１６のうち、消費電力の大きい半導体チップを、前記ソルダーボール１３０にさらに近い位置に搭載させることができる。
図７には、前記第１熱伝達遮断スペーサ７２２及び第２熱伝達遮断スペーサ７２４がそれぞれ図１に例示されたものと類似したシート型部材で形成された場合が例示されたが、本発明はこれに限定されるものではない。すなわち、前記第１熱伝達遮断スペーサ７２２及び第２熱伝達遮断スペーサ７２４は、複数の半導体チップ７１２、７１４、７１６の幅よりさらに大きい幅を持つシート型部材から形成されてもよい。または、前記第１熱伝達遮断スペーサ７２２及び第２熱伝達遮断スペーサ７２４は、図４及び図５に例示されたような十字型または環形構造を持つ部材から形成されてもよく、多角形の上面、曲線型または矩形の上面を持つ部材から形成されてもよい。
図１ないし図７を参照して説明した本発明による各マルチチップパッケージに備わった熱伝達遮断スペーサは、１枚の印刷回路基板上に複数の半導体チップが積層されている構造で、各チップ間の熱的干渉を制限する役割を行う。したがって、比較的消費電力の大きい半導体チップで発生する比較的高温の熱がそれに隣接した他の半導体チップに伝えられて悪影響を及ぼすことを抑制できる。したがって、隣接した半導体チップから伝えられる熱によって半導体チップの素子特性が劣化する現象を防止できる。特に、図４及び図５に例示されたように、隣接した２個の半導体チップの間に比較的小さな上面面積を持つ熱伝達遮断スペーサが介在される場合、前記隣接した２個の半導体チップ間で熱伝達遮断スペーサを通じた接触面積を最小化して、これらの間の熱伝達を効果的に抑制できる。
また、図１ないし図７を参照して説明した本発明による各マルチチップパッケージに備わった熱伝達遮断スペーサは、それぞれ半導体チップ積層構造を構成する各半導体チップをワイヤーを通じて印刷回路基板に電気的に連結させるにおいて、効果的なワイヤー結線構造を提供する役割を行うこともある。より具体的に、例を挙げて説明すれば、隣接した２個の半導体チップ間に、これら半導体チップより小さな幅を持つ熱伝達遮断スペーサが介在されることで、前記２個の半導体チップ間に設けられた空間にワイヤーボンディングのためのバンプが形成されうる。または、前記隣接した２個の半導体チップ間に、これら半導体チップより大きい幅を持つ熱伝達遮断スペーサが介在される場合には、前記熱伝達遮断スペーサ上にバンプを形成できる。この場合、前記２個の半導体チップのうち、上部に位置する半導体チップを、下部の半導体チップより下方に位置する印刷回路基板にワイヤーを通じて電気的に連結させるために、これらの間に連結されるワイヤーを前記熱伝達遮断スペーサ上に形成されたバンプを経て連結させることができる。
＜評価例１＞
本発明によるマルチチップパッケージで、熱伝達遮断部材によってチップ間の熱的干渉を制限する熱的バリア特性を評価するために、図６に例示されたような構造の半導体チップ積層構造を持つサンプルを用意した。
前記半導体チップ積層構造として、印刷回路基板上に１つのロジックチップ、１つのＤＲＡＭチップ、及び１つのフラッシュメモリチップを順に積層した構造を使用した。前記ロジックチップとＤＲＡＭチップとの間、そして、前記ＤＲＡＭチップとフラッシュメモリチップとの間には、それぞれ図６の第１熱伝達遮断スペーサ６２２及び第２熱伝達遮断スペーサ６２４に対応する部材として、厚さが約２００μmの長方形の炭酸マグネシウムスペーサを介在させた。ここで、前記ロジックチップの消費電力は０．８５Ｗであり、前記ＤＲＡＭチップの消費電力は０．２５Ｗであった。
前記のように製造された本発明によるマルチチップパッケージでの半導体チップ間の熱伝達特性を評価するために、ＪＥＤＥＣ標準（ＪＥＳＤ５１−３）で次のようなシミュレーションを行った。複数のソルダーボールを備えた印刷回路基板（１４mm×１４mm、ｍａｘ１．６ｔ）上に、前記説明したようにロジックチップ、ＤＲＡＭチップ、及びフラッシュメモリチップと、これらの間に介在された炭酸マグネシウムスペーサが実装された半導体チップ積層構造を常温及び自然対流条件で評価した。
＜評価例２＞
対照例として、前記炭酸マグネシウムスペーサの代わりにシリコンスペーサを使用したことを除いて、例１と同じ条件で評価した。
評価例１及び２での評価結果、対照例である評価例２では、論理チップで発生した熱がシリコンスペーサを通じてその真上のＤＲＡＭチップに伝えられて、前記論理チップ及びＤＲＡＭチップのＴｊ（ｊｕｎｃｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ）が同一に９６．１℃と測定された。一方、本発明による構造を適用した評価例１では、前記論理チップ及びＤＲＡＭチップのＴｊがそれぞれ９７．２℃及び９３．１℃と測定された。これは、論理チップとＤＲＡＭチップとの間に介在された炭酸マグネシウムスペーサが熱的バリアの役割を行って、前記論理チップで発生した熱がその上にあるＤＲＡＭチップに伝えられれずに、ロジックチップにトラップ（ｔｒａｐ）されているためであると解釈される。その結果、ロジックチップの場合には、Ｔｊが評価例２の場合に比べてさらに増加し、ＤＲＡＭチップの場合には、評価例２の場合よりＴｊが３℃減少した。前記ロジックチップの最大Ｔｊ許容温度、Ｔｊｍａｘは１２５℃であり、前記ＤＲＡＭチップのＴｊｍａｘは１０５℃である点を考慮すれば、評価例１では、前記ＤＲＡＭチップのＴｊが前記炭酸マグネシウムスペーサの熱的バリアの役割により、評価例２の場合より安定的になっていることが確認できる。
＜評価例３＞
長方形のスペーサの代わりに、図４に例示されたような十字型スペーサを使用したことを除いて例１と同じ条件で評価した。
その結果、前記論理チップ及びＤＲＡＭチップのＴｊがそれぞれ９６．６℃及び９５．３℃に測定された。Ｔｊｍａｘは１２５℃であり、前記ＤＲＡＭチップのＴｊｍａｘは１０５℃である点を考慮すれば、評価例３では、前記ＤＲＡＭチップのＴｊが前記炭酸マグネシウムスペーサの熱的バリアの役割により、評価例２の場合よりさらに安定的になっていることが確認できる。
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。
本発明は、半導体チップパッケージ関連の技術分野に好適に用いられる。
本発明の第１実施形態によるマルチチップパッケージの概略的な構造を示す断面図である。 本発明の第２実施形態によるマルチチップパッケージの概略的な構造を示す断面図である。 本発明の第３実施形態によるマルチチップパッケージの要部を概略的に示す部分分解斜視図である。 本発明の第４実施形態によるマルチチップパッケージの要部を概略的に示す部分分解斜視図である。 本発明の第５実施形態によるマルチチップパッケージの要部を概略的に示す部分分解斜視図である。 本発明の第６実施形態によるマルチチップパッケージの要部を概略的に示す断面図である。 本発明の第７実施形態によるマルチチップパッケージの要部を概略的に示す断面図である。
符号の説明
１００、２００、３００、４００、５００、６００、７００ マルチチップパッケージ
１０２ 印刷回路基板
１１０、６１０、７１０ 半導体チップ積層構造
１１２ 第１半導体チップ
１１４ 第２半導体チップ
１２０、３２０、４２０、５２０ 熱伝達遮断スペーサ
１３０ ソルダーボール
１３２ 電極パッド
１４２ 電極パッド
１４４ ワイヤー
１５０ 封止用樹脂
１６０ ヒートシンク
６１２、６１４、６１６、７１２、７１４、７１６ 半導体チップ
６２２、７２２ 第１熱伝達遮断スペーサ
６２４、７２４ 第２熱伝達遮断スペーサ
７３０ バンプ

Claims (20)

  1. 印刷回路基板上に相互対向するように搭載された第１機能を持つ第１半導体チップ及び第２機能を持つ第２半導体チップを備える半導体チップ積層構造と、
    前記第１半導体チップと前記第２半導体チップとの間に介在されている熱伝達遮断スペーサと、を備えることを特徴とするマルチチップパッケージ。
  2. 前記第１半導体チップの上面で、前記第２半導体チップと対向する第１領域内には、前記熱伝達遮断スペーサにより覆われる第２領域が存在し、
    前記熱伝達遮断スペーサは、前記第１半導体チップと前記第２半導体チップとの間にある前記第２領域で所定厚さをもって延びていることを特徴とする請求項１に記載のマルチチップパッケージ。
  3. 前記第１半導体チップの上面で、前記第１領域は、前記熱伝達遮断スペーサにより完全に覆われることを特徴とする請求項２に記載のマルチチップパッケージ。
  4. 前記第１半導体チップの上面で、前記第１領域は、前記熱伝達遮断スペーサによりその一部のみ覆われることを特徴とする請求項２に記載のマルチチップパッケージ。
  5. 前記第１半導体チップの上面で、前記第１領域のうち、前記熱伝達遮断スペーサにより覆われる第２領域は、前記熱伝達遮断スペーサにより覆われていない第３領域と同じか、またはさらに大きい面積を持つことを特徴とする請求項４に記載のマルチチップパッケージ。
  6. 前記熱伝達遮断スペーサは、円形、楕円形または多角形の上面を持つシート型部材から形成されることを特徴とする請求項５に記載のマルチチップパッケージ。
  7. 前記第１半導体チップの上面で、前記第１領域のうち、前記熱伝達遮断スペーサにより覆われる第２領域は、前記熱伝達遮断スペーサにより覆われていない第３領域よりさらに小さな面積を持つことを特徴とする請求項４に記載のマルチチップパッケージ。
  8. 前記熱伝達遮断スペーサは、環形、十字型、曲線型または矩形の上面を持つことを特徴とする請求項７に記載のマルチチップパッケージ。
  9. 前記熱伝達遮断スペーサは、エポキシ樹脂、炭酸マグネシウム、ケイ酸カルシウム、マグネシア、パーライト、コルク、綿フェルト、炭化コルク、石綿、ガラス綿、石英綿、硅藻土、またはこれらの混合物から形成されることを特徴とする請求項１に記載のマルチチップパッケージ。
  10. 前記第１機能及び前記第２機能は、相異なる機能であることを特徴とする請求項１に記載のマルチチップパッケージ。
  11. 前記第１半導体チップはロジックチップであり、前記第２半導体チップはメモリチップであることを特徴とする請求項１０に記載のマルチチップパッケージ。
  12. 前記第１半導体チップ及び第２半導体チップは、それぞれ相異なる種類のメモリチップであることを特徴とする請求項１に記載のマルチチップパッケージ。
  13. 前記第１半導体チップは、及び第２半導体チップのうちいずれか一つは揮発性メモリチップであり、他の一つは不揮発性メモリチップであることを特徴とする請求項１２に記載のマルチチップパッケージ。
  14. 前記印刷回路基板で、前記第１半導体チップ及び第２半導体チップのうち消費電力がさらに大きい半導体チップにさらに近い位置に形成されたソルダーボールで構成されるＢＧＡをさらに備えることを特徴とする請求項１に記載のマルチチップパッケージ。
  15. 前記半導体チップ積層構造から発生する熱を外部に放出させるために、前記半導体チップ積層構造の上部に設置されたヒートシンクをさらに備え、
    前記第１半導体チップ及び第２半導体チップは、これらのうち、消費電力がさらに大きい半導体チップが前記ヒートシンクにさらに近接して配置されていることを特徴とする請求項１に記載のマルチチップパッケージ。
  16. 前記印刷回路基板で、前記第１半導体チップ及び第２半導体チップのうち、消費電力がさらに大きい半導体チップにさらに近い位置に形成されたソルダーボールで構成されるＢＧＡと、
    前記半導体チップ積層構造から発生する熱を外部に放出させるために、前記半導体チップ積層構造の上部に設置されたヒートシンクと、をさらに備え、
    前記第１半導体チップ及び第２半導体チップは、これらのうち、消費電力がさらに大きい半導体チップが前記ヒートシンクにさらに近接して配置されていることを特徴とする請求項１に記載のマルチチップパッケージ。
  17. 前記半導体チップ積層構造は、ロジックチップで形成される１つの半導体チップと、メモリチップで形成される複数の半導体チップと、を備えることを特徴とする請求項１に記載のマルチチップパッケージ。
  18. 前記第１半導体チップ及び第２半導体チップは、前記印刷回路基板の第１表面上に順に積層されていることを特徴とする請求項１に記載のマルチチップパッケージ。
  19. 前記第１半導体チップ及び第２半導体チップは、前記印刷回路基板を介して相互対向して前記印刷回路基板上に搭載されていることを特徴とする請求項１に記載のマルチチップパッケージ。
  20. 前記第１半導体チップと前記熱伝達遮断スペーサとの間、そして、前記第２半導体チップと前記熱伝達遮断スペーサとの間には、それぞれ接着層が介在されていることを特徴とする請求項１に記載のマルチチップパッケージ。
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