JPH06204236A - 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 - Google Patents
半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法Info
- Publication number
- JPH06204236A JPH06204236A JP4358741A JP35874192A JPH06204236A JP H06204236 A JPH06204236 A JP H06204236A JP 4358741 A JP4358741 A JP 4358741A JP 35874192 A JP35874192 A JP 35874192A JP H06204236 A JPH06204236 A JP H06204236A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- semiconductor device
- electrode region
- control electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000004519 manufacturing process Methods 0.000 title claims description 68
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000010408 film Substances 0.000 claims description 128
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 239000010409 thin film Substances 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 239000010453 quartz Substances 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 12
- 239000000969 carrier Substances 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 8
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000011068 loading method Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims 1
- 230000008569 process Effects 0.000 description 30
- 235000012431 wafers Nutrition 0.000 description 29
- 239000007789 gas Substances 0.000 description 25
- 238000007254 oxidation reaction Methods 0.000 description 24
- 230000003647 oxidation Effects 0.000 description 23
- 239000012535 impurity Substances 0.000 description 22
- 230000003321 amplification Effects 0.000 description 20
- 238000003199 nucleic acid amplification method Methods 0.000 description 20
- 230000006798 recombination Effects 0.000 description 18
- 238000005215 recombination Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000002955 isolation Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 238000000605 extraction Methods 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000002516 radical scavenger Substances 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 102000016550 Complement Factor H Human genes 0.000 description 6
- 108010053085 Complement Factor H Proteins 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000013081 microcrystal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000011165 process development Methods 0.000 description 2
- 238000002791 soaking Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000012494 Quartz wool Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0895—Tunnel injectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7311—Tunnel transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 制御電極領域表面の空乏化を防ぎ、表面空乏
領域で発生する空乏層発生電流を抑制あるいは消滅させ
る。 【構成】 第１導電型の半導体からなる制御電極領域５
と、該制御電極領域５と接して設けられ該第１導電型と
導電型の異なる第２導電型の半導体からなる第１及び第
２の主電極領域７，４とを備えるとともに、半導体基板
表面側に前記制御電極領域５と前記第１の主電極領域７
とが設けられている半導体装置において、前記第１の主
電極領域７と前記制御電極領域５との接合近傍を含む前
記制御電極領域５表面上に絶縁膜９を介して制御電極領
域の表面状態を制御する電極１０を設ける。
領域で発生する空乏層発生電流を抑制あるいは消滅させ
る。 【構成】 第１導電型の半導体からなる制御電極領域５
と、該制御電極領域５と接して設けられ該第１導電型と
導電型の異なる第２導電型の半導体からなる第１及び第
２の主電極領域７，４とを備えるとともに、半導体基板
表面側に前記制御電極領域５と前記第１の主電極領域７
とが設けられている半導体装置において、前記第１の主
電極領域７と前記制御電極領域５との接合近傍を含む前
記制御電極領域５表面上に絶縁膜９を介して制御電極領
域の表面状態を制御する電極１０を設ける。
Description
【０００１】
【産業上の利用分野】本願第１の発明は、半導体装置、
特にバイポーラトランジスタ（ＢＰＴ）、ＢＰＴの構造
を有する半導体装置、およびその製造方法に関するもの
である。
特にバイポーラトランジスタ（ＢＰＴ）、ＢＰＴの構造
を有する半導体装置、およびその製造方法に関するもの
である。
【０００２】また本願第２の発明は、半導体領域と金属
とを接して設けることで電気的な接続を行う半導体装置
に関するものである。
とを接して設けることで電気的な接続を行う半導体装置
に関するものである。
【０００３】また本願第３の発明は、外気の巻込みを防
ぎ、高品位の酸化膜を形成することができる半導体製造
装置及び半導体製造方法に関する。
ぎ、高品位の酸化膜を形成することができる半導体製造
装置及び半導体製造方法に関する。
【０００４】また本願第４の発明は、規則的なパターン
で複数のセルが配列された集積回路に関し、とくにセル
と外部との境界線での配線層の切断、いわゆる段切れを
防止することができるように改良した集積回路に関す
る。
で複数のセルが配列された集積回路に関し、とくにセル
と外部との境界線での配線層の切断、いわゆる段切れを
防止することができるように改良した集積回路に関す
る。
【０００５】また本願第５の発明は、バイポーラトラン
ジスタを内部に有する半導体装置に関する。
ジスタを内部に有する半導体装置に関する。
【０００６】
【従来の技術】（従来例１）バイポーラトランジスタを
アナログ回路のアンプや、バイポーラトランジスタ構成
の光センサに使用する場合、広いコレクタ電流の範囲に
おいて電流増幅率ＨFEの変化が小さい特性のものが望ま
れる。 （従来例２）従来、半導体装置における金属−半導体コ
ンタクトにおいては、その接合界面における半導体の面
方位は半導体基板の基板面方位により決定されており、
また電極材料としては、通常配線材料と同じ金属が使用
されている。 （従来例３）半導体装置を製造する上で、必要欠くべか
らざる工程のひとつに酸化膜形成がある。一般的に酸化
膜は熱酸化法により形成される。図３７は従来技術に係
る横型の半導体製造装置を示したものである。酸処理及
び不純物の含有量を極限まで少なくした超純水により、
表面にわずかながら付着している重金属類やナトリウム
類を徹底して取除かれたシリコンウェハ７０１は、高純
度石英製のボート７０２内に並べられ、高純度石英製の
引き棒７０３により酸化炉（炉体）の中央部に挿入され
る。酸化炉を形成する高純度石英製のチューブ７０４内
には高純度の酸素ガス、または水素と酸素が燃焼した混
合ガス、あるいはこれらの酸化性ガスにＨＣｌを混合し
たプロセスガス７０５が流れている。プロセスガス７０
５は酸化速度を制御する目的で窒素ガス等の不活性ガス
で稀釈されている場合もある。チューブ７０４は周囲か
らヒーター７０６により加熱されて、中央部は精密に温
度制御されている。チューブ７０４とヒーター７０６の
間には高純度ＳｉＣ製のライナー管（均熱管）７０７が
挿入されている。ライナー管７０７はヒーター７０６か
らチューブ７０４への汚染を防ぎ炉温を均等かつ安定に
する役目を持っている。８００〜１２００℃程度に加熱
されたシリコンウェハ７０１はプロセスガス７０５によ
り酸化され、表面に熱酸化膜が形成される。酸化膜の厚
さは、酸化炉の温度、プロセスガスの組成及び混合比や
稀釈率、処理時間により決定される。
アナログ回路のアンプや、バイポーラトランジスタ構成
の光センサに使用する場合、広いコレクタ電流の範囲に
おいて電流増幅率ＨFEの変化が小さい特性のものが望ま
れる。 （従来例２）従来、半導体装置における金属−半導体コ
ンタクトにおいては、その接合界面における半導体の面
方位は半導体基板の基板面方位により決定されており、
また電極材料としては、通常配線材料と同じ金属が使用
されている。 （従来例３）半導体装置を製造する上で、必要欠くべか
らざる工程のひとつに酸化膜形成がある。一般的に酸化
膜は熱酸化法により形成される。図３７は従来技術に係
る横型の半導体製造装置を示したものである。酸処理及
び不純物の含有量を極限まで少なくした超純水により、
表面にわずかながら付着している重金属類やナトリウム
類を徹底して取除かれたシリコンウェハ７０１は、高純
度石英製のボート７０２内に並べられ、高純度石英製の
引き棒７０３により酸化炉（炉体）の中央部に挿入され
る。酸化炉を形成する高純度石英製のチューブ７０４内
には高純度の酸素ガス、または水素と酸素が燃焼した混
合ガス、あるいはこれらの酸化性ガスにＨＣｌを混合し
たプロセスガス７０５が流れている。プロセスガス７０
５は酸化速度を制御する目的で窒素ガス等の不活性ガス
で稀釈されている場合もある。チューブ７０４は周囲か
らヒーター７０６により加熱されて、中央部は精密に温
度制御されている。チューブ７０４とヒーター７０６の
間には高純度ＳｉＣ製のライナー管（均熱管）７０７が
挿入されている。ライナー管７０７はヒーター７０６か
らチューブ７０４への汚染を防ぎ炉温を均等かつ安定に
する役目を持っている。８００〜１２００℃程度に加熱
されたシリコンウェハ７０１はプロセスガス７０５によ
り酸化され、表面に熱酸化膜が形成される。酸化膜の厚
さは、酸化炉の温度、プロセスガスの組成及び混合比や
稀釈率、処理時間により決定される。
【０００７】スカベンジャー７０８の役割は、酸化に寄
与しなかった残ガス７０９の回収と、酸化炉より放出さ
れる多量の熱を清浄作業域（クリーンベンチ）７１０に
及ばさせないことである。スカベンジャー７０８には、
残ガス７０９を回収するためのダクト７１１が接続され
ている。 （従来例４）従来の集積回路においては、各セル間の電
気的接続を行なうために、セル上をその表面に沿って延
びる配線層が設けられるが、この配線層は、セルと外部
との境界線で段切れを生じ易い。この段切れの原因は、
セルの高さがセル外部の高さと異なること境界部分にで
段差が生じること、およびセル境界線近傍に存在する各
種高反射率薄膜によるハレーションが起こり易いことで
ある。 （従来例５）従来、同一基板上に形成されるバイポーラ
トランジスタは全てほぼ同じエミッタ接地の降伏電圧を
有するため半導体素子を設計する上でその用途に関わら
ず、最も高い降伏電圧を必要とするバイポーラトランジ
スタにより、全てのバイポーラトランジスタの降伏電圧
は決まるように構成されている。
与しなかった残ガス７０９の回収と、酸化炉より放出さ
れる多量の熱を清浄作業域（クリーンベンチ）７１０に
及ばさせないことである。スカベンジャー７０８には、
残ガス７０９を回収するためのダクト７１１が接続され
ている。 （従来例４）従来の集積回路においては、各セル間の電
気的接続を行なうために、セル上をその表面に沿って延
びる配線層が設けられるが、この配線層は、セルと外部
との境界線で段切れを生じ易い。この段切れの原因は、
セルの高さがセル外部の高さと異なること境界部分にで
段差が生じること、およびセル境界線近傍に存在する各
種高反射率薄膜によるハレーションが起こり易いことで
ある。 （従来例５）従来、同一基板上に形成されるバイポーラ
トランジスタは全てほぼ同じエミッタ接地の降伏電圧を
有するため半導体素子を設計する上でその用途に関わら
ず、最も高い降伏電圧を必要とするバイポーラトランジ
スタにより、全てのバイポーラトランジスタの降伏電圧
は決まるように構成されている。
【０００８】
【発明が解決しようとする課題】（課題１）しかしなが
ら、従来のバイポーラトランジスタでは微細化するにつ
れコレクタ電流の変化に伴う電流増幅率の変化が大きく
なるという問題があり、従来例１で述べたような広いコ
レクタ電流の範囲において電流増幅率ＨFEの変化が小さ
い特性のバイポーラトランジスタを得ることは出来なか
った。
ら、従来のバイポーラトランジスタでは微細化するにつ
れコレクタ電流の変化に伴う電流増幅率の変化が大きく
なるという問題があり、従来例１で述べたような広いコ
レクタ電流の範囲において電流増幅率ＨFEの変化が小さ
い特性のバイポーラトランジスタを得ることは出来なか
った。
【０００９】特に、トランジスタ動作の高速化、高電流
増幅率化、高周波領域での使用限界の向上のために、ベ
ース領域からエミッタ領域への少数キャリアの注入を抑
制するバイポーラトランジスタでは前記の問題が顕著に
現われる。
増幅率化、高周波領域での使用限界の向上のために、ベ
ース領域からエミッタ領域への少数キャリアの注入を抑
制するバイポーラトランジスタでは前記の問題が顕著に
現われる。
【００１０】この問題について図３５、図３６を用いて
説明する。バイポーラトランジスタのベース電流ＩB は
次式で表せる。
説明する。バイポーラトランジスタのベース電流ＩB は
次式で表せる。
【００１１】
【数１】ＩB ＝ＩB diff＋ＩBrec＋Ｉrec ＩB diff：ベースからエミッタへ注入された正孔の拡散
電流 ＩB rec ：ベース内部で再結合する正孔の再結合電流 Ｉrec ：空乏領域での再結合電流 これらの成分のうちＩB diffおよびＩB rec はエミッタ
・ベース間電圧ＶBEに関して、 ＩB diff，ＩB rec ∝ｅｘｐ（ＶBE／ＫＴ） の関係をとり、Ｉrec は、 Ｉrec ∝ｅｘｐ（ＶBE／２ＫＴ） の関係をもつ（Ｋ：ボルツマン定数、Ｔ：温度）。ま
た、コレクタ電流ＩC は、 ＩC ∝ｅｘｐ（ＶBE／ＫＴ） の関係をもつ。
電流 ＩB rec ：ベース内部で再結合する正孔の再結合電流 Ｉrec ：空乏領域での再結合電流 これらの成分のうちＩB diffおよびＩB rec はエミッタ
・ベース間電圧ＶBEに関して、 ＩB diff，ＩB rec ∝ｅｘｐ（ＶBE／ＫＴ） の関係をとり、Ｉrec は、 Ｉrec ∝ｅｘｐ（ＶBE／２ＫＴ） の関係をもつ（Ｋ：ボルツマン定数、Ｔ：温度）。ま
た、コレクタ電流ＩC は、 ＩC ∝ｅｘｐ（ＶBE／ＫＴ） の関係をもつ。
【００１２】従来のバイポーラトランジスタでは、ＩB
diff≫ＩB rec 、Ｉrec であるためエミッタ・ベース間
電圧ＶBEに対するコレクタ電流ＩC 、ベース電流ＩB の
関係は、図３５に実線で示したように、ＩC ，ＩB を常
用対数にとるとＩC ，ＩB いずれも傾き（log ｅ）／Ｋ
Ｔの直線となる。なお、高電流領域では導電率変調など
の効果によってコレクタ電流、ベース電流、共にエミッ
タベース間電圧に関して∝ｅｘｐ（ＶBE／ＫＴ）の関係
をとらなくなる。
diff≫ＩB rec 、Ｉrec であるためエミッタ・ベース間
電圧ＶBEに対するコレクタ電流ＩC 、ベース電流ＩB の
関係は、図３５に実線で示したように、ＩC ，ＩB を常
用対数にとるとＩC ，ＩB いずれも傾き（log ｅ）／Ｋ
Ｔの直線となる。なお、高電流領域では導電率変調など
の効果によってコレクタ電流、ベース電流、共にエミッ
タベース間電圧に関して∝ｅｘｐ（ＶBE／ＫＴ）の関係
をとらなくなる。
【００１３】ここで、バイポーラトランジスタの電流増
幅率ＨFEは、ＩC ／ＩB で定義されるため、理想的には
電流増幅率はコレクタ電流の値によらず一定となる。
幅率ＨFEは、ＩC ／ＩB で定義されるため、理想的には
電流増幅率はコレクタ電流の値によらず一定となる。
【００１４】しかしながら、バイポーラトランジスタが
微細化されるにつれ、前記空乏領域での再結合電流Ｉ
rec がベースからエミッタへ注入された正孔の拡散電流
ＩB diffに対して無視できなくなり、図３５の破線で示
したようなｅｘｐ（ＶBE／２ＫＴ）に比例する成分がベ
ース電流に影響を与えるため、ベース電流は一点鎖線で
示したような曲線となる。前記のように電流増幅率ＨFE
はＩC ／ＩB で定義されるため、このような場合、コレ
クタ電流が低電流な領域では、電流増幅率が低下すると
いう現象が起こる。
微細化されるにつれ、前記空乏領域での再結合電流Ｉ
rec がベースからエミッタへ注入された正孔の拡散電流
ＩB diffに対して無視できなくなり、図３５の破線で示
したようなｅｘｐ（ＶBE／２ＫＴ）に比例する成分がベ
ース電流に影響を与えるため、ベース電流は一点鎖線で
示したような曲線となる。前記のように電流増幅率ＨFE
はＩC ／ＩB で定義されるため、このような場合、コレ
クタ電流が低電流な領域では、電流増幅率が低下すると
いう現象が起こる。
【００１５】このようなコレクタ電流ＩC の電流増幅率
依存性を小さくするためにはＩrecを小さく抑えること
が必要である。
依存性を小さくするためにはＩrecを小さく抑えること
が必要である。
【００１６】また、前記したベース領域からエミッタ領
域への少数キャリアの注入を抑制するバイポーラトラン
ジスタでは、ベースからエミッタへ注入された正孔の拡
散電流ＩB diffが小さいために、空乏領域での再結合電
流Ｉrec の影響を受けやすく、コレクタ電流ＩC の電流
増幅率依存性を小さくするためには空乏領域での再結合
電流Ｉrec の制御が必須である。
域への少数キャリアの注入を抑制するバイポーラトラン
ジスタでは、ベースからエミッタへ注入された正孔の拡
散電流ＩB diffが小さいために、空乏領域での再結合電
流Ｉrec の影響を受けやすく、コレクタ電流ＩC の電流
増幅率依存性を小さくするためには空乏領域での再結合
電流Ｉrec の制御が必須である。
【００１７】このような、ベース領域からエミッタ領域
への少数キャリアの注入を抑制するバイポーラトランジ
スタとしては、（１） トンネル電流を流し得る薄膜
と、該薄膜に積層され、エミッタ領域との間に少数キャ
リアの注入を抑制あるいは阻止するようなエネルギーギ
ャップを形成する多結晶層を有し、かつ、エミッタ領域
が、少数キャリアの拡散長よりも薄い厚みに設定されて
いる半導体装置、（２） マイクロクリスタル（μｃ）
やアモルファス半導体などをエミッタ領域として用い
た、エミッタ領域のエネルギーバンドギャップがベース
領域のエネルギーバンドギャップよりも広い半導体装
置、などが挙げられる。
への少数キャリアの注入を抑制するバイポーラトランジ
スタとしては、（１） トンネル電流を流し得る薄膜
と、該薄膜に積層され、エミッタ領域との間に少数キャ
リアの注入を抑制あるいは阻止するようなエネルギーギ
ャップを形成する多結晶層を有し、かつ、エミッタ領域
が、少数キャリアの拡散長よりも薄い厚みに設定されて
いる半導体装置、（２） マイクロクリスタル（μｃ）
やアモルファス半導体などをエミッタ領域として用い
た、エミッタ領域のエネルギーバンドギャップがベース
領域のエネルギーバンドギャップよりも広い半導体装
置、などが挙げられる。
【００１８】次に、なぜバイポーラトランジスタが微細
化されるにつれ前記空乏領域での再結合電流Ｉrec が無
視できなくなるか図３６を用いて説明する。
化されるにつれ前記空乏領域での再結合電流Ｉrec が無
視できなくなるか図３６を用いて説明する。
【００１９】図３６は、バイポーラトランジスタのエミ
ッタ領域近傍の断面図である。
ッタ領域近傍の断面図である。
【００２０】図３６において、１０１は第２導電型の第
２の主電極領域たるコレクタ領域、１０２は第１導電型
の制御電極領域たるベース領域、１０３は第２導電型の
第１の主電極領域たるエミッタ領域、１０４はＡＬ、ポ
リシリコンなどを用いたエミッタ領域の引出し電極、１
０５はシリコン酸化膜などの絶縁膜である。このような
構造のトランジスタでは、ベース領域１０２とエミッタ
領域１０３の接合近傍には治金学的接合の空乏領域１０
６が形成され、ベース領域１０２と絶縁膜１０５の界面
近傍には表面空乏領域１０７が形成される。
２の主電極領域たるコレクタ領域、１０２は第１導電型
の制御電極領域たるベース領域、１０３は第２導電型の
第１の主電極領域たるエミッタ領域、１０４はＡＬ、ポ
リシリコンなどを用いたエミッタ領域の引出し電極、１
０５はシリコン酸化膜などの絶縁膜である。このような
構造のトランジスタでは、ベース領域１０２とエミッタ
領域１０３の接合近傍には治金学的接合の空乏領域１０
６が形成され、ベース領域１０２と絶縁膜１０５の界面
近傍には表面空乏領域１０７が形成される。
【００２１】表面空乏領域１０７は、絶縁膜１０５中の
固定電荷、可動イオン電荷や、絶縁膜１０５とベース領
域１０２の界面の界面トラップ電荷や、絶縁膜１０５上
に形成された電極１０４とベース領域１０２との仕事関
数差などによって形成される。
固定電荷、可動イオン電荷や、絶縁膜１０５とベース領
域１０２の界面の界面トラップ電荷や、絶縁膜１０５上
に形成された電極１０４とベース領域１０２との仕事関
数差などによって形成される。
【００２２】前記空乏領域での再結合電流Ｉrec は、治
金学的接合の空乏領域１０６および、表面空乏領域１０
７で発生する。
金学的接合の空乏領域１０６および、表面空乏領域１０
７で発生する。
【００２３】前記数式１において、ベースからエミッタ
へ注入された正孔の拡散電流ＩB diffおよびベース内部
で再結合する正孔の再結合電流ＩBrecはいずれもエミッ
タ領域の面積に比例した値をとる。
へ注入された正孔の拡散電流ＩB diffおよびベース内部
で再結合する正孔の再結合電流ＩBrecはいずれもエミッ
タ領域の面積に比例した値をとる。
【００２４】空乏領域での再結合電流についてみると、
治金学的接合の空乏領域で発生する再結合電流はエミッ
タ領域の面積に比例した値をとるが、表面空乏領域で発
生する再結合電流はエミッタ領域の面積に依存しない。
治金学的接合の空乏領域で発生する再結合電流はエミッ
タ領域の面積に比例した値をとるが、表面空乏領域で発
生する再結合電流はエミッタ領域の面積に依存しない。
【００２５】よってトランジスタ（エミッタ領域）の微
細化が進むにつれ、ベース電流における表面空乏領域で
の再結合電流の占める割合が多くなる。
細化が進むにつれ、ベース電流における表面空乏領域で
の再結合電流の占める割合が多くなる。
【００２６】つまり空乏領域での再結合電流Ｉrec を小
さく抑えるためには、表面空乏領域で発生する再結合電
流を制御する必要がある。
さく抑えるためには、表面空乏領域で発生する再結合電
流を制御する必要がある。
【００２７】表面空乏領域で発生する再結合電流は、半
導体基体表面で空乏領域が形成されないように表面状態
を制御することでほぼ完全に消滅させることができる。
導体基体表面で空乏領域が形成されないように表面状態
を制御することでほぼ完全に消滅させることができる。
【００２８】よってバイポーラトランジスタの電流増幅
率のコレクタ電流依存性を小さくするためには、半導体
基体表面の状態を制御することが必要である。
率のコレクタ電流依存性を小さくするためには、半導体
基体表面の状態を制御することが必要である。
【００２９】本発明の目的は、ベース領域の表面状態を
制御し、表面空乏領域での再結合電流を抑制し、広いコ
レクタ電流の範囲で、電流増幅率の変化の小さい、半導
体装置を提供することである。
制御し、表面空乏領域での再結合電流を抑制し、広いコ
レクタ電流の範囲で、電流増幅率の変化の小さい、半導
体装置を提供することである。
【００３０】本発明の別の目的は、ベース領域の表面状
態を制御し、表面空乏領域での再結合電流を抑制し、広
いコレクタ電流の範囲で、電流増幅率の変化の小さい半
導体装置を作製する製造方法を提供することである。 （課題２）しかしながら上記従来例２では、最適な半導
体面方位、及び金属材料が選択されていないため半導体
装置の製造方法及び動作において次のような課題があっ
た。 （１）金属電極の結晶性が半導体基板面方位の影響を受
ける。 （２）半導体金属コンタクトの電流−電圧特性が、半導
体基板面方位及び電極材料により決定される。 （課題３）しかしながら、上記従来例３に係る半導体製
造装置で成膜を行うと、自然酸化膜が形成されて、製造
された半導体装置の特性を劣化させてしまうという課題
があった。本発明者は、この課題の発生原因を鋭意探究
した。その結果、次なる知見を得た。 （１）従来は、清浄作業域７１０に放出される熱を抑え
るために、ダクト７１１による排気量を残ガス７０９を
排気するのに必要な排気量を超えて（例えば、必要な排
気量の数１０倍の排気量で）強力に行なっていた。その
ために一般的な開管方式の酸化炉では外気を巻込んでし
まい、この巻込まれた外気のために自然酸化膜が発生す
る。 （２）ダクト７１１による排気を抑えても、一般的な開
管方式の酸化炉で酸素ガスと水素ガスを燃焼させた混合
ガスで酸化を行なうと層流が起こり、酸化膜厚分布が劣
化する。
態を制御し、表面空乏領域での再結合電流を抑制し、広
いコレクタ電流の範囲で、電流増幅率の変化の小さい半
導体装置を作製する製造方法を提供することである。 （課題２）しかしながら上記従来例２では、最適な半導
体面方位、及び金属材料が選択されていないため半導体
装置の製造方法及び動作において次のような課題があっ
た。 （１）金属電極の結晶性が半導体基板面方位の影響を受
ける。 （２）半導体金属コンタクトの電流−電圧特性が、半導
体基板面方位及び電極材料により決定される。 （課題３）しかしながら、上記従来例３に係る半導体製
造装置で成膜を行うと、自然酸化膜が形成されて、製造
された半導体装置の特性を劣化させてしまうという課題
があった。本発明者は、この課題の発生原因を鋭意探究
した。その結果、次なる知見を得た。 （１）従来は、清浄作業域７１０に放出される熱を抑え
るために、ダクト７１１による排気量を残ガス７０９を
排気するのに必要な排気量を超えて（例えば、必要な排
気量の数１０倍の排気量で）強力に行なっていた。その
ために一般的な開管方式の酸化炉では外気を巻込んでし
まい、この巻込まれた外気のために自然酸化膜が発生す
る。 （２）ダクト７１１による排気を抑えても、一般的な開
管方式の酸化炉で酸素ガスと水素ガスを燃焼させた混合
ガスで酸化を行なうと層流が起こり、酸化膜厚分布が劣
化する。
【００３１】図３８は、内径φ１８０ｍｍの石英チュー
ブに水分や酸素をほとんど含まない高純度の窒素を流し
た場合の石英チューブの開放端から１ｍｍ内部に入った
地点における酸素濃度の関係を、スカベンジャーダクト
の開閉をパラメーターにして示したものである。その他
の条件は図中に示してある。
ブに水分や酸素をほとんど含まない高純度の窒素を流し
た場合の石英チューブの開放端から１ｍｍ内部に入った
地点における酸素濃度の関係を、スカベンジャーダクト
の開閉をパラメーターにして示したものである。その他
の条件は図中に示してある。
【００３２】これによると、スカベンジャーダクトを開
いた状態では窒素流量１０リットル／ｍｉｎでは酸素濃
度が５．４％である。大気中の酸素濃度が約２０％であ
ること、石英チューブには高純度の窒素ガスを流してい
ることを考えると、かかる酸素濃度は極めて高い。この
ことは、スカベンジャーダクトによる外気の巻込み量が
大きいことを示している。図３８から、スカベンジャー
ダクトを閉じれば、外気の巻込みをある程度防ぐことも
できることもわかるが、清浄作業域の温度が上昇してし
まい実用的でない。
いた状態では窒素流量１０リットル／ｍｉｎでは酸素濃
度が５．４％である。大気中の酸素濃度が約２０％であ
ること、石英チューブには高純度の窒素ガスを流してい
ることを考えると、かかる酸素濃度は極めて高い。この
ことは、スカベンジャーダクトによる外気の巻込み量が
大きいことを示している。図３８から、スカベンジャー
ダクトを閉じれば、外気の巻込みをある程度防ぐことも
できることもわかるが、清浄作業域の温度が上昇してし
まい実用的でない。
【００３３】一方、閉管式の場合は、酸化時に外気の巻
込みを防ぐことは可能である。しかし、閉管式の場合で
あってもウェハの出し入れを行う際には一時的に開状態
になってしまい、ウェハを炉体中央部まで挿入する間に
自然酸化膜が形成されてしまう。特に、半導体装置の微
細化によってゲート酸化膜厚は１００Å以下の薄さが必
要とされており、かかる自然酸化膜の存在が半導体装置
の特性に影響を与えてしまう。 （課題４）上記従来例４で述べたような原因による段切
れを防止するため、従来では、１）段差の低減、２）薄
膜の反射率低下、３）ハレーションの影響を受けないよ
うなフォトリソグラフィ技術の適用、といった、主とし
てプロセスの改善によってこの問題を回避していた。こ
れらの対策は正統的なものではあるが、プロセスの複雑
化、精密化を必要とするため、必然的にコストアップを
招く。
込みを防ぐことは可能である。しかし、閉管式の場合で
あってもウェハの出し入れを行う際には一時的に開状態
になってしまい、ウェハを炉体中央部まで挿入する間に
自然酸化膜が形成されてしまう。特に、半導体装置の微
細化によってゲート酸化膜厚は１００Å以下の薄さが必
要とされており、かかる自然酸化膜の存在が半導体装置
の特性に影響を与えてしまう。 （課題４）上記従来例４で述べたような原因による段切
れを防止するため、従来では、１）段差の低減、２）薄
膜の反射率低下、３）ハレーションの影響を受けないよ
うなフォトリソグラフィ技術の適用、といった、主とし
てプロセスの改善によってこの問題を回避していた。こ
れらの対策は正統的なものではあるが、プロセスの複雑
化、精密化を必要とするため、必然的にコストアップを
招く。
【００３４】本発明は、このようにプロセスの複雑化、
精密化招くことなしに、既存のプロセスを用いて段切れ
の問題を解決することができる集積回路を提供すること
を目的としている。 （課題５）しかしながら、上記従来例５では、同一チッ
プ上に二種以上の電源系を有するバイポーラトランジス
タを形成する場合、バイポーラトランジスタの上記降伏
電圧と遮断周波数を決定している埋込層とベースとの距
離は、高い電源系にあわせ大きくする必要があるため電
源電圧の低い系で用いられるバイポーラトランジスタの
遮断周波数は低くなるという課題があった。
精密化招くことなしに、既存のプロセスを用いて段切れ
の問題を解決することができる集積回路を提供すること
を目的としている。 （課題５）しかしながら、上記従来例５では、同一チッ
プ上に二種以上の電源系を有するバイポーラトランジス
タを形成する場合、バイポーラトランジスタの上記降伏
電圧と遮断周波数を決定している埋込層とベースとの距
離は、高い電源系にあわせ大きくする必要があるため電
源電圧の低い系で用いられるバイポーラトランジスタの
遮断周波数は低くなるという課題があった。
【００３５】
【課題を解決するための手段】本願第１の発明の半導体
装置は、上記課題１を解決するものであり、第１導電型
の半導体からなる制御電極領域と、該制御電極領域と接
して設けられ該第１導電型と導電型の異なる第２導電型
の半導体からなる第１及び第２の主電極領域とを備える
とともに、半導体基板表面側に前記制御電極領域と前記
第１の主電極領域とが設けられている半導体装置におい
て、前記第１の主電極領域と前記制御電極領域との接合
近傍を含む前記制御電極領域表面上に絶縁膜を介して制
御電極領域の表面状態を制御する電極を設けたことを特
徴とする。
装置は、上記課題１を解決するものであり、第１導電型
の半導体からなる制御電極領域と、該制御電極領域と接
して設けられ該第１導電型と導電型の異なる第２導電型
の半導体からなる第１及び第２の主電極領域とを備える
とともに、半導体基板表面側に前記制御電極領域と前記
第１の主電極領域とが設けられている半導体装置におい
て、前記第１の主電極領域と前記制御電極領域との接合
近傍を含む前記制御電極領域表面上に絶縁膜を介して制
御電極領域の表面状態を制御する電極を設けたことを特
徴とする。
【００３６】本願第１の発明の半導体装置の製造方法
は、上記課題１を解決するものであり、上記本願第１の
発明の半導体装置を作製する際、前記制御電極領域の表
面状態を制御する電極が、第１の主電極領域を形成する
時にマスクとして使用されることを特徴とする。
は、上記課題１を解決するものであり、上記本願第１の
発明の半導体装置を作製する際、前記制御電極領域の表
面状態を制御する電極が、第１の主電極領域を形成する
時にマスクとして使用されることを特徴とする。
【００３７】本願第２の発明の半導体装置は、半導体領
域と金属とを接して設けることで電気的な接続を行う半
導体装置において、前記半導体領域の導電型及び前記半
導体領域の接続面の面方位に対応して、前記金属の材料
を選択したことを特徴とする。
域と金属とを接して設けることで電気的な接続を行う半
導体装置において、前記半導体領域の導電型及び前記半
導体領域の接続面の面方位に対応して、前記金属の材料
を選択したことを特徴とする。
【００３８】本願第３の発明の半導体製造装置は、炉体
と、清浄作業域と、該炉体と該清浄作業域とに渡る閉管
と、該炉体へのウェハ搬入、搬出を該閉管内で行なうた
めの動力伝達手段と、を有することを特徴とする。
と、清浄作業域と、該炉体と該清浄作業域とに渡る閉管
と、該炉体へのウェハ搬入、搬出を該閉管内で行なうた
めの動力伝達手段と、を有することを特徴とする。
【００３９】本願第３の発明の半導体製造方法は、炉体
へのウェハ搬入、搬出を閉管内で行なうことを特徴とす
る。
へのウェハ搬入、搬出を閉管内で行なうことを特徴とす
る。
【００４０】本願第４の発明の集積回路は、複数のセル
が規則的なパターンで配列され、各セルが隣接するセル
に対して配線層で接続されているとともに、前記配線層
が前記パターンの外部に延びている集積回路において、
前記セルパターンと外部との境界部分で、前記配線層の
レイアウトが他の部分と異なっていることを特徴とす
る。
が規則的なパターンで配列され、各セルが隣接するセル
に対して配線層で接続されているとともに、前記配線層
が前記パターンの外部に延びている集積回路において、
前記セルパターンと外部との境界部分で、前記配線層の
レイアウトが他の部分と異なっていることを特徴とす
る。
【００４１】本願第４の発明の一つの態様によれば、セ
ルパターンと外部との境界部分での線層のレイアウト
は、境界部分で配線の太さを太くすることからなる。
ルパターンと外部との境界部分での線層のレイアウト
は、境界部分で配線の太さを太くすることからなる。
【００４２】また本願第４の発明の他の態様によれば、
境界部分で配線層が境界線に対して斜めに引出される。
あるいは境界部分で配線層は、前記セル中に存在する高
反射率薄膜の下方に存在する配線層に接続される。また
配線は境界部分で上下２層となっていてもよい。さらに
境界部分に位置するセルに隣接して、該セルとの間の段
差を低減させることができる厚さのダミーセルが設けら
れてもよく、あるいは境界部分に位置するセルに隣接し
て、該セルとは異なる高反射率パターンを除去したダミ
ーセルが設けられてもよい。
境界部分で配線層が境界線に対して斜めに引出される。
あるいは境界部分で配線層は、前記セル中に存在する高
反射率薄膜の下方に存在する配線層に接続される。また
配線は境界部分で上下２層となっていてもよい。さらに
境界部分に位置するセルに隣接して、該セルとの間の段
差を低減させることができる厚さのダミーセルが設けら
れてもよく、あるいは境界部分に位置するセルに隣接し
て、該セルとは異なる高反射率パターンを除去したダミ
ーセルが設けられてもよい。
【００４３】本願第５の発明の半導体装置は、第１導電
型のエミッタ、第２導電型のベース、および第１導電型
のコレクタを有するバイポーラトランジスタのコレクタ
領域において、コレクタ抵抗を低減させるために設けら
れた高濃度の第１導電型の領域のうち、ベース直下の面
積が前記ベースの面積より小さいことを特徴とする。
型のエミッタ、第２導電型のベース、および第１導電型
のコレクタを有するバイポーラトランジスタのコレクタ
領域において、コレクタ抵抗を低減させるために設けら
れた高濃度の第１導電型の領域のうち、ベース直下の面
積が前記ベースの面積より小さいことを特徴とする。
【００４４】
【作用】（本願第１の発明の作用）本願第１の発明の半
導体装置は、第１の主電極領域と制御電極領域との接合
近傍を含む制御電極領域表面上に絶縁膜を介して制御電
極領域の表面状態を制御する電極を設け、該電極に所定
の電圧を印加することで、表面空乏領域での再結合電流
を抑制するものである。
導体装置は、第１の主電極領域と制御電極領域との接合
近傍を含む制御電極領域表面上に絶縁膜を介して制御電
極領域の表面状態を制御する電極を設け、該電極に所定
の電圧を印加することで、表面空乏領域での再結合電流
を抑制するものである。
【００４５】本願第１の発明の半導体装置の製造方法
は、上記本願第１の発明の半導体装置を作製する際、前
記制御電極領域の表面状態を制御する電極を、第１の主
電極領域を形成する時にマスクとして使用することで、
自己整合的に該電極が第１の主電極領域と制御電極領域
との接合近傍を含む制御電極領域表面上に絶縁膜を介し
て配されるようにしたものである。
は、上記本願第１の発明の半導体装置を作製する際、前
記制御電極領域の表面状態を制御する電極を、第１の主
電極領域を形成する時にマスクとして使用することで、
自己整合的に該電極が第１の主電極領域と制御電極領域
との接合近傍を含む制御電極領域表面上に絶縁膜を介し
て配されるようにしたものである。
【００４６】ここで、どのような条件で制御電極領域の
表面状態を制御する電極を形成すれば良いか考える。
表面状態を制御する電極を形成すれば良いか考える。
【００４７】制御電極領域となるベース領域がＰ型半導
体であり、絶縁膜を介して電極がある場合、半導体のフ
ラットバンド電圧ＶFBは以下の式で表せる。
体であり、絶縁膜を介して電極がある場合、半導体のフ
ラットバンド電圧ＶFBは以下の式で表せる。
【００４８】
【数２】 φMS：電極とベース領域の仕事関数差 ＱSS：単位面積当りの界面電荷 ＣO ：絶縁膜の容量 ｘO ：絶縁膜の厚さ ρ ：絶縁膜中の電荷 Ｐ型半導体の表面を空乏化しないようにするためには、
フラットバンド電圧ＶFBより負の電圧を電極にかければ
良いことになる。
フラットバンド電圧ＶFBより負の電圧を電極にかければ
良いことになる。
【００４９】上記数式２において、
【００５０】
【数３】 の項は、ＣＶＤ法などによって形成した膜では非常に大
きな値となるが、良好な条件で形成した熱酸化膜などで
は無視できる。また、ＱSS／ＣO 項について見ても、Ｑ
SSは良好な条件で形成した熱酸化膜では大きくても１０
11〔ｃｍ-3〕であり、この時、酸化膜の厚さが２００
〔Å〕とすると、ＱSS／ＣO ＝０．０９３〔Ｖ〕とな
る。
きな値となるが、良好な条件で形成した熱酸化膜などで
は無視できる。また、ＱSS／ＣO 項について見ても、Ｑ
SSは良好な条件で形成した熱酸化膜では大きくても１０
11〔ｃｍ-3〕であり、この時、酸化膜の厚さが２００
〔Å〕とすると、ＱSS／ＣO ＝０．０９３〔Ｖ〕とな
る。
【００５１】この時、電極をＰ型多結晶シリコンで作成
し、その不純物濃度を１×１０20〔ｃｍ-3〕とすると、
一般的に用いられているベースの不純物濃度１×１０17
〜１×１０18〔ｃｍ-3〕の範囲ではφMS＝０．１２〜
０．１８〔Ｖ〕となる。
し、その不純物濃度を１×１０20〔ｃｍ-3〕とすると、
一般的に用いられているベースの不純物濃度１×１０17
〜１×１０18〔ｃｍ-3〕の範囲ではφMS＝０．１２〜
０．１８〔Ｖ〕となる。
【００５２】よって、ＶFB＝０．０３〜０．０９〔Ｖ〕
となる。ベース表面を空乏化させないためにはフラット
バンド電圧ＶFBよりも負の電圧をかければ良いのである
から、このような場合、ベース領域をＰ型多結晶シリコ
ンと同電位あるいは正の電位にすれば良いことになる。 （本願第２の発明の作用）本願第２の発明の半導体装置
は、半導体領域と金属とを接して設けることで電気的な
接続を行う半導体装置において、前記半導体領域の導電
型及び前記半導体領域の接続面の面方位に対応して、前
記金属の材料を選択することで、半導体装置の高性能化
を図ったものである。 （本願第３の発明の作用）本願第３の発明の半導体製造
装置は、炉体と、清浄作業域と、該炉体と該清浄作業域
とに渡る閉管と、該炉体へのウェハ搬入、搬出を該閉管
内で行なうための動力伝達手段とを設けることで、該動
力伝達手段を用いてウエハを閉管内で移動させ、清浄作
業，加熱処理を閉管内で行い、外気の巻き込みによる影
響を受けることなく、酸化膜等を形成するものである。
となる。ベース表面を空乏化させないためにはフラット
バンド電圧ＶFBよりも負の電圧をかければ良いのである
から、このような場合、ベース領域をＰ型多結晶シリコ
ンと同電位あるいは正の電位にすれば良いことになる。 （本願第２の発明の作用）本願第２の発明の半導体装置
は、半導体領域と金属とを接して設けることで電気的な
接続を行う半導体装置において、前記半導体領域の導電
型及び前記半導体領域の接続面の面方位に対応して、前
記金属の材料を選択することで、半導体装置の高性能化
を図ったものである。 （本願第３の発明の作用）本願第３の発明の半導体製造
装置は、炉体と、清浄作業域と、該炉体と該清浄作業域
とに渡る閉管と、該炉体へのウェハ搬入、搬出を該閉管
内で行なうための動力伝達手段とを設けることで、該動
力伝達手段を用いてウエハを閉管内で移動させ、清浄作
業，加熱処理を閉管内で行い、外気の巻き込みによる影
響を受けることなく、酸化膜等を形成するものである。
【００５３】本願第３の発明の半導体製造方法は、炉体
へのウェハ搬入、搬出を閉管内で行なうことで、外気の
巻き込みによる影響を受けることなく、酸化膜等を形成
するものである。 （本願第４の発明の作用）本願第４の発明によれば、設
計上の工夫によって、集積回路の製造プロセスを大幅に
変更することなく、配線層の段切れの問題に解決するこ
とができる。したがって新たなプロセス開発に要する開
発期間および開発コストは全く不要となり、また量産時
のランニングコストの上昇も伴なわない。 （本願第５の発明の作用）本願第５の発明による半導体
装置においては、バイポーラトランジスタのコレクタ部
の低抵抗化のために用いる埋込層の形状を、従来の長方
形からくし形もしくは格子状等の形状とし、コレクタと
ベースとの間の単位面積あたりの接合容量の異なるバイ
ポーラトランジスタを形成することにより、２種以上の
上記降伏電圧を有するバイポーラトランジスタを工程の
追加なしに同時に形成することが可能となる。
へのウェハ搬入、搬出を閉管内で行なうことで、外気の
巻き込みによる影響を受けることなく、酸化膜等を形成
するものである。 （本願第４の発明の作用）本願第４の発明によれば、設
計上の工夫によって、集積回路の製造プロセスを大幅に
変更することなく、配線層の段切れの問題に解決するこ
とができる。したがって新たなプロセス開発に要する開
発期間および開発コストは全く不要となり、また量産時
のランニングコストの上昇も伴なわない。 （本願第５の発明の作用）本願第５の発明による半導体
装置においては、バイポーラトランジスタのコレクタ部
の低抵抗化のために用いる埋込層の形状を、従来の長方
形からくし形もしくは格子状等の形状とし、コレクタと
ベースとの間の単位面積あたりの接合容量の異なるバイ
ポーラトランジスタを形成することにより、２種以上の
上記降伏電圧を有するバイポーラトランジスタを工程の
追加なしに同時に形成することが可能となる。
【００５４】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 ［本願第１の発明の実施例］（実施例１）図１（ａ）は
本発明の半導体装置に係る第１実施例を示す概略的断面
図であり、（ｂ）は（Ａ）の部分拡大図である。
詳細に説明する。 ［本願第１の発明の実施例］（実施例１）図１（ａ）は
本発明の半導体装置に係る第１実施例を示す概略的断面
図であり、（ｂ）は（Ａ）の部分拡大図である。
【００５５】本発明はいかなるバイポーラトランジスタ
（バイポーラトランジスタ構成の光センサ等を含む）に
おいても適用可能と思われるが、前述したように、特
に、トランジスタ動作の高速化、高電流増幅率化、高周
波領域での使用限界の向上などのために制御電極領域と
なるベース領域から第１の主電極領域となるエミッタ領
域への少数キャリアの注入を抑制するバイポーラトラン
ジスタに適用した場合、その効果が顕著となるため、こ
こでは高電流増幅率を目的としたＮＰＮトランジスタを
例に挙げて本発明の実施例の説明を行う。
（バイポーラトランジスタ構成の光センサ等を含む）に
おいても適用可能と思われるが、前述したように、特
に、トランジスタ動作の高速化、高電流増幅率化、高周
波領域での使用限界の向上などのために制御電極領域と
なるベース領域から第１の主電極領域となるエミッタ領
域への少数キャリアの注入を抑制するバイポーラトラン
ジスタに適用した場合、その効果が顕著となるため、こ
こでは高電流増幅率を目的としたＮＰＮトランジスタを
例に挙げて本発明の実施例の説明を行う。
【００５６】図１（ａ），（ｂ）において、１はＰ型半
導体基板、２はコレクタ抵抗低減のため形成されるＮ型
埋め込み領域、３はコレクタ抵抗低減のために形成され
るＮ型領域、４はコレクタ（第２の主電極領域となる）
であるＮ- 領域、５はＰ型のベース領域（制御電極領域
となる）、６はベース抵抗を低減するためのＰ+ 領域、
７はＮ+ エミッタ領域（第１の主電極領域となる）、８
は酸化膜による素子分離領域、９は熱酸化膜などの絶縁
膜、１０はＰ型ポリシリコン領域、１１はトンネル電流
を流しうるＳｉＯ2 薄膜、１２はＮ型ポリシリコン領
域、１３は絶縁膜、１４は絶縁膜、１５はＡＬなどの金
属電極である。本実施例においては、Ｐ型のベース領域
５とＮ+ エミッタ領域７の接合を含んだＰ領域５の表面
上（図１（ｂ）中のＡ部）には絶縁膜９を介してＰ型ポ
リシリコン電極１０の一部を設けており、Ｐ型ベース領
域の表面状態が制御されている。
導体基板、２はコレクタ抵抗低減のため形成されるＮ型
埋め込み領域、３はコレクタ抵抗低減のために形成され
るＮ型領域、４はコレクタ（第２の主電極領域となる）
であるＮ- 領域、５はＰ型のベース領域（制御電極領域
となる）、６はベース抵抗を低減するためのＰ+ 領域、
７はＮ+ エミッタ領域（第１の主電極領域となる）、８
は酸化膜による素子分離領域、９は熱酸化膜などの絶縁
膜、１０はＰ型ポリシリコン領域、１１はトンネル電流
を流しうるＳｉＯ2 薄膜、１２はＮ型ポリシリコン領
域、１３は絶縁膜、１４は絶縁膜、１５はＡＬなどの金
属電極である。本実施例においては、Ｐ型のベース領域
５とＮ+ エミッタ領域７の接合を含んだＰ領域５の表面
上（図１（ｂ）中のＡ部）には絶縁膜９を介してＰ型ポ
リシリコン電極１０の一部を設けており、Ｐ型ベース領
域の表面状態が制御されている。
【００５７】図２〜図６は、図１の半導体装置を得るた
めのプロセスフローを示す断面図である。
めのプロセスフローを示す断面図である。
【００５８】まず図２に示すように、Ｐ型半導体基板１
の所望の場所に、Ｎ型埋め込み領域２を形成した後Ｎ型
エピタキシャル領域４を形成する。続いて所望の場所の
シリコンをエッチングし、選択的にこの部分のみを酸化
することにより素子分離領域８が形成される。この後所
望の場所にＮ型不純物導入を行い、Ｎ型領域３を形成す
る。引き続いて所望の場所にＰ型不純物導入を行う。さ
らに熱酸化などによって絶縁膜９の形成を行う。
の所望の場所に、Ｎ型埋め込み領域２を形成した後Ｎ型
エピタキシャル領域４を形成する。続いて所望の場所の
シリコンをエッチングし、選択的にこの部分のみを酸化
することにより素子分離領域８が形成される。この後所
望の場所にＮ型不純物導入を行い、Ｎ型領域３を形成す
る。引き続いて所望の場所にＰ型不純物導入を行う。さ
らに熱酸化などによって絶縁膜９の形成を行う。
【００５９】次に図３に示すように、所望の場所の絶縁
膜９をエッチングした後、多結晶シリコン１０を減圧Ｃ
ＶＤ法により５５０〜６５０℃の温度で堆積した。その
後この多結晶シリコン１０にイオン注入によってボロン
などのＰ型不純物を導入し、熱処理した。この時基板中
にＰ+ 領域６が形成される。さらに、多結晶シリコン１
０を酸化、あるいはＣＶＤ法によりＳｉＯ2 、Ｓｉ3 Ｎ
4 などの絶縁膜を堆積することにより、多結晶シリコン
１０の上に絶縁膜層１３を形成した。その後、レジスト
パターニングを施し、所望の場所以外の多結晶シリコン
層１０および絶縁膜１３をエッチングした。
膜９をエッチングした後、多結晶シリコン１０を減圧Ｃ
ＶＤ法により５５０〜６５０℃の温度で堆積した。その
後この多結晶シリコン１０にイオン注入によってボロン
などのＰ型不純物を導入し、熱処理した。この時基板中
にＰ+ 領域６が形成される。さらに、多結晶シリコン１
０を酸化、あるいはＣＶＤ法によりＳｉＯ2 、Ｓｉ3 Ｎ
4 などの絶縁膜を堆積することにより、多結晶シリコン
１０の上に絶縁膜層１３を形成した。その後、レジスト
パターニングを施し、所望の場所以外の多結晶シリコン
層１０および絶縁膜１３をエッチングした。
【００６０】次に図４に示すように、多結晶シリコン層
１０および絶縁膜１３をマスクにして自己整合的にＡｓ
+ 、Ｐ+ などのＮ型不純物イオンをイオン注入法によっ
て導入し、さらに熱処理をしてＮ+ 領域７を形成する。
このように多結晶シリコン層１０、および絶縁膜１３を
マスクにして自己整合的にＮ+ 領域を形成するため、Ｐ
領域５とＮ+ 領域７の接合を含んだＰ領域５の表面上
に、絶縁膜９を介してＰ型ポリシリコン電極１０を設け
る構造を作ることができる。この時、Ｐ領域５とＰ型ポ
リシリコン電極１０とは同電位であるので、絶縁膜９
を、固定電荷などの少ない膜に形成すれば、Ｐ領域５の
表面に空乏層が発生しないようにできる。また、Ｎ+ 領
域７の接合深さは、この領域での正孔の拡散長により短
い大きさに設定した。
１０および絶縁膜１３をマスクにして自己整合的にＡｓ
+ 、Ｐ+ などのＮ型不純物イオンをイオン注入法によっ
て導入し、さらに熱処理をしてＮ+ 領域７を形成する。
このように多結晶シリコン層１０、および絶縁膜１３を
マスクにして自己整合的にＮ+ 領域を形成するため、Ｐ
領域５とＮ+ 領域７の接合を含んだＰ領域５の表面上
に、絶縁膜９を介してＰ型ポリシリコン電極１０を設け
る構造を作ることができる。この時、Ｐ領域５とＰ型ポ
リシリコン電極１０とは同電位であるので、絶縁膜９
を、固定電荷などの少ない膜に形成すれば、Ｐ領域５の
表面に空乏層が発生しないようにできる。また、Ｎ+ 領
域７の接合深さは、この領域での正孔の拡散長により短
い大きさに設定した。
【００６１】次に図５に示すように、ＣＶＤ法によりＳ
ｉＯ2 やＳｉ3 Ｏ4 などの絶縁膜を堆積し平行平板型の
エッチング装置を用いて絶縁膜を異方性エッチングし、
Ｐ型ポリシリコン電極１０のエッジにサイドウォールを
残した形状でＮ+ 領域７の表面を露出させた。
ｉＯ2 やＳｉ3 Ｏ4 などの絶縁膜を堆積し平行平板型の
エッチング装置を用いて絶縁膜を異方性エッチングし、
Ｐ型ポリシリコン電極１０のエッジにサイドウォールを
残した形状でＮ+ 領域７の表面を露出させた。
【００６２】次に図６に示すように、薄膜１１を５００
℃〜６５０℃の低温による酸化によって作成し（膜厚は
７〜１５Åとした。）、減圧ＣＶＤ法により多結晶Ｓｉ
１２を堆積した。その後、Ａｓ+ 、Ｐ+ などのＮ型不純
物をイオン注入して導入し、熱処理を行った。
℃〜６５０℃の低温による酸化によって作成し（膜厚は
７〜１５Åとした。）、減圧ＣＶＤ法により多結晶Ｓｉ
１２を堆積した。その後、Ａｓ+ 、Ｐ+ などのＮ型不純
物をイオン注入して導入し、熱処理を行った。
【００６３】この時のイオン注入のドーズ量としては、
５×１０15〜１×１０16〔ｉｏｎｓ／ｃｍ2 〕としアニ
ール温度は９００℃以下とした。
５×１０15〜１×１０16〔ｉｏｎｓ／ｃｍ2 〕としアニ
ール温度は９００℃以下とした。
【００６４】このようにエミッタ領域７上にトンネル電
流を流し得る薄膜１１と、この薄膜上に前記条件でＮ型
多結晶シリコン１２を形成すると、少数キャリアの注入
を抑制あるいは阻止するようなエネルギーギャップが形
成でき、この時、エミッタ領域７の拡散深さをエミッタ
領域７での少数キャリアの拡散長よりも小さく設定する
と、ベース電流を抑制したバイポーラトランジスタを得
ることができる。
流を流し得る薄膜１１と、この薄膜上に前記条件でＮ型
多結晶シリコン１２を形成すると、少数キャリアの注入
を抑制あるいは阻止するようなエネルギーギャップが形
成でき、この時、エミッタ領域７の拡散深さをエミッタ
領域７での少数キャリアの拡散長よりも小さく設定する
と、ベース電流を抑制したバイポーラトランジスタを得
ることができる。
【００６５】次にＣＶＤ法を用い、ＳｉＯ2 膜あるいは
リンやボロンを含んだＳｉＯ2 膜などの絶縁膜１４を形
成し、熱処理を行った。
リンやボロンを含んだＳｉＯ2 膜などの絶縁膜１４を形
成し、熱処理を行った。
【００６６】ついで、引出し電極形成部にコンタクトホ
ールを形成し、ＡＬなどの金属を、スパックリングある
いはＣＶＤ法によって堆積してエッチングし、電極１５
を形成し、図１のような構造の半導体装置（バイポーラ
トランジスタ）を作った。
ールを形成し、ＡＬなどの金属を、スパックリングある
いはＣＶＤ法によって堆積してエッチングし、電極１５
を形成し、図１のような構造の半導体装置（バイポーラ
トランジスタ）を作った。
【００６７】図７に本発明によるバイポーラトランジス
タと、従来のバイポーラトランジスタとの、エミッタ・
ベース間電圧ＶBEに対するコレクタ電流ＩC 、ベース電
流ＩB の関係を示す。
タと、従来のバイポーラトランジスタとの、エミッタ・
ベース間電圧ＶBEに対するコレクタ電流ＩC 、ベース電
流ＩB の関係を示す。
【００６８】従来のバイポーラトランジスタでは、低電
流領域で空乏領域での再結合電流の影響が表れ、ベース
電流が増加しているのに対して、本発明によるバイポー
ラトランジスタでは、ベース電流はコレクタ電流とほぼ
平行になっているのが解る。
流領域で空乏領域での再結合電流の影響が表れ、ベース
電流が増加しているのに対して、本発明によるバイポー
ラトランジスタでは、ベース電流はコレクタ電流とほぼ
平行になっているのが解る。
【００６９】また、図８に、電流増幅率ＨFEのコレクタ
電流ＩC の依存性を示す。上記したように、従来のバイ
ポーラトランジスタでは、低電流領域でベース電流が増
加するため、低電流領域で電流増幅率は低下してしま
う。一方、本発明によるバイポーラトランジスタでは、
広いコレクタ電流の範囲で電流増幅率が２５０００〜３
００００と高い値でほぼ一定の値をとることができた。
電流ＩC の依存性を示す。上記したように、従来のバイ
ポーラトランジスタでは、低電流領域でベース電流が増
加するため、低電流領域で電流増幅率は低下してしま
う。一方、本発明によるバイポーラトランジスタでは、
広いコレクタ電流の範囲で電流増幅率が２５０００〜３
００００と高い値でほぼ一定の値をとることができた。
【００７０】このように、エミッタ・ベース接合近傍を
含むベース領域表面上に絶縁膜を介してベース領域の表
面状態に空乏領域が発生するのを防ぐことによって、電
流増幅率のコレクタ電流依存性を小さくすることができ
た。
含むベース領域表面上に絶縁膜を介してベース領域の表
面状態に空乏領域が発生するのを防ぐことによって、電
流増幅率のコレクタ電流依存性を小さくすることができ
た。
【００７１】ここでは、エミッタ電極として、トンネル
電流を流し得る薄膜と、該薄膜に積層され、前記エミッ
タ領域との間に少数キャリアの注入を抑制あるいは阻止
するようなエネルギーギャップを形成する多結晶層を用
いた場合について述べたが、薄膜１１がなく、電極はＡ
Ｌなどの金属あるいはポリシリコンなどを用いたトラン
ジスタにおいても、ベース領域の表面状態を制御する電
極を設けることにより同様の効果を得ることができる。 （実施例２）図９は本発明の半導体装置に係る第２実施
例を示す概略的断面図である。なお、図１と同一構成部
材については同一符号を付する。
電流を流し得る薄膜と、該薄膜に積層され、前記エミッ
タ領域との間に少数キャリアの注入を抑制あるいは阻止
するようなエネルギーギャップを形成する多結晶層を用
いた場合について述べたが、薄膜１１がなく、電極はＡ
Ｌなどの金属あるいはポリシリコンなどを用いたトラン
ジスタにおいても、ベース領域の表面状態を制御する電
極を設けることにより同様の効果を得ることができる。 （実施例２）図９は本発明の半導体装置に係る第２実施
例を示す概略的断面図である。なお、図１と同一構成部
材については同一符号を付する。
【００７２】実施例１では、ベース領域５を形成してか
らベース領域の表面状態を制御する電極１０を形成した
が、本実施例では、電極１０を形成してからこの電極を
マスクとしてベース領域５をイオン注入によって形成す
る。この場合、ベース領域を規定するマスクが不要とな
る利点がある。
らベース領域の表面状態を制御する電極１０を形成した
が、本実施例では、電極１０を形成してからこの電極を
マスクとしてベース領域５をイオン注入によって形成す
る。この場合、ベース領域を規定するマスクが不要とな
る利点がある。
【００７３】図１０，図１１は、図９の半導体装置を得
るためのプロセスフローの一部を示す断面図である。
るためのプロセスフローの一部を示す断面図である。
【００７４】まず図１０に示すように、Ｐ型半導体基板
１の所望の場所にＮ型埋め込み領域２を形成した後、Ｎ
型エピタキシャル領域４を形成する。続いて所望の場所
のシリコンをエッチングし、選択的にこの部分のみを酸
化することにより素子分離領域８が形成される。この後
所望の場所にＮ型不純物導入を行い、Ｎ型領域３を形成
する。
１の所望の場所にＮ型埋め込み領域２を形成した後、Ｎ
型エピタキシャル領域４を形成する。続いて所望の場所
のシリコンをエッチングし、選択的にこの部分のみを酸
化することにより素子分離領域８が形成される。この後
所望の場所にＮ型不純物導入を行い、Ｎ型領域３を形成
する。
【００７５】次に図１１に示すように、所望の場所の絶
縁膜をエッチングした後、多結晶シリコン１０を減圧Ｃ
ＶＤ法により堆積した。その後、この多結晶シリコン１
０にＰ型不純物を導入し熱処理した。この時基板中にベ
ース抵抗を低減するＰ+ 領域６が形成される。さらに多
結晶シリコン１０を酸化あるいはＣＶＤ法によりＳｉＯ
2 、Ｓｉ3 Ｎ4 などの絶縁膜を堆積することにより、多
結晶シリコン１０の上に絶縁膜１３を形成した。
縁膜をエッチングした後、多結晶シリコン１０を減圧Ｃ
ＶＤ法により堆積した。その後、この多結晶シリコン１
０にＰ型不純物を導入し熱処理した。この時基板中にベ
ース抵抗を低減するＰ+ 領域６が形成される。さらに多
結晶シリコン１０を酸化あるいはＣＶＤ法によりＳｉＯ
2 、Ｓｉ3 Ｎ4 などの絶縁膜を堆積することにより、多
結晶シリコン１０の上に絶縁膜１３を形成した。
【００７６】次にレジストパターニングを施し、所望の
場所以外の多結晶シリコン層１０および絶縁膜１３をエ
ッチングした。さらに多結晶シリコン層１０および絶縁
膜１３をマスクにして自己整合的にＢ+ などのＮ型不純
物をイオン注入法によって導入し、拡散によって注入し
たＰ型不純物が先に形成したＰ+ 領域６にとどくまで熱
処理をしてベース領域５を形成した。
場所以外の多結晶シリコン層１０および絶縁膜１３をエ
ッチングした。さらに多結晶シリコン層１０および絶縁
膜１３をマスクにして自己整合的にＢ+ などのＮ型不純
物をイオン注入法によって導入し、拡散によって注入し
たＰ型不純物が先に形成したＰ+ 領域６にとどくまで熱
処理をしてベース領域５を形成した。
【００７７】以後、実施例１と同様に、多結晶シリコン
層１０および絶縁膜１３をマスクにして自己整合的にエ
ミッタ領域を形成する。 （実施例３）図１２は本発明の半導体装置に係る第３実
施例を示す概略的断面図である。
層１０および絶縁膜１３をマスクにして自己整合的にエ
ミッタ領域を形成する。 （実施例３）図１２は本発明の半導体装置に係る第３実
施例を示す概略的断面図である。
【００７８】実施例１および実施例２では、ベース領域
の表面状態を制御する電極がベース領域の引出し電極を
兼ねていたが、実施例３では、ベース領域の表面状態を
制御する電極と、ベース領域の引出し電極を別々にして
いる。
の表面状態を制御する電極がベース領域の引出し電極を
兼ねていたが、実施例３では、ベース領域の表面状態を
制御する電極と、ベース領域の引出し電極を別々にして
いる。
【００７９】この場合、それぞれの電極で異った電位を
とれるのでベース領域の表面状態を制御する電極はＰ型
ポリシリコンに限らずたとえば、Ｎ型ポリシリコンなど
でも良い。この場合、ベース表面が空乏化しないような
電圧を、この電極に印加する。
とれるのでベース領域の表面状態を制御する電極はＰ型
ポリシリコンに限らずたとえば、Ｎ型ポリシリコンなど
でも良い。この場合、ベース表面が空乏化しないような
電圧を、この電極に印加する。
【００８０】図１２において、２０１はＰ型半導体基
板、２０２はコレクタ抵抗低減のため形成されるＮ型埋
め込み領域、２０３はコレクタ抵抗低減のために形成さ
れるＮ型領域、２０４はコレクタであるＮ- 領域、２０
５はＰ型のベース領域、２０６はベース抵抗を低減する
ためのＰ+ 領域、２０７はＮ+ エミッタ領域、２０８は
酸化膜による素子分離領域、２０９は絶縁膜、２１０は
ベース領域の表面状態を制御する電極、２１１はトンネ
ル電流を流しうるＳｉＯ2 薄膜、２１２はＮ型ポリシリ
コン領域、２１３は絶縁膜、２１４は絶縁膜、２１５は
ＡＬなどの金属電極である。 （実施例４）図１３は本発明の半導体装置に係る第４実
施例を示す概略的断面図である。
板、２０２はコレクタ抵抗低減のため形成されるＮ型埋
め込み領域、２０３はコレクタ抵抗低減のために形成さ
れるＮ型領域、２０４はコレクタであるＮ- 領域、２０
５はＰ型のベース領域、２０６はベース抵抗を低減する
ためのＰ+ 領域、２０７はＮ+ エミッタ領域、２０８は
酸化膜による素子分離領域、２０９は絶縁膜、２１０は
ベース領域の表面状態を制御する電極、２１１はトンネ
ル電流を流しうるＳｉＯ2 薄膜、２１２はＮ型ポリシリ
コン領域、２１３は絶縁膜、２１４は絶縁膜、２１５は
ＡＬなどの金属電極である。 （実施例４）図１３は本発明の半導体装置に係る第４実
施例を示す概略的断面図である。
【００８１】本実施例では、エミッタ領域にマイクロク
リスタルやアモルファス半導体などのエネルギーバンド
ギャップがベース領域のエネルギーバンドギャップより
も広い物質を用いた場合を示す。エミッタ領域以外は実
施例１と同様である。
リスタルやアモルファス半導体などのエネルギーバンド
ギャップがベース領域のエネルギーバンドギャップより
も広い物質を用いた場合を示す。エミッタ領域以外は実
施例１と同様である。
【００８２】図１３において、３０１はＰ型半導体基
板、３０２はコレクタ抵抗低減のために形成されるＮ型
埋め込み領域、３０３はコレクタ抵抗低減のために形成
されるＮ型領域、３０４はコレクタであるＮ- 領域、３
０５はＰ型のベース領域、３０６はベース抵抗低減のた
めのＰ+ 領域、３０８は酸化膜による素子分離領域、３
０９は絶縁膜、３１０はベース領域の表面状態を制御す
る電極、３１２はベース領域よりも広いバンドギャップ
を持つ物質からなるエミッタ領域、３１３，３１４は絶
縁膜、３１５はＡＬなどの金属電極である。 （実施例５）図１４は本発明の半導体装置に係る第５実
施例を示す概略的断面図である。
板、３０２はコレクタ抵抗低減のために形成されるＮ型
埋め込み領域、３０３はコレクタ抵抗低減のために形成
されるＮ型領域、３０４はコレクタであるＮ- 領域、３
０５はＰ型のベース領域、３０６はベース抵抗低減のた
めのＰ+ 領域、３０８は酸化膜による素子分離領域、３
０９は絶縁膜、３１０はベース領域の表面状態を制御す
る電極、３１２はベース領域よりも広いバンドギャップ
を持つ物質からなるエミッタ領域、３１３，３１４は絶
縁膜、３１５はＡＬなどの金属電極である。 （実施例５）図１４は本発明の半導体装置に係る第５実
施例を示す概略的断面図である。
【００８３】本実施例では、ベース領域の表面状態を制
御する電極が、エミッタ領域と同電位になっていること
が特徴である。また、本実施例では、ベース引出し電極
を形成した後、ベース領域、エミッタ領域が自己整合的
に作られるので微細化に向いている。
御する電極が、エミッタ領域と同電位になっていること
が特徴である。また、本実施例では、ベース引出し電極
を形成した後、ベース領域、エミッタ領域が自己整合的
に作られるので微細化に向いている。
【００８４】図１４において、４０１はＰ型半導体基
板、４０２はコレクタ抵抗低減のため形成されるＮ型埋
め込み領域、４０３はコレクタ抵抗低減のために形成さ
れるＮ型領域、４０４はコレクタであるＮ- 領域、４０
５はＰ型ベース領域、４０６はベース抵抗低減のための
Ｐ+ 領域、４０７はＮ型エミッタ領域、４０８は酸化膜
による素子分離領域、４１０はベース領域の引出し電
極、４１１はベース領域の表面状態を制御する電極、４
１２はＮ型多結晶シリコン、４１３は絶縁膜、４１４は
絶縁膜、４１５はＡＬなどの金属電極である。
板、４０２はコレクタ抵抗低減のため形成されるＮ型埋
め込み領域、４０３はコレクタ抵抗低減のために形成さ
れるＮ型領域、４０４はコレクタであるＮ- 領域、４０
５はＰ型ベース領域、４０６はベース抵抗低減のための
Ｐ+ 領域、４０７はＮ型エミッタ領域、４０８は酸化膜
による素子分離領域、４１０はベース領域の引出し電
極、４１１はベース領域の表面状態を制御する電極、４
１２はＮ型多結晶シリコン、４１３は絶縁膜、４１４は
絶縁膜、４１５はＡＬなどの金属電極である。
【００８５】図１５〜図１９に図１４の半導体装置を得
るためのプロセスフローを示す。
るためのプロセスフローを示す。
【００８６】まず図１５に示すように、Ｐ型半導体基板
４０１の所望の場所にＮ型埋め込み領域４０２を形成し
た後Ｎ型エピタキシャル領域４０４を形成する。続いて
所望の場所のシリコンをエッチングし、選択的にこの部
分のみを酸化することにより素子分離領域４０８が形成
される。この後所望の場所にＮ型不純物導入を行いＮ型
領域４０３を形成する。
４０１の所望の場所にＮ型埋め込み領域４０２を形成し
た後Ｎ型エピタキシャル領域４０４を形成する。続いて
所望の場所のシリコンをエッチングし、選択的にこの部
分のみを酸化することにより素子分離領域４０８が形成
される。この後所望の場所にＮ型不純物導入を行いＮ型
領域４０３を形成する。
【００８７】次に図１６に示すように、ＬＰ−ＣＶＤ法
によって多結晶シリコン４１０を堆積した後、Ｐ型不純
物を導入し熱酸化を行い、多結晶シリコン４１０上に酸
化膜４１３を形成する。その後、フォトリングラフィに
よるレジストをマスクに、多結晶シリコン４１０および
酸化膜４１３をエッチングする。
によって多結晶シリコン４１０を堆積した後、Ｐ型不純
物を導入し熱酸化を行い、多結晶シリコン４１０上に酸
化膜４１３を形成する。その後、フォトリングラフィに
よるレジストをマスクに、多結晶シリコン４１０および
酸化膜４１３をエッチングする。
【００８８】次に図１７に示すように、多結晶シリコン
４１０およびＮ型領域４０４を熱酸化する。この時、多
結晶シリコン４１０からＰ型不純物が拡散し、外部ベー
ス領域４０６が形成される。次に多結晶シリコン４１１
を堆積し、異方性エッチングをする。
４１０およびＮ型領域４０４を熱酸化する。この時、多
結晶シリコン４１０からＰ型不純物が拡散し、外部ベー
ス領域４０６が形成される。次に多結晶シリコン４１１
を堆積し、異方性エッチングをする。
【００８９】次に図１８に示すように、エミッタ形成部
において、多結晶シリコン４１０、４１１および酸化膜
４１３をマスクとしてＰ型不純物をイオン注入し、注入
された不純物が拡散して外部ベース領域４０６と接する
まで熱処理を行う。この時多結晶シリコン４１１はＰ型
にドープされる。
において、多結晶シリコン４１０、４１１および酸化膜
４１３をマスクとしてＰ型不純物をイオン注入し、注入
された不純物が拡散して外部ベース領域４０６と接する
まで熱処理を行う。この時多結晶シリコン４１１はＰ型
にドープされる。
【００９０】次に図１９に示すように、再び多結晶シリ
コン４１２を堆積し、Ｎ型不純物を導入した後熱処理を
行い、所望の部分以外はエッチングする。この時の熱処
理の際エミッタ領域４０７が形成される。
コン４１２を堆積し、Ｎ型不純物を導入した後熱処理を
行い、所望の部分以外はエッチングする。この時の熱処
理の際エミッタ領域４０７が形成される。
【００９１】ついで絶縁膜４１４を形成した後、所望の
位置に電極引出し用のコンタクトホールをあけ、金属電
極４１５を形成し図１４に示した半導体装置を得る。
位置に電極引出し用のコンタクトホールをあけ、金属電
極４１５を形成し図１４に示した半導体装置を得る。
【００９２】このようにしてエミッタ領域の引出し電極
であるＮ型多結晶シリコン４１２と同電位であるＰ型多
結晶シリコン４１１が、ベース表面の空乏化を抑制する
電極をなす構造が製造できる。 （実施例６）図２０は本発明の半導体装置に係る第６実
施例を示す概略的断面図である。
であるＮ型多結晶シリコン４１２と同電位であるＰ型多
結晶シリコン４１１が、ベース表面の空乏化を抑制する
電極をなす構造が製造できる。 （実施例６）図２０は本発明の半導体装置に係る第６実
施例を示す概略的断面図である。
【００９３】本実施例は、本発明をラテラルのＰＮＰバ
イポーラトランジスタに応用した場合である。
イポーラトランジスタに応用した場合である。
【００９４】図２０において、５０１はＰ型半導体基
板、５０２はＮ型埋め込み領域、５０３はベース領域で
あるＮ- エピタキシャル層、５０４はベース領域の電極
引出し部のＮ+ 領域、５０５はＰ+ エミッタ領域、５０
６はＰ+ コレクタ領域、５０７は酸化膜による素子分離
領域、５０８は絶縁膜、５０９はベース領域の表面状態
を制御するＮ+ 多結晶Ｓｉ電極、５１０は絶縁膜、５１
１は金属引出し電極である。
板、５０２はＮ型埋め込み領域、５０３はベース領域で
あるＮ- エピタキシャル層、５０４はベース領域の電極
引出し部のＮ+ 領域、５０５はＰ+ エミッタ領域、５０
６はＰ+ コレクタ領域、５０７は酸化膜による素子分離
領域、５０８は絶縁膜、５０９はベース領域の表面状態
を制御するＮ+ 多結晶Ｓｉ電極、５１０は絶縁膜、５１
１は金属引出し電極である。
【００９５】この構造においても、表面状態を制御する
電極は、ベース領域の引出し電極を兼ね、ベースと同電
位にされており、ベース領域表面の空乏化を防いでい
る。Ｎ+ 領域５０４は、Ｎ型多結晶シリコンからのＮ型
不純物の熱拡散によって形成される。また、Ｐ+ エミッ
タ領域５０５およびＰ+ コレクタ領域５０６はいずれ
も、Ｎ型多結晶シリコン５０９をマスクとしてイオン注
入することによって形成する。 ［本願第２の発明の実施例］（実施例１）図２１（ａ）
は本発明の半導体装置の第１実施例を示す概略的断面図
であり、本発明の特徴を最もよく表わす図面であり、Ｃ
ＭＯＳトランジスタの断面を表わしたものである。図２
１（ｂ）は（ａ）のＡ部拡大図である。
電極は、ベース領域の引出し電極を兼ね、ベースと同電
位にされており、ベース領域表面の空乏化を防いでい
る。Ｎ+ 領域５０４は、Ｎ型多結晶シリコンからのＮ型
不純物の熱拡散によって形成される。また、Ｐ+ エミッ
タ領域５０５およびＰ+ コレクタ領域５０６はいずれ
も、Ｎ型多結晶シリコン５０９をマスクとしてイオン注
入することによって形成する。 ［本願第２の発明の実施例］（実施例１）図２１（ａ）
は本発明の半導体装置の第１実施例を示す概略的断面図
であり、本発明の特徴を最もよく表わす図面であり、Ｃ
ＭＯＳトランジスタの断面を表わしたものである。図２
１（ｂ）は（ａ）のＡ部拡大図である。
【００９６】図２１において、６００は（１００）Ｓｉ
基板であり、６０１はＰウェル、６０２はｎ+ 拡散層、
６０３は（１１１）面を有するｎ+ コンタクト部、６０
４はＴｉ薄膜、６０５はＰＳＧ膜、６０６はＡｌ配線、
６０７はフィールド酸化膜、６０８はパッシベーション
膜である。なお、Ｐ+ 層６０９とＡｌ配線６０６とのコ
ンタクトは従来の接続と同様である。
基板であり、６０１はＰウェル、６０２はｎ+ 拡散層、
６０３は（１１１）面を有するｎ+ コンタクト部、６０
４はＴｉ薄膜、６０５はＰＳＧ膜、６０６はＡｌ配線、
６０７はフィールド酸化膜、６０８はパッシベーション
膜である。なお、Ｐ+ 層６０９とＡｌ配線６０６とのコ
ンタクトは従来の接続と同様である。
【００９７】図２１における本発明の効果は、ｎ+ 層６
０２と金属電極（Ｔｉ薄膜）６０４間のシットキー障壁
を通常のＡｌ−ｎ（１００）Ｓｉコンタクトの場合より
も小さくできる点である。
０２と金属電極（Ｔｉ薄膜）６０４間のシットキー障壁
を通常のＡｌ−ｎ（１００）Ｓｉコンタクトの場合より
も小さくできる点である。
【００９８】Ａｌ、Ｃｕ、Ｔｉのｎ型、ｐ型に対するシ
ョットキー障壁高さを（１００）Ｓｉ及び（１１１）Ｓ
ｉに対して次表に示す。
ョットキー障壁高さを（１００）Ｓｉ及び（１１１）Ｓ
ｉに対して次表に示す。
【００９９】
【表１】 コンタクト抵抗を下げるにはショットキー障壁高さφb
の小さな基板面方位と金属の組合せを用いればよい。表
１から、ｎ型シリコンには Ｔｉ／（１１１）Ｓｉ、
ｐ型シリコンには Ａｌ／（１００）Ｓｉ、の組合せ
が、Ａｌ、Ｃｕ、Ｔｉと（１１１）Ｓｉ、（１００）Ｓ
ｉとのコンタクトにおいて最も小さなショットキー障壁
高さを示すことがわかる。 （実施例２）図２２は本発明の半導体装置の第２実施例
を示す概略的断面図であり、同図において、６０１は
（１００）Ｓｉ基板に設けられたＰウェル領域であり、
６０２はｎ+ 層、６０３は（１１１）Ｓｉ面であり、６
０４はＴｉ薄膜、６０５はＰＳＧ膜である。実施例１に
おいては接続部の（１１１）面はピラミッド状にＳｉを
成長させて形成しているが、本実施例においては、図２
２に示すように、エッチングによりＶ字形の溝を形成す
ることで接続部を形成している。この場合（１００）Ｓ
ｉ基板をＫＯＨなどによりエッチングすることで容易に
（１１１）面を形成することが可能である。 （実施例３）図２３は本発明の半導体装置の第３実施例
を示す概略的断面図であり、同図に示すように、本実施
例は、（１００）Ｓｉ基板に設けられたＰウェル領域６
０１の（１００）面と平行に（１１１）面を持つＳｉプ
ラグ６０３を形成することを特徴としている。Ａｌ配線
６０６と（１１１）Ｓｉ６０３とのコンタクトにおいて
は、Ａｌ配線６０６と（１００）Ｓｉとのコンタクトよ
り、Ａｌの結晶性が優れている。このときＡｌは（１１
１）面配向を示し、Ａｌの結晶性が優れている程、熱的
安定性に優れる。即ち、アロイ工程での接合突抜けを抑
制することが可能である。 ［本願第３の発明の実施例］（実施例１）図２４は、本
発明の半導体製造装置の第１の実施例を示す概略的構成
図である。以下図２４を用いて半導体製造装置の構成に
ついて説明しつつ、この半導体製造装置を用いてシリコ
ンウェハの酸化処理を行う製造プロセスについて説明す
る。
の小さな基板面方位と金属の組合せを用いればよい。表
１から、ｎ型シリコンには Ｔｉ／（１１１）Ｓｉ、
ｐ型シリコンには Ａｌ／（１００）Ｓｉ、の組合せ
が、Ａｌ、Ｃｕ、Ｔｉと（１１１）Ｓｉ、（１００）Ｓ
ｉとのコンタクトにおいて最も小さなショットキー障壁
高さを示すことがわかる。 （実施例２）図２２は本発明の半導体装置の第２実施例
を示す概略的断面図であり、同図において、６０１は
（１００）Ｓｉ基板に設けられたＰウェル領域であり、
６０２はｎ+ 層、６０３は（１１１）Ｓｉ面であり、６
０４はＴｉ薄膜、６０５はＰＳＧ膜である。実施例１に
おいては接続部の（１１１）面はピラミッド状にＳｉを
成長させて形成しているが、本実施例においては、図２
２に示すように、エッチングによりＶ字形の溝を形成す
ることで接続部を形成している。この場合（１００）Ｓ
ｉ基板をＫＯＨなどによりエッチングすることで容易に
（１１１）面を形成することが可能である。 （実施例３）図２３は本発明の半導体装置の第３実施例
を示す概略的断面図であり、同図に示すように、本実施
例は、（１００）Ｓｉ基板に設けられたＰウェル領域６
０１の（１００）面と平行に（１１１）面を持つＳｉプ
ラグ６０３を形成することを特徴としている。Ａｌ配線
６０６と（１１１）Ｓｉ６０３とのコンタクトにおいて
は、Ａｌ配線６０６と（１００）Ｓｉとのコンタクトよ
り、Ａｌの結晶性が優れている。このときＡｌは（１１
１）面配向を示し、Ａｌの結晶性が優れている程、熱的
安定性に優れる。即ち、アロイ工程での接合突抜けを抑
制することが可能である。 ［本願第３の発明の実施例］（実施例１）図２４は、本
発明の半導体製造装置の第１の実施例を示す概略的構成
図である。以下図２４を用いて半導体製造装置の構成に
ついて説明しつつ、この半導体製造装置を用いてシリコ
ンウェハの酸化処理を行う製造プロセスについて説明す
る。
【０１００】まず、洗浄されたシリコンウェハ７０１
は、清浄作業域７１０で高純度石英製のボート７０２に
並べられる。ボート７０２は高純度石英製のロングキャ
ップ７１２内に插入され、ロングキャップ７１２内の駆
動車７１３に連結される。ロングキャップ７１２は外気
の巻込みを低減させる目的で使用されるものである。駆
動車７１３は全て高純度の石英で作製した。図２５は駆
動車７１３の詳細な説明図である。駆動輪７１４にはか
さ歯車７１５が取付けられ、ジョイント７１６に回転力
を与えると駆動輪７１４が回転するようになっている。
は、清浄作業域７１０で高純度石英製のボート７０２に
並べられる。ボート７０２は高純度石英製のロングキャ
ップ７１２内に插入され、ロングキャップ７１２内の駆
動車７１３に連結される。ロングキャップ７１２は外気
の巻込みを低減させる目的で使用されるものである。駆
動車７１３は全て高純度の石英で作製した。図２５は駆
動車７１３の詳細な説明図である。駆動輪７１４にはか
さ歯車７１５が取付けられ、ジョイント７１６に回転力
を与えると駆動輪７１４が回転するようになっている。
【０１０１】次にスカベンジャー７０８のダクト７１１
に設置されたダンパーＡ７１７を絞り、排気量を必要最
少限にする。ロングキャップ７１２をチューブ７０４に
はめ、ジョイント７１６をつないだ後、ロングキャップ
７１２に回転シャフト７１９をはめる。回転シャフト７
１９は高純度石英製のカバー７２０で覆われており、閉
管式の酸化炉が形成される。残ガス７０９はチューブ７
０４の炉口側に設けた吸引孔７２１により回収した。残
ガス７０９の温度は、プロセスの処理温度によっても異
なるが４００℃以上と高温になるため、高純度石英製の
冷却バッフル７２２を介してダクト７１１に接続した。
冷却バッフル７２２はコンダクタンスが大きいので、ダ
クト７１１からの外気の巻込みを防ぐ効果もある。更に
ロングキャップ７１２にはガス導入孔７２３を設けた。
このガス導入孔７２３は、ガスを導入した際にロングキ
ャップ７１２内で石英粉等のパーティクルを巻上げない
よう形状を工夫した。また、ガスは不活性ガスである窒
素ガスを用い、はじめは極微量を流し、次に少しずつ流
量を増すことによりシリコンウェハ７０１にパーティク
ルが付着するのを防いだ。
に設置されたダンパーＡ７１７を絞り、排気量を必要最
少限にする。ロングキャップ７１２をチューブ７０４に
はめ、ジョイント７１６をつないだ後、ロングキャップ
７１２に回転シャフト７１９をはめる。回転シャフト７
１９は高純度石英製のカバー７２０で覆われており、閉
管式の酸化炉が形成される。残ガス７０９はチューブ７
０４の炉口側に設けた吸引孔７２１により回収した。残
ガス７０９の温度は、プロセスの処理温度によっても異
なるが４００℃以上と高温になるため、高純度石英製の
冷却バッフル７２２を介してダクト７１１に接続した。
冷却バッフル７２２はコンダクタンスが大きいので、ダ
クト７１１からの外気の巻込みを防ぐ効果もある。更に
ロングキャップ７１２にはガス導入孔７２３を設けた。
このガス導入孔７２３は、ガスを導入した際にロングキ
ャップ７１２内で石英粉等のパーティクルを巻上げない
よう形状を工夫した。また、ガスは不活性ガスである窒
素ガスを用い、はじめは極微量を流し、次に少しずつ流
量を増すことによりシリコンウェハ７０１にパーティク
ルが付着するのを防いだ。
【０１０２】シリコンウェハ７０１は、ロングキャップ
７１２内で２０分以上放置し、ウェハ表面に分子レベル
で付着している水分を窒素と置換した。
７１２内で２０分以上放置し、ウェハ表面に分子レベル
で付着している水分を窒素と置換した。
【０１０３】図２６は回転シャフト７１９部の詳細な説
明図である。回転シャフト７１９は、回転だけができる
固定シャフト７２４と、回転しながら長さを伸縮できる
伸縮シャフト７２５から成っている。固定シャフト７２
４の一端には円筒７２６を取付け、円筒７２６には永久
磁石７２７を埋込んだ。円筒の外周は、対向して永久磁
石７２７を埋込んだ外円筒７２８を設けた。外円筒７２
８に減速機構付モーター（ギアードモーター）７２９を
つないだ。この結果、ロングキャップ７１２を含むチュ
ーブ７０４内の雰囲気を乱すことなく（外気を巻込むこ
となく）回転力を導入することに成功した。尚、モータ
ーカバー７３０は清浄作業域７１０への汚染を防ぐため
に用いた。断熱ブロック７３１は酸化炉から放出される
幅射熱を防ぐために設置した。酸化炉から放出される幅
射熱を抑えないと、円筒７２６及び外円筒７２８に埋込
んだ永久磁石７２７の温度が上がり、磁石が弱まって回
転力を導入できなくなる。断熱ブロック７３１の内部に
は石英ウールを充填した。回転シャフト７１９部も、永
久磁石７２７を除き高純度石英により作った。
明図である。回転シャフト７１９は、回転だけができる
固定シャフト７２４と、回転しながら長さを伸縮できる
伸縮シャフト７２５から成っている。固定シャフト７２
４の一端には円筒７２６を取付け、円筒７２６には永久
磁石７２７を埋込んだ。円筒の外周は、対向して永久磁
石７２７を埋込んだ外円筒７２８を設けた。外円筒７２
８に減速機構付モーター（ギアードモーター）７２９を
つないだ。この結果、ロングキャップ７１２を含むチュ
ーブ７０４内の雰囲気を乱すことなく（外気を巻込むこ
となく）回転力を導入することに成功した。尚、モータ
ーカバー７３０は清浄作業域７１０への汚染を防ぐため
に用いた。断熱ブロック７３１は酸化炉から放出される
幅射熱を防ぐために設置した。酸化炉から放出される幅
射熱を抑えないと、円筒７２６及び外円筒７２８に埋込
んだ永久磁石７２７の温度が上がり、磁石が弱まって回
転力を導入できなくなる。断熱ブロック７３１の内部に
は石英ウールを充填した。回転シャフト７１９部も、永
久磁石７２７を除き高純度石英により作った。
【０１０４】モーター７２９を回転させると、駆動輪７
１４に回転が伝わり、駆動車７１３及びボート７０２が
自走をはじめる。走行速度はモーター７２９の回転速度
を制御することにより制御した。ボート７０２の位置
は、伸縮シャフト７２５の反ジョイント側の端で光学的
に検知した。
１４に回転が伝わり、駆動車７１３及びボート７０２が
自走をはじめる。走行速度はモーター７２９の回転速度
を制御することにより制御した。ボート７０２の位置
は、伸縮シャフト７２５の反ジョイント側の端で光学的
に検知した。
【０１０５】ボート７０２を炉体の中央部（均温域）に
移動させた後、ガス導入孔７２３からの窒素ガスを止
め、所定のプロセスにより酸化を行なった。引き続き、
チューブ７０４およびロングキャップ７１２内を窒素ガ
スにより充分置換した。
移動させた後、ガス導入孔７２３からの窒素ガスを止
め、所定のプロセスにより酸化を行なった。引き続き、
チューブ７０４およびロングキャップ７１２内を窒素ガ
スにより充分置換した。
【０１０６】次に、モーター７２９を炉体へウェハ搬入
した際と逆方向に回転させてボート７０２をロングキャ
ップ７１２の端まで移動した（ウェハ搬出）。シリコン
ウェハ７０１が外気にさらされても影響がない温度まで
２０分以上放置した後、回転シャフト７１９を外し、ロ
ングキャップ７１２を外してボート７０２を取出し、シ
リコンウェハ７０１を回収した。
した際と逆方向に回転させてボート７０２をロングキャ
ップ７１２の端まで移動した（ウェハ搬出）。シリコン
ウェハ７０１が外気にさらされても影響がない温度まで
２０分以上放置した後、回転シャフト７１９を外し、ロ
ングキャップ７１２を外してボート７０２を取出し、シ
リコンウェハ７０１を回収した。
【０１０７】ロングキャップ７１２をチューブ７０４に
はめ、ウェハ搬入、酸化およびアニールそしてウェハ搬
出を行ない、ロングキャップ７１２をチューブ７０４か
ら外すまでの間は、プロセスガス７０５の流量とガス導
入孔７２３からロングキャップ７１２内へ導びかれる窒
素ガスの流量和は、常に一定となるように制御した。ま
た、吸引孔７２１を流れる残ガス７０９等の流量は、開
管状態で前記流量和の１．１倍となるようにダンパーＢ
７１８を調整した。
はめ、ウェハ搬入、酸化およびアニールそしてウェハ搬
出を行ない、ロングキャップ７１２をチューブ７０４か
ら外すまでの間は、プロセスガス７０５の流量とガス導
入孔７２３からロングキャップ７１２内へ導びかれる窒
素ガスの流量和は、常に一定となるように制御した。ま
た、吸引孔７２１を流れる残ガス７０９等の流量は、開
管状態で前記流量和の１．１倍となるようにダンパーＢ
７１８を調整した。
【０１０８】本実施例の半導体製造装置により形成され
る自然酸化膜厚を調べた。また、本実施例の半導体製造
装置及び半導体製造方法により薄い酸化膜を形成し、Ｍ
ＯＳダイオードを試作して特性を評価した。これを表２
に示す。
る自然酸化膜厚を調べた。また、本実施例の半導体製造
装置及び半導体製造方法により薄い酸化膜を形成し、Ｍ
ＯＳダイオードを試作して特性を評価した。これを表２
に示す。
【０１０９】
【表２】 自然酸化膜厚は、ウェハ表面の酸化物を洗浄により完全
に除去した後、窒素雰囲気中にて炉体温度８００℃でウ
ェハを炉中央に挿入し、炉体温度を１０００℃まで上昇
させ、１０００℃で６０分処理した後、８００℃まで下
降させ、ウェハを搬出させて評価した。界面準位密度は
Ｑｕａｓｉ−Ｓｔａｔｉｃ Ｃ−Ｖ法により求めた。障
壁高さは直流Ｉ−Ｖ特性から求めたＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍプロットより算出した。平均絶縁耐圧は電
流が１μＡのときの電圧を絶縁破壊電圧として絶縁耐圧
を求め、ウェハ内に均等に分布している２２４ケ所の平
均である。なお、電極の面積は７．９×１０-3ｃｍ2 で
ある。表２から解るように、従来例では避けられなかっ
た外気の巻込みにより形成される自然酸化膜の形成を防
ぐことができた。また、従来例で形成された酸化膜と比
べて良好な特性の酸化膜を形成することができた。 （実施例２）図２７は、本発明の半導体製造装置の第２
の実施例を示す概略的構成図である。
に除去した後、窒素雰囲気中にて炉体温度８００℃でウ
ェハを炉中央に挿入し、炉体温度を１０００℃まで上昇
させ、１０００℃で６０分処理した後、８００℃まで下
降させ、ウェハを搬出させて評価した。界面準位密度は
Ｑｕａｓｉ−Ｓｔａｔｉｃ Ｃ−Ｖ法により求めた。障
壁高さは直流Ｉ−Ｖ特性から求めたＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍプロットより算出した。平均絶縁耐圧は電
流が１μＡのときの電圧を絶縁破壊電圧として絶縁耐圧
を求め、ウェハ内に均等に分布している２２４ケ所の平
均である。なお、電極の面積は７．９×１０-3ｃｍ2 で
ある。表２から解るように、従来例では避けられなかっ
た外気の巻込みにより形成される自然酸化膜の形成を防
ぐことができた。また、従来例で形成された酸化膜と比
べて良好な特性の酸化膜を形成することができた。 （実施例２）図２７は、本発明の半導体製造装置の第２
の実施例を示す概略的構成図である。
【０１１０】本実施例では、駆動車を用いないで、引き
棒７０３によりボートの出入れを行う。引き棒７０３に
ラック７３２が刻まれており、ピニオンギア７３３に回
転を与えることにより動作する。本実施例の装置は第１
の実施例に比べて構造が簡単となる。
棒７０３によりボートの出入れを行う。引き棒７０３に
ラック７３２が刻まれており、ピニオンギア７３３に回
転を与えることにより動作する。本実施例の装置は第１
の実施例に比べて構造が簡単となる。
【０１１１】本実施例の半導体製造装置により形成され
る自然酸化膜厚と、本実施例の半導体製造装置及び半導
体製造方法により薄い酸化膜を形成し、ＭＯＳダイオー
ドを試作して評価したところ、第１の実施例とほとんど
変わらない結果が得られた。これを表２に示す。 ［本願第４の発明の実施例］（実施例１）本発明の一実
施例を示す図２８において、符号８０１は縦横方向に互
いに隣接して配置されたセル、８０２は各セル８０１上
を通って互いに平行に延びる複数の配線層、８０４はセ
ル８０１が構成するパターン内とその外部とを分ける境
界線であり、通常大きな段差が形成されている部分であ
る。配線層８０２には、この境界線８０４をまたいで、
他の部分よりも幅の広い部分８０３が設けられている。
すなわち配線層８０２は、この幅広部分８０３におい
て、境界線８０４に沿って延びる段差を横切ることにな
り、段切れの発生を防止している。 （実施例２）図２９に本発明の第２の実施例を示す。こ
の例では、配線層８０２は、境界線８０４上ではこれに
対して斜めに交差する部分８０５を有している。これに
より配線層８０２の実効線幅が太くなり、図２８の実施
例と同様の効果が得られる。 （実施例３）図３０に本発明の第３の実施例を示す。こ
の例では、境界線８０４に隣接するセル８０１上で、配
線層８０２は、Ａｌ等の高反射率基板の下を通る、例え
ば拡散層あるいは多結晶シリコン層８０６に、コンタク
トホール８０７を介して接続されている。本実施例で
は、Ａｌ等の高反射率基板によるハレーションを考慮す
る必要がない。
る自然酸化膜厚と、本実施例の半導体製造装置及び半導
体製造方法により薄い酸化膜を形成し、ＭＯＳダイオー
ドを試作して評価したところ、第１の実施例とほとんど
変わらない結果が得られた。これを表２に示す。 ［本願第４の発明の実施例］（実施例１）本発明の一実
施例を示す図２８において、符号８０１は縦横方向に互
いに隣接して配置されたセル、８０２は各セル８０１上
を通って互いに平行に延びる複数の配線層、８０４はセ
ル８０１が構成するパターン内とその外部とを分ける境
界線であり、通常大きな段差が形成されている部分であ
る。配線層８０２には、この境界線８０４をまたいで、
他の部分よりも幅の広い部分８０３が設けられている。
すなわち配線層８０２は、この幅広部分８０３におい
て、境界線８０４に沿って延びる段差を横切ることにな
り、段切れの発生を防止している。 （実施例２）図２９に本発明の第２の実施例を示す。こ
の例では、配線層８０２は、境界線８０４上ではこれに
対して斜めに交差する部分８０５を有している。これに
より配線層８０２の実効線幅が太くなり、図２８の実施
例と同様の効果が得られる。 （実施例３）図３０に本発明の第３の実施例を示す。こ
の例では、境界線８０４に隣接するセル８０１上で、配
線層８０２は、Ａｌ等の高反射率基板の下を通る、例え
ば拡散層あるいは多結晶シリコン層８０６に、コンタク
トホール８０７を介して接続されている。本実施例で
は、Ａｌ等の高反射率基板によるハレーションを考慮す
る必要がない。
【０１１２】この実施例の変形として、境界線８０４に
達する前でセル８０１上を延びる配線層８０２以外の、
例えば拡散層あるいは多結晶シリコン層の配線にも分岐
し、２層配線によって前記境界線をまたぐ構造をとるこ
ともできる。 （実施例４）さらに図３１に示した本発明の第４の実施
例では、最も外側に位置するセル８０１の外側に、通常
のセルとは異なるダミーセル８０８を設け、このダミー
セル８０８の外縁に境界線８０４を形成する。また配線
層８０２と交点８１０で交差し、かつ相互に平行に延び
る複数の別の配線層８０９が設けられている。配線層８
０２と他の配線層８０９とが境界線８０４上で交差する
部分で最も段切れが生じ易いが、ダミーセル８０８を設
けることで境界線８０４上には交点８１０は存在しない
ので、境界線８０４における配線８０２の段切れは生じ
ない。
達する前でセル８０１上を延びる配線層８０２以外の、
例えば拡散層あるいは多結晶シリコン層の配線にも分岐
し、２層配線によって前記境界線をまたぐ構造をとるこ
ともできる。 （実施例４）さらに図３１に示した本発明の第４の実施
例では、最も外側に位置するセル８０１の外側に、通常
のセルとは異なるダミーセル８０８を設け、このダミー
セル８０８の外縁に境界線８０４を形成する。また配線
層８０２と交点８１０で交差し、かつ相互に平行に延び
る複数の別の配線層８０９が設けられている。配線層８
０２と他の配線層８０９とが境界線８０４上で交差する
部分で最も段切れが生じ易いが、ダミーセル８０８を設
けることで境界線８０４上には交点８１０は存在しない
ので、境界線８０４における配線８０２の段切れは生じ
ない。
【０１１３】他の変形例として、図示しないが、セル中
に存在する高反射率パターンをダミーセル中で除去した
構造を採用することもできる。この構造によれば、ダミ
ーセル中でのハレーションを防止することが可能とな
り、境界線での断切れを軽減することができる。 ［本願第５の発明の実施例］図３２は本発明の一実施例
による半導体装置を示すもので、符号９０１はｐ型シリ
コン基板、９０２は碁盤の目状（格子状）に形成された
ｎ型コレクタ埋込み層、９０３はｎ型エピタキシャル領
域、９０４は素子分離の為のｐ型アイソレーション領
域、９０５は素子を構成するｐ型ベース領域、９０６は
素子を構成する高濃度エミッタ領域、９０７は素子を構
成する高濃度ｎ型コレクタ領域である。
に存在する高反射率パターンをダミーセル中で除去した
構造を採用することもできる。この構造によれば、ダミ
ーセル中でのハレーションを防止することが可能とな
り、境界線での断切れを軽減することができる。 ［本願第５の発明の実施例］図３２は本発明の一実施例
による半導体装置を示すもので、符号９０１はｐ型シリ
コン基板、９０２は碁盤の目状（格子状）に形成された
ｎ型コレクタ埋込み層、９０３はｎ型エピタキシャル領
域、９０４は素子分離の為のｐ型アイソレーション領
域、９０５は素子を構成するｐ型ベース領域、９０６は
素子を構成する高濃度エミッタ領域、９０７は素子を構
成する高濃度ｎ型コレクタ領域である。
【０１１４】図３３を用いて、バイポーラトランジスタ
のコレクタ領域の埋込層を格子状にすることによりＢＶ
CEO の耐圧が高くなる理由について説明する。図３３は
バイポーラトランジスタのキャリア濃度プロファイルを
箱形としたときのモデルである。
のコレクタ領域の埋込層を格子状にすることによりＢＶ
CEO の耐圧が高くなる理由について説明する。図３３は
バイポーラトランジスタのキャリア濃度プロファイルを
箱形としたときのモデルである。
【０１１５】ＢＶCEO の耐圧は、活性ベース中性領域中
の総不純物量ＮB が全てイオン化してベースが完全に空
乏化し、パンチスルーが生じた時のエミッタおよびコレ
クタ間の電圧である。すなわち、ＢＶCEO ≡ＶNB=0であ
る。
の総不純物量ＮB が全てイオン化してベースが完全に空
乏化し、パンチスルーが生じた時のエミッタおよびコレ
クタ間の電圧である。すなわち、ＢＶCEO ≡ＶNB=0であ
る。
【０１１６】エミッタ・コレクタ間の電圧が０において
（ＶCEO ＝０のとき）、エピタキシャル層がベース・コ
レクタ間の内部電位により完全に空乏化している場合、
ベースコレクタ間の容量ＣCBは、ＢＶCEO 以下の電圧で
はほぼ一定であり
（ＶCEO ＝０のとき）、エピタキシャル層がベース・コ
レクタ間の内部電位により完全に空乏化している場合、
ベースコレクタ間の容量ＣCBは、ＢＶCEO 以下の電圧で
はほぼ一定であり
【０１１７】
【数４】 で表される。ここでＫは比誘電率，ε0 は真空中の誘電
率，Ｓは埋込層の面積，ｄはエピタキシャル層の巾であ
る。
率，Ｓは埋込層の面積，ｄはエピタキシャル層の巾であ
る。
【０１１８】したがってエミッタを接地し、エミッタ・
コレクタ間に電圧ＶCEO を印加した時に生じるベース中
の電荷量ＱB は、 ＱB ＝ＣCBＶCEO であらわされる。したがって活性ベース領域内の全ての
不純物がイオン化してＱB ＝ＮB となる電圧であるＢＶ
CEO は、
コレクタ間に電圧ＶCEO を印加した時に生じるベース中
の電荷量ＱB は、 ＱB ＝ＣCBＶCEO であらわされる。したがって活性ベース領域内の全ての
不純物がイオン化してＱB ＝ＮB となる電圧であるＢＶ
CEO は、
【０１１９】
【数５】 となる。
【０１２０】このことにより、ＢＶCEO の耐圧を高くす
る必要がある場合、エピタキシャル層の巾ｄを大きくす
ること、即ちエピタキシャル膜を厚く堆積させる必要が
あることがわかる。またバイポーラトランジスタの遮断
周波数ｆT を高くするには、エピタキシャル層の巾ｄを
小さくすることが有効であることから、上述の巾ｄは耐
圧の許す限り小さくすることが望ましい。
る必要がある場合、エピタキシャル層の巾ｄを大きくす
ること、即ちエピタキシャル膜を厚く堆積させる必要が
あることがわかる。またバイポーラトランジスタの遮断
周波数ｆT を高くするには、エピタキシャル層の巾ｄを
小さくすることが有効であることから、上述の巾ｄは耐
圧の許す限り小さくすることが望ましい。
【０１２１】しかしながら、２種以上の電源系を有する
バイポーラトランジスタを内在するＬＳＩでは、上述の
巾ｄは、最も高い電源系で駆動されるバイポーラトラン
ジスタの耐圧により決定されてしまうため、全く同じ構
造をもつ低い電源系で駆動されるバイポーラトランジス
タのｆT は低くなるという欠点があった。しかしながら
本発明によれば、埋込層の形状を格子状にし、実効的に
面積Ｓを小さくすることによりＢＶCEO を高くすること
ができる。このことにより、同一ウエハ内に２種以上の
ＢＶCEO の耐圧を有するバイポーラトランジスタを、何
らの工程の追加なしに形成することができる。
バイポーラトランジスタを内在するＬＳＩでは、上述の
巾ｄは、最も高い電源系で駆動されるバイポーラトラン
ジスタの耐圧により決定されてしまうため、全く同じ構
造をもつ低い電源系で駆動されるバイポーラトランジス
タのｆT は低くなるという欠点があった。しかしながら
本発明によれば、埋込層の形状を格子状にし、実効的に
面積Ｓを小さくすることによりＢＶCEO を高くすること
ができる。このことにより、同一ウエハ内に２種以上の
ＢＶCEO の耐圧を有するバイポーラトランジスタを、何
らの工程の追加なしに形成することができる。
【０１２２】また当然ながら、ベース・コレクタ間の容
量ＣCBが小さくできることから、バイポーラトランジス
タのｆT が向上することは明らかである。
量ＣCBが小さくできることから、バイポーラトランジス
タのｆT が向上することは明らかである。
【０１２３】図３４（ａ）〜（ｄ）はその製造工程を示
す図である。例えばｐ型シリコン基板を用いる場合につ
いて以下に示す。まず図３４（ａ）に示すように、基板
濃度１０14〜１０17ｃｍ-3程度のｐ型シリコン基板９０
１上に拡散マスク用絶縁膜、例えば熱酸化膜を施し、必
要個所をパターンニングした後、ｎ+ 拡散層９０２を例
えばアンチモンＳｂあるいは砒素Ａｓにて高濃度１０18
〜１０20ｃｍ-3に形成する。
す図である。例えばｐ型シリコン基板を用いる場合につ
いて以下に示す。まず図３４（ａ）に示すように、基板
濃度１０14〜１０17ｃｍ-3程度のｐ型シリコン基板９０
１上に拡散マスク用絶縁膜、例えば熱酸化膜を施し、必
要個所をパターンニングした後、ｎ+ 拡散層９０２を例
えばアンチモンＳｂあるいは砒素Ａｓにて高濃度１０18
〜１０20ｃｍ-3に形成する。
【０１２４】さらに上記絶縁膜を全面除去した後、図３
４（ｂ）に示すように、ウエハー全面にｎ型のエピタキ
シャル層９０３を堆積形成する。エピタキシャル層とし
ては例えば厚さが０．５〜１０μｍ、比抵抗が０．１〜
３０Ω・ｃｍ程度のものを堆積する。その後、エピタキ
シャル膜の表面に熱酸化膜を例えば２００Å形成し、レ
ジストをマスクにしてホウ素などのｐ型の不純物を、例
えばドーズ量１×１０13ｃｍ-2、加速電圧７０ＫｅＶで
イオン注入し、熱処理を行ない拡散分離層９０４を形成
する。また高濃度の拡散深さの深いＮ+ 領域９０７を形
成する。この時、上記Ｎ+ 領域９０７がＮ+ 埋込み層９
０２に充分達するように熱処理や濃度を選ぶ必要があ
る。
４（ｂ）に示すように、ウエハー全面にｎ型のエピタキ
シャル層９０３を堆積形成する。エピタキシャル層とし
ては例えば厚さが０．５〜１０μｍ、比抵抗が０．１〜
３０Ω・ｃｍ程度のものを堆積する。その後、エピタキ
シャル膜の表面に熱酸化膜を例えば２００Å形成し、レ
ジストをマスクにしてホウ素などのｐ型の不純物を、例
えばドーズ量１×１０13ｃｍ-2、加速電圧７０ＫｅＶで
イオン注入し、熱処理を行ない拡散分離層９０４を形成
する。また高濃度の拡散深さの深いＮ+ 領域９０７を形
成する。この時、上記Ｎ+ 領域９０７がＮ+ 埋込み層９
０２に充分達するように熱処理や濃度を選ぶ必要があ
る。
【０１２５】次に上記ウエハ全面に熱酸化膜９１０を例
えば５００Åの厚さに形成し、耐酸化性の絶縁膜、例え
ば窒化ケイ素を約２０００Å堆積させ、フィールド領域
のパターンニングを行なう。その後フィールドの選択酸
化を例えば７０００Å施し、フィールド酸化膜９０８を
形成し、窒化膜を除去する。
えば５００Åの厚さに形成し、耐酸化性の絶縁膜、例え
ば窒化ケイ素を約２０００Å堆積させ、フィールド領域
のパターンニングを行なう。その後フィールドの選択酸
化を例えば７０００Å施し、フィールド酸化膜９０８を
形成し、窒化膜を除去する。
【０１２６】次に図３４（ｃ）に示すように、フィール
ド酸化膜９０８とレジストをマスクにしてボロンのイオ
ン注入を行ない、１０００℃程度の熱処理を行なうこと
により活性ベース領域９０５を形成する。その後、レジ
ストをマスクにして高濃度のｎ型のエミッタ領域９０６
を、例えば５×１０15ｃｍ-2１００ＫｅＶでヒ素をイオ
ン注入を行なって形成し、さらに高濃度のｐ型領域９０
９を、例えば５×１０15ｃｍ-2５０ＫｅＶでボロンをイ
オン注入して熱拡散することにより形成する。
ド酸化膜９０８とレジストをマスクにしてボロンのイオ
ン注入を行ない、１０００℃程度の熱処理を行なうこと
により活性ベース領域９０５を形成する。その後、レジ
ストをマスクにして高濃度のｎ型のエミッタ領域９０６
を、例えば５×１０15ｃｍ-2１００ＫｅＶでヒ素をイオ
ン注入を行なって形成し、さらに高濃度のｐ型領域９０
９を、例えば５×１０15ｃｍ-2５０ＫｅＶでボロンをイ
オン注入して熱拡散することにより形成する。
【０１２７】次に図３４（ｄ）に示すように、ＳｉＯ2
膜９１１をＣＶＤにより例えば５０００Å堆積させ、そ
の後パターンニングを行なってコンタクト部を開口す
る。次にＡｌ等を表面に形成後、パターンニングを行な
う。
膜９１１をＣＶＤにより例えば５０００Å堆積させ、そ
の後パターンニングを行なってコンタクト部を開口す
る。次にＡｌ等を表面に形成後、パターンニングを行な
う。
【０１２８】
【発明の効果】以上詳細に説明したように、本願第１の
発明の半導体装置によれば、第１の主電極領域と制御電
極領域との接合近傍を含む制御電極領域表面上に、絶縁
膜を介して制御電極領域の表面状態を制御する電極を設
けることにより、制御電極領域表面の空乏化を防ぐこと
ができる。そのため、この表面空乏領域で発生する空乏
層発生電流を抑制あるいは消滅させることができ、制御
電極電流に及ぼす空乏層発生電流の影響を小さく抑える
ことができ、その結果広い第２の主電極の電流の範囲
で、電流増幅率の変化の少ないトランジスタを作成でき
る。
発明の半導体装置によれば、第１の主電極領域と制御電
極領域との接合近傍を含む制御電極領域表面上に、絶縁
膜を介して制御電極領域の表面状態を制御する電極を設
けることにより、制御電極領域表面の空乏化を防ぐこと
ができる。そのため、この表面空乏領域で発生する空乏
層発生電流を抑制あるいは消滅させることができ、制御
電極電流に及ぼす空乏層発生電流の影響を小さく抑える
ことができ、その結果広い第２の主電極の電流の範囲
で、電流増幅率の変化の少ないトランジスタを作成でき
る。
【０１２９】また、本願第１の発明の半導体装置の製造
方法では、第１の主電極領域を、制御電極領域の表面状
態を制御する電極に対して自己整合的に形成できるた
め、この電極は第１の主電極領域・制御電極領域の接合
の部分までカバーできる。そのためトランジスタ特性に
悪影響を及ぼすと思われる制御電極領域の表面が、確実
に、前記制御電極領域の表面状態を制御する電極でおお
われるので、表面空乏領域の発生は、ほぼ完全に抑えら
れる。
方法では、第１の主電極領域を、制御電極領域の表面状
態を制御する電極に対して自己整合的に形成できるた
め、この電極は第１の主電極領域・制御電極領域の接合
の部分までカバーできる。そのためトランジスタ特性に
悪影響を及ぼすと思われる制御電極領域の表面が、確実
に、前記制御電極領域の表面状態を制御する電極でおお
われるので、表面空乏領域の発生は、ほぼ完全に抑えら
れる。
【０１３０】また、本願第２の発明の半導体装置によれ
ば、半導体領域の導電型，面方位及び電極金属の組合せ
の最適化により金属、半導体コンタクトの電気的、物理
的な性質を半導体装置の動作及び製造プロセスにおける
最適値に制御可能である。
ば、半導体領域の導電型，面方位及び電極金属の組合せ
の最適化により金属、半導体コンタクトの電気的、物理
的な性質を半導体装置の動作及び製造プロセスにおける
最適値に制御可能である。
【０１３１】また、本願第３の発明の半導体製造装置及
び半導体製造方法によれば、外気の巻き込みを防ぎ、自
然酸化膜を形成することなく酸化膜を形成することがで
きるので、酸化膜に電界を掛けた際に流れる電流を、従
来例と比較して１桁以上少なくすることも可能である。
従って、超ＬＳＩの製造に有効である。
び半導体製造方法によれば、外気の巻き込みを防ぎ、自
然酸化膜を形成することなく酸化膜を形成することがで
きるので、酸化膜に電界を掛けた際に流れる電流を、従
来例と比較して１桁以上少なくすることも可能である。
従って、超ＬＳＩの製造に有効である。
【０１３２】また、外気の巻込みを防ぐためには、よく
設計された縦型の酸化炉を使用すれば可能であるが、本
発明の半導体製造装置を用いれば、外気の巻込みを完全
に防ぐことの難しい横型の酸化炉であっても外気の巻込
みを防ぐことができる。この場合、炉体本体及びスカベ
ンジャーは既存のものをそのまま流用できるので、製造
コストを上げることなく高品位の酸化膜を形成できる。
もちろん、本発明の思想は縦型の酸化炉にも応用でき
る。
設計された縦型の酸化炉を使用すれば可能であるが、本
発明の半導体製造装置を用いれば、外気の巻込みを完全
に防ぐことの難しい横型の酸化炉であっても外気の巻込
みを防ぐことができる。この場合、炉体本体及びスカベ
ンジャーは既存のものをそのまま流用できるので、製造
コストを上げることなく高品位の酸化膜を形成できる。
もちろん、本発明の思想は縦型の酸化炉にも応用でき
る。
【０１３３】また、本願第４の発明の半導体装置によれ
ば、設計上の工夫によって、集積回路の製造プロセスを
大幅に変更することなく、既存のプロセスでセル境界線
上での配線の断切れを防止することができる。したがっ
て新たなプロセス開発に要する開発期間および開発コス
トは全く不要となり、また量産時のランニングコストの
上昇も伴なわないという効果が得られる。
ば、設計上の工夫によって、集積回路の製造プロセスを
大幅に変更することなく、既存のプロセスでセル境界線
上での配線の断切れを防止することができる。したがっ
て新たなプロセス開発に要する開発期間および開発コス
トは全く不要となり、また量産時のランニングコストの
上昇も伴なわないという効果が得られる。
【０１３４】また本願第５の発明によれば、バイポーラ
トランジスタの埋込層の形状を格子状等にすることによ
り、エミッタ接地の降伏電圧ＢＶCEO を高くすることが
できる効果がある。これによって２種以上の電源系を有
するバイポーラトランジスタを内在するＬＳＩにおい
て、低い電源系のバイポーラトランジスタの耐圧に合わ
せてエピタキシャル膜の膜厚を薄くすることが可能であ
り、低い電源電圧で駆動させたバイポーラトランジスタ
も高いｆT を有するものを形成することが可能となる。
トランジスタの埋込層の形状を格子状等にすることによ
り、エミッタ接地の降伏電圧ＢＶCEO を高くすることが
できる効果がある。これによって２種以上の電源系を有
するバイポーラトランジスタを内在するＬＳＩにおい
て、低い電源系のバイポーラトランジスタの耐圧に合わ
せてエピタキシャル膜の膜厚を薄くすることが可能であ
り、低い電源電圧で駆動させたバイポーラトランジスタ
も高いｆT を有するものを形成することが可能となる。
【図１】（ａ）は本発明の半導体装置に係る第１実施例
を示す概略的断面図であり、（ｂ）は（Ａ）の部分拡大
図である。
を示す概略的断面図であり、（ｂ）は（Ａ）の部分拡大
図である。
【図２】図１の半導体装置を製造するためのプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図３】図１の半導体装置を製造するためのプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図４】図１の半導体装置を製造するためのプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図５】図１の半導体装置を製造するためのプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図６】図１の半導体装置を製造するためのプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図７】本発明によるバイポーラトランジスタと、従来
のバイポーラトランジスタとの、エミッタ・ベース間電
圧ＶBEに対するコレクタ電流ＩC 、ベース電流ＩB の関
係を示す図である。
のバイポーラトランジスタとの、エミッタ・ベース間電
圧ＶBEに対するコレクタ電流ＩC 、ベース電流ＩB の関
係を示す図である。
【図８】電流増幅率ＨFEのコレクタ電流ＩC の依存性を
示す図である。
示す図である。
【図９】本発明の半導体装置に係る第２実施例を示す概
略的断面図である。
略的断面図である。
【図１０】図９の半導体装置を得るためのプロセスフロ
ーの一部を示す断面図である。
ーの一部を示す断面図である。
【図１１】図９の半導体装置を得るためのプロセスフロ
ーの一部を示す断面図である。
ーの一部を示す断面図である。
【図１２】本発明の半導体装置に係る第３実施例を示す
概略的断面図である。
概略的断面図である。
【図１３】本発明の半導体装置に係る第４実施例を示す
概略的断面図である。
概略的断面図である。
【図１４】本発明の半導体装置に係る第５実施例を示す
概略的断面図である。
概略的断面図である。
【図１５】図１４の半導体装置を製造するためのプロセ
スフローを示す断面図である。
スフローを示す断面図である。
【図１６】図１４の半導体装置を製造するためのプロセ
スフローを示す断面図である。
スフローを示す断面図である。
【図１７】図１４の半導体装置を製造するためのプロセ
スフローを示す断面図である。
スフローを示す断面図である。
【図１８】図１４の半導体装置を製造するためのプロセ
スフローを示す断面図である。
スフローを示す断面図である。
【図１９】図１４の半導体装置を製造するためのプロセ
スフローを示す断面図である。
スフローを示す断面図である。
【図２０】本発明の半導体装置に係る第６実施例を示す
概略的断面図である。
概略的断面図である。
【図２１】（ａ）は本発明の半導体装置の第１実施例を
示す概略的断面図、（ｂ）は（ａ）のＡ部拡大図であ
る。
示す概略的断面図、（ｂ）は（ａ）のＡ部拡大図であ
る。
【図２２】本発明の半導体装置の第２実施例を示す概略
的断面図である。
的断面図である。
【図２３】本発明の半導体装置の第３実施例を示す概略
的断面図である。
的断面図である。
【図２４】本発明の半導体製造装置の第１の実施例を示
す概略的構成図である。
す概略的構成図である。
【図２５】本発明の第１の実施例に係る半導体製造装置
の駆動車の概略的構成図である。
の駆動車の概略的構成図である。
【図２６】本発明の第１の実施例に係る半導体製造装置
の回転シャフトの概略的構成図である。
の回転シャフトの概略的構成図である。
【図２７】本発明の半導体製造装置の第２の実施例を示
す概略的構成図である。
す概略的構成図である。
【図２８】本発明の第１の実施例による集積回路の部分
平面図である。
平面図である。
【図２９】本発明の第２の実施例による集積回路の部分
平面図である。
平面図である。
【図３０】本発明の第３の実施例による集積回路の部分
平面図である。
平面図である。
【図３１】本発明の第４の実施例による集積回路の部分
平面図である。
平面図である。
【図３２】本発明の一実施例によるバイポーラトランジ
スタの断面図である。
スタの断面図である。
【図３３】本発明の原理を説明するための説明図であ
る。
る。
【図３４】本発明の一実施例に係る半導体置の製造工程
を説明するための断面図である。
を説明するための断面図である。
【図３５】従来のバイポーラトランジスタのエミッタ・
ベース間電圧ＶBEに対するコレクタ電流ＩC 、ベース電
流ＩB の関係を示す特性図である。
ベース間電圧ＶBEに対するコレクタ電流ＩC 、ベース電
流ＩB の関係を示す特性図である。
【図３６】従来のバイポーラトランジスタのエミッタ領
域近傍の断面図である。
域近傍の断面図である。
【図３７】従来の横型の半導体製造装置を示す概略的構
成図である。
成図である。
【図３８】図３７の半導体製造装置に高純度の窒素を流
した場合の酸素濃度とスカベンジャーダクトの開閉をパ
ラメーターにして示した特性図である。
した場合の酸素濃度とスカベンジャーダクトの開閉をパ
ラメーターにして示した特性図である。
１ Ｐ型半導体基板、 ２ Ｎ型埋め込み領域、 ３
Ｎ型領域、４ Ｎ- 領域、 ５ Ｐ型のベース領域、
６ Ｐ+ 領域、７ Ｎ+ エミッタ領域、 ８ 素子分離
領域、 ９ 熱酸化膜などの絶縁膜、１０ Ｐ型ポリシ
リコン領域、 １１ ＳｉＯ2 薄膜、１２ Ｎ型ポリシ
リコン領域、 １３ 絶縁膜、 １４ 絶縁膜、１５
金属電極 １０１ コレクタ領域、 １０２ ベース領域、 １０
３ エミッタ領域、１０４ エミッタ領域の引出し電
極、 １０５ 絶縁膜、１０６ 空乏領域、 １０７
表面空乏領域 ２０１ Ｐ型半導体基板、 ２０２ Ｎ型埋め込み領
域、２０３ Ｎ型領域、 ２０４ Ｎ- 領域、 ２０５
Ｐ型のベース領域、２０６ Ｐ+ 領域、 ２０７ Ｎ
+ エミッタ領域、 ２０８ 素子分離領域、２０９ 絶
縁膜、 ２１０ 電極、 ２１１ ＳｉＯ2 薄膜、２１
２ Ｎ型ポリシリコン領域、 ２１３ 絶縁膜、 ２１
４ 絶縁膜、２１５ 金属電極 ３０１ Ｐ型半導体基板、 ３０２ Ｎ型埋め込み領
域、３０３ Ｎ型領域、 ３０４ Ｎ- 領域、 ３０５
Ｐ型のベース領域、３０６ Ｐ+ 領域、 ３０８ 素
子分離領域、 ３０９ 絶縁膜、３１０ 電極、 ３１
２ エミッタ領域、 ３１３ 絶縁膜、３１４ 絶縁
膜、 ３１５ 金属電極、４０１ Ｐ型半導体基板、
４０２ Ｎ型埋め込み領域、４０３ Ｎ型領域、 ４０
４ Ｎ- 領域、 ４０５ Ｐ型ベース領域、４０６ Ｐ
+ 領域、 ４０７ Ｎ型エミッタ領域、 ４０８ 素子
分離領域、４１０ ベース領域の引出し電極、 ４１１
電極、４１２ Ｎ型多結晶シリコン、 ４１３ 絶縁
膜、 ４１４ 絶縁膜、４１５ 金属電極 ５０１ Ｐ型半導体基板、 ５０２ Ｎ型埋め込み領
域、５０３ Ｎ- エピタキシャル層、 ５０４ Ｎ+ 領
域、５０５ Ｐ+ エミッタ領域、 ５０６ Ｐ+ コレク
タ領域、５０７ 素子分離領域、 ５０８ 絶縁膜、５
０９ Ｎ+ 多結晶Ｓｉ電極、 ５１０ 絶縁膜、５１１
金属引出し電極、６００ （１００）Ｓｉ基板、 ６
０１ Ｐウェル、６０２ ｎ+ 拡散層、 ６０３ ｎ+
コンタクト部、 ６０４ Ｔｉ薄膜、６０５ ＰＳＧ
膜、 ６０６ Ａｌ配線、 ６０７ フィールド酸化
膜、６０８ パッシベーション膜、 ６０９ Ｐ+ 層、
７０１ シリコンウェハ、 ７０２ 石英ボート、 ７
０３ 石英引き棒、７０４ 石英チューブ、 ７０５
プロセスガス、 ７０６ ヒーター、７０７ ＳｉＣラ
イナー管（均熱管）、 ７０８ スカベンジャー、７０
９ 残ガス、 ７１０ 清浄作業域（クリーンベン
チ）、７１１ ダクト、 ７１２ ロングキャップ、
７１３ 駆動車、７１４ 駆動輪、 ７１５ かさ歯
車、 ７１６ ジョイント、７１７ ダンパーＡ、 ７
１８ ダンパーＢ、 ７１９ 回転シャフト、７２０
石英カバー、 ７２１ 吸引孔、 ７２２ 冷却バッフ
ル、７２３ ガス導入孔、 ７２４ 固定シャフト、
７２５ 伸縮シャフト、７２６ 円筒、 ７２７ 永久
磁石、 ７２８ 外円筒、７２９ 減速機構付モーター
（ギアードモーター）、７３０ モーターカバー、 ７
３１ 断熱ブロック、 ７３２ ラック、７３３ ピニ
オンギア、８０１ セル、 ８０２ 配線層、 ８０３
幅広部分、 ８０４ 境界線、８０５ 斜めに交差す
る部分、 ８０６ 拡散層あるいは多結晶シリコン層、
８０７ コンタクトホール、 ８０８ ダミーセル、
８０９ 別の配線層、８１０ 交点、９０１ 半導体基
板、 ９０２ 埋込層、 ９０３ エピタキシャル層、
９０４ アイソレーション領域、 ９０５ 真性ベース
領域、９０６ エミッタ領域、 ９０７ 高濃度コレク
タ領域、９０８ フィールド酸化膜、 ９０９ 高濃度
ベース領域、９１０ 酸化膜、 ９１１ 酸化膜、 ９
１２ Ａｌ電極。
Ｎ型領域、４ Ｎ- 領域、 ５ Ｐ型のベース領域、
６ Ｐ+ 領域、７ Ｎ+ エミッタ領域、 ８ 素子分離
領域、 ９ 熱酸化膜などの絶縁膜、１０ Ｐ型ポリシ
リコン領域、 １１ ＳｉＯ2 薄膜、１２ Ｎ型ポリシ
リコン領域、 １３ 絶縁膜、 １４ 絶縁膜、１５
金属電極 １０１ コレクタ領域、 １０２ ベース領域、 １０
３ エミッタ領域、１０４ エミッタ領域の引出し電
極、 １０５ 絶縁膜、１０６ 空乏領域、 １０７
表面空乏領域 ２０１ Ｐ型半導体基板、 ２０２ Ｎ型埋め込み領
域、２０３ Ｎ型領域、 ２０４ Ｎ- 領域、 ２０５
Ｐ型のベース領域、２０６ Ｐ+ 領域、 ２０７ Ｎ
+ エミッタ領域、 ２０８ 素子分離領域、２０９ 絶
縁膜、 ２１０ 電極、 ２１１ ＳｉＯ2 薄膜、２１
２ Ｎ型ポリシリコン領域、 ２１３ 絶縁膜、 ２１
４ 絶縁膜、２１５ 金属電極 ３０１ Ｐ型半導体基板、 ３０２ Ｎ型埋め込み領
域、３０３ Ｎ型領域、 ３０４ Ｎ- 領域、 ３０５
Ｐ型のベース領域、３０６ Ｐ+ 領域、 ３０８ 素
子分離領域、 ３０９ 絶縁膜、３１０ 電極、 ３１
２ エミッタ領域、 ３１３ 絶縁膜、３１４ 絶縁
膜、 ３１５ 金属電極、４０１ Ｐ型半導体基板、
４０２ Ｎ型埋め込み領域、４０３ Ｎ型領域、 ４０
４ Ｎ- 領域、 ４０５ Ｐ型ベース領域、４０６ Ｐ
+ 領域、 ４０７ Ｎ型エミッタ領域、 ４０８ 素子
分離領域、４１０ ベース領域の引出し電極、 ４１１
電極、４１２ Ｎ型多結晶シリコン、 ４１３ 絶縁
膜、 ４１４ 絶縁膜、４１５ 金属電極 ５０１ Ｐ型半導体基板、 ５０２ Ｎ型埋め込み領
域、５０３ Ｎ- エピタキシャル層、 ５０４ Ｎ+ 領
域、５０５ Ｐ+ エミッタ領域、 ５０６ Ｐ+ コレク
タ領域、５０７ 素子分離領域、 ５０８ 絶縁膜、５
０９ Ｎ+ 多結晶Ｓｉ電極、 ５１０ 絶縁膜、５１１
金属引出し電極、６００ （１００）Ｓｉ基板、 ６
０１ Ｐウェル、６０２ ｎ+ 拡散層、 ６０３ ｎ+
コンタクト部、 ６０４ Ｔｉ薄膜、６０５ ＰＳＧ
膜、 ６０６ Ａｌ配線、 ６０７ フィールド酸化
膜、６０８ パッシベーション膜、 ６０９ Ｐ+ 層、
７０１ シリコンウェハ、 ７０２ 石英ボート、 ７
０３ 石英引き棒、７０４ 石英チューブ、 ７０５
プロセスガス、 ７０６ ヒーター、７０７ ＳｉＣラ
イナー管（均熱管）、 ７０８ スカベンジャー、７０
９ 残ガス、 ７１０ 清浄作業域（クリーンベン
チ）、７１１ ダクト、 ７１２ ロングキャップ、
７１３ 駆動車、７１４ 駆動輪、 ７１５ かさ歯
車、 ７１６ ジョイント、７１７ ダンパーＡ、 ７
１８ ダンパーＢ、 ７１９ 回転シャフト、７２０
石英カバー、 ７２１ 吸引孔、 ７２２ 冷却バッフ
ル、７２３ ガス導入孔、 ７２４ 固定シャフト、
７２５ 伸縮シャフト、７２６ 円筒、 ７２７ 永久
磁石、 ７２８ 外円筒、７２９ 減速機構付モーター
（ギアードモーター）、７３０ モーターカバー、 ７
３１ 断熱ブロック、 ７３２ ラック、７３３ ピニ
オンギア、８０１ セル、 ８０２ 配線層、 ８０３
幅広部分、 ８０４ 境界線、８０５ 斜めに交差す
る部分、 ８０６ 拡散層あるいは多結晶シリコン層、
８０７ コンタクトホール、 ８０８ ダミーセル、
８０９ 別の配線層、８１０ 交点、９０１ 半導体基
板、 ９０２ 埋込層、 ９０３ エピタキシャル層、
９０４ アイソレーション領域、 ９０５ 真性ベース
領域、９０６ エミッタ領域、 ９０７ 高濃度コレク
タ領域、９０８ フィールド酸化膜、 ９０９ 高濃度
ベース領域、９１０ 酸化膜、 ９１１ 酸化膜、 ９
１２ Ａｌ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 淳一 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 沖田 彰 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (32)
- 【請求項１】 第１導電型の半導体からなる制御電極領
域と、該制御電極領域と接して設けられ該第１導電型と
導電型の異なる第２導電型の半導体からなる第１及び第
２の主電極領域とを備えるとともに、半導体基板表面側
に前記制御電極領域と前記第１の主電極領域とが設けら
れている半導体装置において、 前記第１の主電極領域と前記制御電極領域との接合近傍
を含む前記制御電極領域表面上に絶縁膜を介して制御電
極領域の表面状態を制御する電極を設けたことを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第１の主電極領域上に、トンネル電流を流し得る薄膜
と、該薄膜に積層され前記第１の主電極領域との間に少
数キャリアの注入を抑制あるいは阻止するようなエネル
ギーギャップを形成する多結晶層を設けたことを特徴と
する半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記第１の主電極領域のエネルギーバンドギャップが前記
制御電極領域のエネルギーバンドキャップよりも広いこ
とを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記制御電極領域の表面状態を制御する電極が、ポリシリ
コンで形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、前
記制御電極領域の表面状態を制御する電極が、前記制御
電極領域と同電位になっていることを特徴とする半導体
装置。 - 【請求項６】 請求項１記載の半導体装置において、前
記制御電極領域の表面状態を制御する電極が、前記第１
の主電極領域と同電位になっていることを特徴とする半
導体装置。 - 【請求項７】 請求項１又は請求項２記載の半導体装置
において、前記第１の主電極領域は、前記制御電極領域
から注入される少数キャリアの拡散長よりも薄い厚みに
設定されることを特徴とする半導体装置。 - 【請求項８】 請求項１又は請求項５記載の半導体装置
において、前記制御電極領域の表面状態を制御する電極
が、前記制御電極領域の引出し電極として使用されてい
ることを特徴とする半導体装置。 - 【請求項９】 請求項１の半導体装置を作製する際、前
記制御電極領域の表面状態を制御する電極が、第１の主
電極領域を形成する時にマスクとして使用されることを
特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体領域と金属とを接して設けるこ
とで電気的な接続を行う半導体装置において、前記半導
体領域の導電型及び前記半導体領域の接続面の面方位に
対応して、前記金属の材料を選択したことを特徴とする
半導体装置。 - 【請求項１１】 請求項１記載の半導体装置において、
前記半導体領域の接続面の面方位は、半導体基板の基板
面方位と異なることを特徴とする半導体装置。 - 【請求項１２】 ｎ型半導体領域と金属とを接続する第
１の接続部と、ｐ型半導体領域と金属とを接続する第２
の接続部と、を有し、 前記第１の接続部の金属の仕事関数を前記第２の接続部
の金属の仕事関数よりも小さくした半導体装置。 - 【請求項１３】 炉体と、清浄作業域と、該炉体と該清
浄作業域とに渡る閉管と、該炉体へのウェハ搬入、搬出
を該閉管内で行なうための動力伝達手段と、を有する半
導体製造装置。 - 【請求項１４】 前記動力伝達手段は、磁石によるカプ
ラーであることを特徴とする請求項１３記載の半導体製
造装置。 - 【請求項１５】 前記動力伝達手段の前記閉管内に設け
られる磁石は、高純度石英内に埋め込まれていて露出し
ていないことを特徴とする請求項１４記載の半導体製造
装置。 - 【請求項１６】 前記閉管内は、前記動力伝達手段に設
けられる磁石を除き、高純度石英製であることを特徴と
する請求項１３乃至請求項１５のいずれか１項に記載の
半導体製造装置。 - 【請求項１７】 前記炉体と前記動力伝達手段との間
に、断熱ブロックを設けたことを特徴とする請求項１４
乃至請求項１６のいずれか１項に記載の半導体製造装
置。 - 【請求項１８】 前記炉体へウェハの搬入、搬出を行な
うために用いられるボードが自走することを特徴とする
請求項１３乃至請求項１７のいずれか１項に記載の半導
体製造装置。 - 【請求項１９】 炉体へのウェハ搬入、搬出を閉管内で
行なうことを特徴とする半導体製造方法。 - 【請求項２０】 炉体の温度は１０５０℃以下であるこ
とを特徴とする請求項１９記載の半導体製造方法。 - 【請求項２１】 炉体へのウェハ搬入前及び搬出後に不
活性ガス中に、２０分以上放置することを特徴とする請
求項１９又は２０記載の半導体製造方法。 - 【請求項２２】 不活性ガスは窒素ガスであることを特
徴とする請求項２１記載の半導体製造方法。 - 【請求項２３】 複数のセルが規則的なパターンで配列
され、各セルが隣接するセルに対して配線層で接続され
ているとともに、前記配線層が前記パターンの外部に延
びている集積回路において、前記セルパターンと外部と
の境界部分で、前記配線層のレイアウトが他の部分と異
なっていることを特徴とする集積回路。 - 【請求項２４】 前記境界部分で前記配線の太さが太く
なっていることを特徴とする請求項２３記載の集積回
路。 - 【請求項２５】 前記境界部分で前記配線層が境界線に
対して斜めに引出されていることを特徴とする請求項２
３記載の集積回路。 - 【請求項２６】 前記境界部分で前記配線層は、前記セ
ル中に存在する高反射率薄膜の下方に存在する配線層に
接続されていることを特徴とする請求項２３記載の集積
回路。 - 【請求項２７】 前記境界部分で前記配線は上下２層と
なっていることを特徴とする請求項２３記載の集積回
路。 - 【請求項２８】 前記境界部分に位置するセルに隣接し
て、該セルとの間の段差を低減させることができる厚さ
のダミーセルが設けられていることを特徴とする請求項
２３記載の集積回路。 - 【請求項２９】 前記境界部分に位置するセルに隣接し
て、該セルとは異なる高反射率パターンを除去したダミ
ーセルが設けられていることを特徴とする請求項２３記
載の集積回路。 - 【請求項３０】 第１導電型のエミッタ、第２導電型の
ベース、および第１導電型のコレクタを有するバイポー
ラトランジスタのコレクタ領域において、コレクタ抵抗
を低減させるために設けられた高濃度の第１導電型の領
域のうち、ベース直下の面積が前記ベースの面積より小
さいことを特徴とする半導体装置。 - 【請求項３１】 前記第１導電型領域のうち、エミッタ
直下の面積が前記エミッタ面積より小さいことを特徴と
する請求項３０記載の半導体装置。 - 【請求項３２】 前記第１導電型の領域のうち、エミッ
タ直下に位置する部分が欠除されていることを特徴とす
る請求項３０記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358741A JPH06204236A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 |
| US08/668,369 US5610435A (en) | 1992-12-28 | 1996-06-18 | Semiconductor device having an electrode which controls a surface state of the base area for minimizing a change of the D.C. amplification ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358741A JPH06204236A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002243659A Division JP3977201B2 (ja) | 2002-08-23 | 2002-08-23 | 半導体装置 |
| JP2002243660A Division JP3814569B2 (ja) | 2002-08-23 | 2002-08-23 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204236A true JPH06204236A (ja) | 1994-07-22 |
Family
ID=18460876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358741A Pending JPH06204236A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5610435A (ja) |
| JP (1) | JPH06204236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015288A (ja) * | 2013-07-03 | 2015-01-22 | 新日本無線株式会社 | 静電破壊保護回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689248B1 (en) * | 1994-06-20 | 1998-05-13 | STMicroelectronics S.r.l. | Integrated device with a surface electrical field delimiting structure and relative fabrication process |
| JP4144824B2 (ja) | 1999-03-26 | 2008-09-03 | キヤノン株式会社 | 半導体集積回路装置の故障箇所特定方法 |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| JP4643130B2 (ja) * | 2003-06-19 | 2011-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US7317324B2 (en) | 2003-11-04 | 2008-01-08 | Canon Kabushiki Kaisha | Semiconductor integrated circuit testing device and method |
| KR100809701B1 (ko) * | 2006-09-05 | 2008-03-06 | 삼성전자주식회사 | 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3319311A (en) * | 1963-05-24 | 1967-05-16 | Ibm | Semiconductor devices and their fabrication |
| JPS573225B2 (ja) * | 1974-08-19 | 1982-01-20 | ||
| JPS5861668A (ja) * | 1981-10-09 | 1983-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4857976A (en) * | 1987-06-30 | 1989-08-15 | California Institute Of Technology | Hydrogen-stabilized semiconductor devices |
| US5028973A (en) * | 1989-06-19 | 1991-07-02 | Harris Corporation | Bipolar transistor with high efficient emitter |
| JPH03120830A (ja) * | 1989-10-04 | 1991-05-23 | Nec Corp | 半導体装置 |
-
1992
- 1992-12-28 JP JP4358741A patent/JPH06204236A/ja active Pending
-
1996
- 1996-06-18 US US08/668,369 patent/US5610435A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015015288A (ja) * | 2013-07-03 | 2015-01-22 | 新日本無線株式会社 | 静電破壊保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5610435A (en) | 1997-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6329698B1 (en) | Forming a self-aligned epitaxial base bipolar transistor | |
| JP2503460B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| EP0033495B1 (en) | Process for fabricating a high speed bipolar transistor | |
| JPS6148784B2 (ja) | ||
| JPS62588B2 (ja) | ||
| JP3534056B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US5128272A (en) | Self-aligned planar monolithic integrated circuit vertical transistor process | |
| JPS62156869A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| EP0139130A1 (en) | Method for making a high performance transistor integrated circuit and the resulting integrated circuit | |
| US4857476A (en) | Bipolar transistor process using sidewall spacer for aligning base insert | |
| JPH06204236A (ja) | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 | |
| US5403757A (en) | Method of producing a double-polysilicon bipolar transistor | |
| JPH0241170B2 (ja) | ||
| US5151378A (en) | Self-aligned planar monolithic integrated circuit vertical transistor process | |
| KR950001146B1 (ko) | 폴리실리콘 자체 정렬 바이폴라 장치 및 이의 제조 방법 | |
| JP3781087B2 (ja) | 高速バイポーラトランジスタ及びその製造方法 | |
| EP0104079B1 (en) | Integrated circuit contact structure | |
| JPH0541385A (ja) | 半導体装置とその製造方法 | |
| EP0287318A2 (en) | Integrated transistor and manufacturing process therefor | |
| JPH07161728A (ja) | 半導体装置およびその製造方法 | |
| JPH034538A (ja) | バイポーラ型半導体装置 | |
| JPH0812866B2 (ja) | バイポーラ型半導体装置 | |
| RU2244985C1 (ru) | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH04142777A (ja) | ゲート電極又は配線の形成方法 |