JP2004006564A - 積層型半導体装置 - Google Patents

積層型半導体装置 Download PDF

Info

Publication number
JP2004006564A
JP2004006564A JP2002197977A JP2002197977A JP2004006564A JP 2004006564 A JP2004006564 A JP 2004006564A JP 2002197977 A JP2002197977 A JP 2002197977A JP 2002197977 A JP2002197977 A JP 2002197977A JP 2004006564 A JP2004006564 A JP 2004006564A
Authority
JP
Japan
Prior art keywords
heat
semiconductor element
semiconductor device
substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002197977A
Other languages
English (en)
Other versions
JP4036694B2 (ja
Inventor
Yoshihisa Totsuta
土津田　義久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2002197977A priority Critical patent/JP4036694B2/ja
Publication of JP2004006564A publication Critical patent/JP2004006564A/ja
Application granted granted Critical
Publication of JP4036694B2 publication Critical patent/JP4036694B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】第１半導体素子が発生する熱から、第１半導体素子に積層されている第２半導体素子を保護する。
【解決手段】基板１１に熱伝導性接着剤１９で実装してあるＤＳＰチップ１２の上面に、シート状の断熱性合成接着剤からなるスペーサ１５を貼り付け、このスペーサ１５を介してＣＣＤチップ１３を積層固定することにより積層型半導体装置１０を構成する。ＤＳＰチップ１２とＣＣＤチップ１３との間には、スペーサ１５により空気層１６が形成される。空気層１６は低熱伝導率の空気の存在により、ＤＳＰチップ１２で発生した熱がＣＣＤチップ１３へ伝達するのを抑制する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を積層した積層型半導体装置に関し、特に、各半導体素子間の伝熱を抑制して、一方の半導体素子の発熱に関係なく他方の半導体素子の安定作動を確保した積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、携帯電話及び携帯端末器等の各種電子機器の小型化に伴い、これらの機器に組み込まれる半導体パッケージ又は半導体モジュール等の小型化が進行している。
【０００３】
図２４は、特開平１０−３２１８３０号で開示されている積層型固体撮像素子１であり、半導体パッケージとして小型化に対応するため、基板１ａの上に実装した機能素子２の上面２ａに接着剤４を塗布してスキャナ素子３を積層固着し、基板１ａに対する半導体素子の実装面積を抑えている。なお、機能素子２で生じた誘導性ノイズがスキャナ素子３へ混入するのを抑制するため、機能素子２とスキャナ素子３との間に電気シールド板、絶縁膜と金属膜の積層膜、又は、導電性接着剤を介在する場合がある。
【０００４】
図２５は、特開平１１−２６１０４４号で開示されている固体撮像素子付半導体装置５であり、基板５ａに周辺回路用半導体チップ６とＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型固体撮像チップ７を、接着剤８を一面に塗布して積層固着することで、チップの実装面積を縮小し半導体パッケージの小型化に対応している。なお、固体撮像素子付半導体装置５は、ＣＣＤ型固体撮像チップ７の電極７ａと基板５ａの基板電極５ｂを金属線９で、ワイヤボンディングにより接続し所要の回路を形成している。
【０００５】
【発明が解決しようとする課題】
一般に、各種半導体素子（チップ）は作動すると発熱するが、特に、半導体パッケージの全体的な制御等を行う素子は作動時間も長く発熱量も大きくなる。また、スキャナ、ＣＣＤ等に用いられる固体撮像系の素子はアナログ素子であり、熱の影響を受けやすい。このような固体撮像系素子が熱の影響を受けた場合、素子の画素中において特定の画素の暗電流が突出して増加し、暗状態で特定の画素が白く見えるようになる。この傾向は白傷と呼ばれ、熱による温度上昇と共に増加し、固体撮像系素子の正常な機能を維持するのが困難になる。
【０００６】
よって、図２４の積層型固体撮像素子１では、基板１ａに実装した機能素子２の発熱量が大きく、発生した熱が積層されているスキャナ素子３へ伝達される。この際、機能素子２はスキャナ素子３と接着剤４を介して広い面積で接触しているため、熱はスムーズにスキャナ素子３へ伝わり、この状態が続くと、スキャナ素子３は温度が上昇し、正常な機能を維持するのが難しくなる問題がある。また、機能素子２とスキャナ素子３との間に電気シールド板、積層膜等を介在させる場合でも、これら電気シールド板等は誘導性ノイズの混入を抑制するものなので、熱の伝達を防ぐことはできず、スキャナ素子３は熱の影響により依然として正常な機能を維持できない問題がある。
【０００７】
さらに、上述した問題は、図２５の固体撮像素子付半導体装置５でも同様に生じ、周辺回路用半導体チップ６で発生した熱が、一面に塗布された接着剤８を介してＣＣＤ型固体撮像チップ７に伝達し、ＣＣＤ型固体撮像チップ７が熱の影響を受けて、正常な機能の確保が困難になる問題がある。
【０００８】
本発明は、斯かる問題に鑑みてなされたものであり、半導体パッケージの小型化を維持した上で、積層する第１の半導体素子と第２の半導体素子との間に空隙を形成することで、第１の半導体素子で発生した熱の第２の半導体素子への伝達を抑制し、第２の半導体素子の機能を維持する積層型半導体装置を提供することを目的とする。
また、本発明は、シート状の断熱性合成接着剤により空隙を形成することで、所要の空隙寸法を確保すると共に、第１の半導体素子と第２の半導体素子との積層工程の効率化を図った積層型半導体装置を提供することを目的とする。
【０００９】
さらに、本発明は、第１の半導体素子側に熱伝導体を設けることで、第１の半導体素子に発生した熱を熱伝導体を通じて放熱し、第２の半導体素子へ向かう熱の量を削減した積層型半導体装置を提供することを目的とする。
さらに、また、本発明は、第１の半導体素子に貫通電極を設けることで、第１の半導体素子に発生した熱を貫通電極を通じて放熱し、第２の半導体素子へ向かう熱の量を元から削減した積層型半導体装置を提供することを目的とする。
【００１０】
また、本発明は、第１の半導体素子と第２の半導体素子との間に、断熱材を設けることで、第１の半導体素子から第２の半導体素子への熱伝達の遮断を図る積層型半導体装置を提供することを目的とする。
さらに、本発明は、第１の半導体素子に基板へ貫通する伝熱材を設けることで、第１の半導体素子に発生した熱を効率的に基板へ放熱可能とした積層型半導体装置を提供することを目的とする。
さらに、また、本発明は、第１の半導体素子から第２の半導体素子を被う包囲部材を設けると共に内部を低圧にすることで、内部空間の熱伝達率を低減した積層型半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る積層型半導体装置は、基板に実装してある第１半導体素子と、該第１半導体素子に積層してある第２半導体素子とを備える積層型半導体装置において、前記第１半導体素子と第２半導体素子との間に空隙を形成するスペーサを備えることを特徴とする。
【００１２】
本発明においては、第１半導体素子と第２半導体素子との間にスペーサを設けることで、第１半導体素子と第２半導体素子との接触面積を低減し、第１半導体素子と第２半導体素子との間に空隙を形成できる。この空隙には空気が存在し、空気は熱伝導率が０．０２４Ｗ／ｍ・Ｋと低いので、空隙は空気層として第１半導体素子から第２半導体素子への伝熱を抑制し、第２半導体素子を熱の影響から保護でき、第２半導体素子の機能を安定して維持できる。
【００１３】
なお、スペーサは、前記第１半導体素子と第２半導体素子との間に空隙を形成できる限り、単数でも複数でもよく、形状等も限定されず、積層箇所の中央、周囲等に適宜配置できる。また、空隙である空気層は、スペーサの配置形態に応じて外部の周囲と連通した開放空間にしてもよく、スペーサを連続させて周囲に配置することで閉鎖した空間にしてもよい。
【００１４】
本発明に係る積層型半導体装置は、前記スペーサが複数であり、前記第２半導体素子の周囲に設けてあることを特徴とする。
本発明においては、第２半導体素子の周囲に複数のスペーサを設けることで、安定して第２半導体素子を第１半導体素子に積層できると共に、充分な容積の空気層を確保でき、第２半導体素子へ所要の熱量が移動するのを防止できる。
【００１５】
本発明に係る積層型半導体装置は、前記複数の各スペーサが、間隔を隔てて設けてあることを特徴とする。
本発明においては、各スペーサ間に所要の間隔があるので、空隙である空気層は外部周囲と連通した開放空間となり、充分な量の空気で第１半導体素子からの熱を遮断できる。また、空気層の空気が熱せられた場合、対流等が生じ空気層の空気が連通した外部周囲の空気と入れ替わるため、長時間の作動でも安定して熱が伝達することを抑制できる。
【００１６】
本発明に係る積層型半導体装置は、前記第２半導体素子が、前記第１半導体素子と反対側の面に設けてある電極を備え、前記スペーサは、前記電極と対応する位置に設けてあることを特徴とする。
本発明においては、第２半導体素子に電極がある場合、金ワイヤ等の金属線をワイヤボンディングにより接続することになるが、一般にワイヤボンディングは、加圧して金属線を接続するため、スペーサを電極に対応した位置に設けることで、前記加圧をスペーサで受け止めることができ、安定したワイヤボンディング工程を確保できる。
【００１７】
本発明に係る積層型半導体装置は、前記スペーサは、シート状の断熱性合成接着剤であることを特徴とする。
本発明にあっては、前記スペーサとしてシート状の断熱性合成接着剤を適用することで、スペーサのみで第２半導体素子を積層固着できると共にスペーサも容易に配置でき、積層工程の効率化を図ることができる。また、断熱性合成接着剤をシート状にすることで、空隙の積層方向の寸法も全体にわたり均一にでき、製品精度も向上できる。
【００１８】
本発明に係る積層型半導体装置は、前記断熱性合成接着剤は、熱伝導率が０．１７Ｗ／ｍ・Ｋ以下であることを特徴とする。
本発明にあっては、断熱性合成接着剤の熱伝導率を０．１７Ｗ／ｍ・Ｋ以下にしており、従来、素子の接合に使用されるダイボンド剤の熱伝導率（約０．６〜約５．０Ｗ／ｍ・Ｋ）、又は、エポキシ系の合成接着剤の熱伝導率（０．１９Ｗ／ｍ・Ｋ）に比べて熱伝導率が低く、断熱性合成接着剤を通じて第１半導体素子の熱が第２半導体素子へ伝達する割合を低減できる。
【００１９】
また、断熱性合成接着剤を通じて熱が伝達される割合を更に低減するためには、熱伝導率の上限を０．１２Ｗ／ｍ・Ｋ以下にすることが好ましく、さらに、確実に熱の影響を防ぎたい場合は熱伝導率を０．０８Ｗ／ｍ・Ｋ以下にすることが好適である。なお、熱伝導率の下限は、空隙に存在する空気の熱伝導率を考慮して０．０２４Ｗ／ｍ・Ｋ以上にするか、又は、空隙を真空にした場合は、真空の熱伝導率の値以上にする。
【００２０】
本発明に係る積層型半導体装置は、前記空隙の寸法が、１０μｍ以上３００μｍ以下であることを特徴とする。
本発明にあっては、空隙の積層方向を前記寸法にすることで、半導体パッケージの小型化と断熱性との両方をバランスの取れた状態に維持できる。なお、空隙寸法の下限を１０μｍ以上にしているのは、この数値以下であれば、空隙の空気量が不足し所要の断熱性を確保できないからであり、一方、上限を３００μｍ以下にしているのは、通常使用される半導体素子の厚み等を考慮して、半導体パッケージの小型化を確保できる最大の数値として規定できるからである。
【００２１】
なお、空隙寸法は、小型化と断熱性とのバランスを考慮すれば、上述した範囲の中でも２０μｍ以上１５０μｍ以下が好ましく、その中でも特に２５μｍ以上５０μｍ以下の範囲は、前記バランスが良好となり好適である。
【００２２】
本発明に係る積層型半導体装置は、前記スペーサと前記第１半導体素子の間に設けてある熱伝導体を更に備え、前記熱伝導体は、一部が前記基板に接触してあることを特徴とする。
本発明にあっては、基板に接触してある熱伝導体を設けることで、第１半導体素子で発生した熱を熱伝導体を介して基板へ放熱でき、第２半導体素子へ向かう熱の量を根本的に削減でき、第２半導体素子に対する熱影響を低減できる。なお、第１半導体素子で発生した熱を吸収して基板へ放熱するためには、熱伝導体は第１半導体素子を可能な限り被うことができる形状及び寸法を有することが好ましい。
【００２３】
本発明に係る積層型半導体装置は、基板に実装してある第１半導体素子と、該第１半導体素子に積層してある第２半導体素子とを備える積層型半導体装置において、前記第１半導体素子と第２半導体素子との間に設けてある断熱材を備えることを特徴とする。
本発明にあっては、断熱材を設けることにより、第１半導体素子で発生した熱が第２半導体素子へ伝達するのを遮ることができる。なお、第１半導体素子の熱を断熱材で確実に断熱するためには、第１半導体素子と第２半導体素子との間に隙間無く広範囲で断熱材を配置することが好適である。
【００２４】
本発明に係る積層型半導体装置は、前記断熱材は、熱伝導率が０．１７Ｗ／ｍ・Ｋ以下であることを特徴とする。
本発明にあっては、熱伝導率の上限が０．１７Ｗ／ｍ・Ｋ以下の断熱材を用いることで、第１半導体素子で発生した熱が第２半導体素子へ伝わることを抑制できる。なお、熱伝達の抑制する割合を増して、第２半導体素子の安定性を一段と確保するためには、前記範囲の中でも熱伝導率は０．１２Ｗ／ｍ・Ｋ以下が好ましく、特に確実な熱の遮断を行うためには、熱伝導率は０．０８Ｗ／ｍ・Ｋ以下にするのが好適である。なお、断熱材の熱伝導率の下限は、空気又は真空の熱伝導率の値以上が好ましい。
【００２５】
本発明に係る積層型半導体装置は、前記断熱材と前記第１半導体素子の間に設けてある熱伝導体を更に備え、前記熱伝導体は、一部が前記基板に接触してあることを特徴とする。
本発明にあっては、断熱材と第１半導体素子の間に熱伝導体を設けているので、断熱材の存在により第１半導体素子で発生した熱は、第２半導体素子の方向ではなく、自然と熱伝導体を通じて基板へ向かい、第２半導体素子を熱の影響から保護できる。
【００２６】
本発明に係る積層型半導体装置は、前記第２半導体素子が、アナログ素子であることを特徴とする。
本発明にあっては、第２半導体素子が熱の影響を受けやすいアナログ素子であっても、上述したように第１半導体素子で発生した熱の伝達が抑制されるので、熱による悪影響を防止して第２半導体素子の正常な機能を維持できる。なお、第１半導体素子は、信号処理用素子、機能素子等の種々の素子を適用でき、素子の型としてデジタル素子も適用できる。
【００２７】
本発明に係る積層型半導体装置は、前記第２半導体素子が、固体撮像素子であることを特徴とする。
本発明にあっては、第２半導体素子を固体撮像素子にすることで、熱による影響で白傷等の不具合が生じやすい固体撮像素子に対しても、上述したような熱の遮断で安定して作動させることができ、ＣＣＤカメラ等に好適な小型半導体パッケージを提供できる。
【００２８】
本発明に係る積層型半導体装置は、前記第１半導体素子が、前記第２半導体素子側から前記基板側へ貫通する貫通電極を備え、前記貫通電極は、前記基板側の一端を前記基板に接続してあることを特徴とする。
本発明にあっては、第１半導体素子が貫通電極を備えることで、第１半導体素子で生じた熱を貫通電極を通じて基板へ放熱でき、第２半導体素子へ向かう熱量を削減して熱影響を低減できる。なお、本発明における貫通電極は、上述した熱伝導体等と組み合わせることも可能であり、このように組み合わせることで、一段と、第２半導体素子へ向かう熱を抑制できる。
【００２９】
本発明に係る積層型半導体装置は、前記基板が、前記貫通電極が接続する箇所に設けてある基板電極と、前記第１半導体素子が実装してある面の反対側の面に設けてある外部電極と、該外部電極及び前記基板電極を接続する導電部材とを備えることを特徴とする。
本発明にあっては、基板の実装面に基板電極を設けて貫通電極と接続することにより、負極電極から基板電極へと連続する第１半導体素子と基板との間の所要の電気回路を形成でき、第１半導体素子及び基板をワイヤボンディングにより接続する場合に比べて効率的な回路形成を実現できる。
【００３０】
また、基板の実装面に対して反対側となる面に外部電極を設けると共に、この外部電極と実装面の基板電極を接続する導電部材を設けることにより、貫通電極より基板電極へ伝達された熱を、導電部材を通じて外部電極へ移動させて容易に基板の外部へ放熱できる。また、外部の回路から第１半導体素子へ電気的な接続が必要な場合、外部電極に外部の接続線等を接続することで、外部電極、導電部材、基板電極及び貫通電極を通じて第１半導体素子へ接続でき、積層型半導体装置の外部回路に対する電気的な接続性も向上できる。
【００３１】
本発明に係る積層型半導体装置は、前記第１半導体素子が、前記第２半導体素子側から前記基板側へ貫通する伝熱材を備え、前記伝熱材は、前記基板側の一端を前記基板に接触してあることを特徴とする。
本発明にあっては、第１半導体素子が自身を貫通して基板に接触する伝熱材を備えるので、発生した熱をスムーズに基板へ伝えることができ、また、伝熱材は第１半導体素子の範囲内に位置するので、半導体パッケージが大型化することもない。
【００３２】
本発明に係る積層型半導体装置は、前記基板が、前記伝熱材が接触する箇所に設けてある放熱部を備えることを特徴とする。
本発明にあっては、伝熱材と接触する放熱部を基板に設けることで、基板に伝わった熱を放熱部から放熱でき、第１半導体素子から基板への伝熱性を一段と向上できると共に、基板自体に熱が蓄積される状況を防止し各半導体素子が安定して作動できる環境を確保できる。
【００３３】
本発明に係る積層型半導体装置は、前記基板が更に、前記第１半導体素子が実装してある面の反対側の面に設けてある外部放熱部と、該外部放熱部及び前記放熱部を接続する熱伝導部材とを備えることを特徴とする。
本発明にあっては、基板の実装面の反対側の面に外部放熱部を設けると共に、この外部放熱部と前記放熱部を接続する熱伝導部材を設けることで、第１半導体素子の伝熱材から放熱部へ伝達された熱を、熱伝導部材及び外部放熱部へ伝えて、基板外部へ効率的に放熱でき、基板温度の上昇を抑制し第１半導体素子から基板へ熱が移動しやすい状態を確保して放熱性を向上できる。
【００３４】
本発明に係る積層型半導体装置は、前記第１半導体素子及び前記第２半導体素子を包囲しており、前記基板に密着状態で取り付けてある包囲部材を更に備え、前記包囲部材の内部は、外部に比べて低圧にしてあることを特徴とする。
【００３５】
本発明にあっては、包囲部材で第１半導体素子及び第２半導体素子の周囲を密閉すると共に内部を低圧にすることで、内部の真空度を上昇でき、第１半導体素子及び第２半導体素子の周囲の熱伝導率を低減でき、第１半導体素子から第２半導体素子への伝熱を抑制できる。なお、熱伝導率は真空に近付くほど低下するため、積層型半導体装置は包囲部材の内部を真空状態に近付けることが好ましい。
【００３６】
【発明の実施の形態】
以下、本発明を実施の形態を示す図面に基づき説明する。
図１は、本発明の第１の実施の形態に係る積層型半導体装置１０の全体を示している。積層型半導体装置１０はＣＣＤカメラ用の半導体パッケージであり、基板１１に第１半導体素子であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）チップ１２を熱伝導性接着剤１９で実装すると共に、ＤＳＰチップ１２に第２半導体素子であるＣＣＤチップ１３をスペーサ１５により空隙である空気層１６を形成した状態で積層し、ＤＳＰチップ１２及びＣＣＤチップ１３を包囲部材であるパッケージ部材１４で被う構成にしている。
【００３７】
基板１１は、セラミック又はガラスエポキシで形成された多層基板であり、図１では上面となる実装面１１ａに、ＤＳＰチップ１２との接続用の第１電極パッド１１ｃをＤＳＰチップ１２の実装箇所の周囲に複数設けており、また、これら第１電極パッド１１ｃの周囲にはＣＣＤチップ１３との接続用の第２電極パッド１１ｄを複数設けている。
【００３８】
各第１電極パッド１１ｃ及び第２電極パッド１１ｄは、表面を金メッキしてワイヤボンディングにより接続される金ワイヤ１７との導通性を高めている。また、実装面１１ａの裏面１１ｂには、外部への取出電極１１ｅをランドグリッドアレイの形態で設けており、基板１１を貫通するスルーホール１１ｆの内部に設けられた導電部材により、取出電極１１ｅと実装面１１ａの第１電極パッド１１ｃ、第２電極パッド１１ｄ等とを接続して所要の回路を形成している。なお、取出電極１１ｅはボールグリッドアレイ等の他の形態で設けてもよい。
【００３９】
一方、ＤＳＰチップ１２はデジタル信号処理を行うデジタル素子であり、作動に伴い発熱する。また、図２に示すように、ＤＳＰチップ１２は平面視で矩形状であり、周囲の各辺１２ａ毎に４個の電極１２ｂを設けている。
【００４０】
ＤＳＰチップ１２に積層されるＣＣＤチップ１３は、熱の影響を受けやすいアナログの固体撮像素子である。図３に示すように、ＣＣＤチップ１３は平面視で矩形状であり、図２のＤＳＰチップ１２の各電極１２ｂの内周側に収まる外寸にすると共に、各辺１３ａ毎に４個に電極１３ｂを設けている。なお、中央にはＣＣＤ撮像素子エリア１３ｃを設けている。
【００４１】
また、図１に示すパッケージ部材１４は、積層状態のＤＳＰチップ１２及びＣＣＤチップ１３を収容できる容積を確保したセラミック製のボックス形状であり、ＣＣＤチップ１３と対向する箇所にレンズ１４ａを設けている。
【００４２】
次に、積層型半導体装置１０の製造手順について説明する。
先ず、図４（ａ）に示すように、基板１１の実装面１１ａの実装箇所に熱伝導性接着剤１９を塗布し、この塗布箇所にＤＳＰチップ１２を載置してから熱伝導性接着剤１９を加熱して硬化させ、ＤＳＰチップ１２を基板１１に固着している。なお、第１の実施の形態では、ＤＳＰチップ１２が発生する熱を、熱伝導性接着剤１９を通じて基板１１へ効率良く放熱するために、熱伝導性接着剤１９には、熱伝導率が３０〜６０Ｗ／ｍ・Ｋの高熱伝導銀ペースト（Ｄｉｅｍａｔ社製、型番６０３０ＨＫ）を使用している。
【００４３】
次に、図４（ｂ）に示すように、基板１１に固着したＤＳＰチップ１２の上面１２ｃにスペーサ１５を取り付けている。第１の実施の形態では、このスペーサ１５に、ポリイミド系で熱伝導率が０．１Ｗ／ｍ・Ｋであり、厚みが４０μｍのシート状の断熱性合成接着剤を使用しており、図５（ａ）に示すように、ＤＳＰチップ１２の４角の内方に電極１２ｂと略同寸法の矩形の断熱性合成接着剤（スペーサ１５）を貼り付けている。なお、この貼り付けは、断熱性合成接着剤（スペーサ１５）がシート状であるため前記４角に容易に配置できる。
【００４４】
その後、図４（ｃ）に示すように、断熱性合成接着剤（スペーサ１５）の上方よりＣＣＤチップ１３を載置し、図５（ｂ）に示すようにＣＣＤチップ１３の下面の４角を断熱性合成接着剤（スペーサ１５）で接着し、ＣＣＤチップ１３をＤＳＰチップ１２に積層固着している。このように積層固着することで、図４（ｃ）に示すようにＤＳＰチップ１２とＣＣＤチップ１３との間には、断熱性合成接着剤（スペーサ１５）の厚み分である４０μｍの空気層１６を形成している。なお、空気層１６は外部の周囲と連通した開放空間になっている。
【００４５】
前記のような積層後、ＤＳＰチップ１２の電極１２ｂと第１電極パッド１１ｃ、及び、ＣＣＤチップ１３の電極１３ｂと第２電極パッド１１ｄを、ワイヤボンディングにより金ワイヤ１７で夫々接続し所要の回路を形成している。なお、ＣＣＤチップ１３の電極１３ｂにおいてワイヤボンディングに伴い加圧する場合、図５（ｂ）に示すようにＣＣＤチップ１３は４角が固着されているため、前記加圧に抗することができ、接着されたＣＣＤチップ１３が破損、又は、ＤＳＰチップ１２から剥離するような不具合は生じない。
【００４６】
最後に、図１に示すように、パッケージ部材１４を、レンズ１４ａがＣＣＤチップ１３と対向するような位置関係で基板１１に取り付けて、積層型半導体装置１０を完成している。完成した積層型半導体装置１０は、ＤＳＰチップ１２及びＣＣＤチップ１３を、４０μｍという空気層１６を確保して積層することで、基板１１の実装面積を抑えると共に積層高さも低くすることで小型化している。
【００４７】
また、ＤＳＰチップ１２とＣＣＤチップ１３との間には熱伝導率が０．０２４Ｗ／ｍ・Ｋの空気層１６が形成されているため、ＤＳＰチップ１２で発生した熱は空気層１６で遮断される一方、熱伝導性接着剤１９を通じて基板１１へ放熱されるので、ＣＣＤチップ１３は熱の影響を受けることなく安定して作動し、正常な機能を維持している。なお、空気層１６は開放空間であるため、熱の遮断により空気層１６の空気温度が上昇した場合、対流により外部の空気と入れ替わり、所要の断熱特性を維持し続けるようにしている。
【００４８】
また、断熱性合成接着剤（スペーサ１５）は、電極１２ｂと略同等の小さい断面積であると共に熱伝導率が０．１Ｗ／ｍ・Ｋであるため、断熱性合成接着剤（スペーサ１５）を通じて熱がＣＣＤチップ１３へ伝わることを抑制している。
【００４９】
なお、積層型半導体装置１０は、上述した形態に限定されるものではなく種々の変形が可能である。例えば、パッケージ部材１４を気密性が保持できる形態で形成すると共に、このパッケージ部材１４を基板１１へ密着して取り付けるようにし、この際、パッケージ部材１４の内部の空気を吸引してパッケージ部材１４の内部を外部に比べて低圧にするようにしてもよい。
【００５０】
このように、パッケージ部材１４の内部を低圧にすると、内部の空気量が減少し、空気層１６の熱伝導率が０．０２４Ｗ／ｍ・Ｋより低い数値になり、ＤＳＰチップ１２で発生した熱の伝達を一段と抑制できる。なお、熱伝導率を最も低い数値にするためには、パッケージ部材１４の内部の全空気を吸引して真空にすることが好ましい。
【００５１】
また、図６（ａ）に示すように、断熱性合成接着剤（スペーサ１５′）を帯状に形成して、ＣＣＤチップ１３の上面における各辺１３ａの４個の電極１３ｂと対応させてＤＳＰチップ１２の上面に貼り付けるようにしてもよい。このように各電極１３ｂの裏側に断熱性合成接着剤（スペーサ１５′）が位置することで、ワイヤボンディングの加圧に一段と抗することができ、安定したワイヤボンディング工程を行うことができる。
【００５２】
なお、ワイヤボンディングの加圧に対しては、図６（ｂ）に示すように、複数の矩形の断熱性合成接着剤（スペーサ１５″）を、間隔を隔てて各電極１３ｂに対応させて貼り付けるようにしてもよい。この場合でも、各断熱性合成接着剤（スペーサ１５″）により、ワイヤボンディング時の加圧を受け止めることができる上、断熱性合成接着剤（スペーサ１５″）の貼り付け面積が減少し空気層が占有する割合が増加するので、ＣＣＤチップ１３への伝熱を低減できる。また、複数の断熱性合成接着剤は間隔を隔てて貼り付ける以外に、夫々を周方向に密接状態で貼り付けて、内部の空気層１６が閉鎖空間になるようにしてもよい。
【００５３】
さらに、断熱性合成接着剤は、熱伝導率が０．１Ｗ／ｍ・Ｋに限定されるものではなく、従来のエポキシ接着剤の熱伝導率より０．１７Ｗ／ｍ・Ｋ以下であれば、断熱性合成接着剤を介した伝熱を従来に比べて低減できるが、さらに、伝熱を抑制するためには、熱伝導率を０．０８Ｗ／ｍ・Ｋ以下にすることが好適である。
【００５４】
さらに、また、空気層１６の寸法も４０μｍにする以外に、断熱性合成接着剤の厚み寸法を１０μｍ以上３００μｍ以下の範囲で適宜変更することも可能である。なお、伝熱の阻止及び積層型半導体装置１０の小型化の両方をバランス良く達成するためには、空気層１６の寸法は、２０μｍ以上１５０μｍ以下の範囲に留めるのが好ましく、特に両方のバランスが良くなる範囲は２５μｍ以上５０μｍ以下であるので、この範囲で空気層１６の寸法を選択するのが好適である。
【００５５】
図７は、第２の実施の形態に係る積層型半導体装置２０の概略正面図であり、積層型半導体装置２０は、基本的には第１の実施の形態の積層型半導体装置１０と同様の構成であり、ＤＳＰチップ２２を熱伝導体である熱伝導シート２８で被うことを特徴としている。
【００５６】
基板２１は、ＤＳＰチップ２２の実装箇所に接続用電極２１ｃを設けており、第１の実施の形態の基板１１のようにＤＳＰチップ用の電極パッドは設けていない。また、ＤＳＰチップ２２は、下面２２ｄに基板２１の接続用電極２１ｃと対応する位置で半田からなる半田突起電極２２ｅを突設している。
【００５７】
一方、熱伝導シート２８は、効率の良い伝熱を可能にするため熱伝導率が３０Ｗ／ｍ・Ｋにしており、また、図８に示すように、ＤＳＰチップ２２を完全に被うことができる大きさの外寸を有し、中央箇所２８ｃにＤＳＰチップ２２と同等の面積を残して各角２８ａから中央へ向けてスリット２８ｂを設けている。なお、熱伝導シート２８は一方の面が接着面２８ｄになっている。
なお、上述した以外のＣＣＤチップ２３、パッケージ部材２４等は第１の実施の形態と同様の構成にしている。
【００５８】
次に、第２の実施の形態に係る積層型半導体装置２０の製造手順について説明する。
第２の実施の形態では、ＤＳＰチップ２２をフリップチップ方式により基板２１へ実装している。即ち、図９（ａ）に示すように、基板２１の実装面２１ａにおけるＤＳＰチップ２２の実装箇所に熱硬化性のエポキシ接着剤２９を塗布してから、ＤＳＰチップ２２を、半田突起電極２２ｅと基板２１の接続用電極２１ｃとの位置を合致させて基板２１に載置する。この状態で半田突起電極２２ｅを加熱することで、半田突起電極２２ｅ及び接続用電極２１ｃを半田接続すると共に、前記加熱により周囲のエポキシ接着剤２９を硬化させてＤＳＰチップ２２を基板２１へ固着している。
【００５９】
次に、図９（ｂ）に示すように、熱伝導シート２８の接着面２８ｄをＤＳＰチップ２２側にして中央箇所２８ｃをＤＳＰチップ２２の上面２２ｆに気泡等が生じないように密着させて貼り付ける。その後、図９（ｃ）に示すように、熱伝導シート２８の周囲の端部２８ｅを下方に折り曲げて基板２１の実装面２１ａに接触させて貼り付ける。このように貼り付けた熱伝導シート２８は、図１０に示すように、平面視ではＤＳＰチップ２２を完全に被うと共に、スリット２８ｂによりシワが生じることなく、端部２８ｅが基板２１の実装面２１ａへ貼り付けられた状態になっている。
【００６０】
上述した熱伝導シート２８の貼り付け後は、第１の実施の形態における図４（ｂ）（ｃ）の手順と同様であり、熱伝導シート２８の上面にシート状の断熱性合成接着剤であるスペーサ２５を貼り付けてからＣＣＤチップ２３を積層固着し、ＣＣＤチップ２３の電極２３ｂと基板２１の電極パッド２１ｄを金ワイヤ２７でワイヤボンディングにより接続し、パッケージ部材２４を基板２１に取り付けて、図７に示す積層型半導体装置２０を完成している。
【００６１】
このように完成した積層型半導体装置２０は、熱伝導シート２８の上面にスペーサ２５を貼り付けることで、ＤＳＰチップ２２を被う熱伝導シート２８とＣＣＤチップ２３との間に空隙である空気層２６を形成している。また、積層型半導体装置２０は、ＤＳＰチップ２２を半田接続により基板２１に導通接続しているので、第１の実施の形態に比べて、ＤＳＰチップ２２に対するワイヤボンディング工程を省略でき、製作工程の効率を高めている。
【００６２】
さらに、積層型半導体装置２０は、ＤＳＰチップ２２で発生した熱を、熱放電シート２８を通じて基板２１へ放熱しており、ＣＣＤチップ２３へ向かう熱量を削減すると共に、ＣＣＤチップ２３の方向には空気層２６が存在することで、ＣＣＤチップ２３へ向かう熱を空気層２６で遮断している。よって、ＣＣＤチップ２３は、ＤＳＰチップ２２が発生する熱に関係なく安定した作動を行い、正常な機能を確保している。
【００６３】
なお、積層型半導体装置２０も、上述した形態に限定されるものではなく、種々の変形の適用が可能である。例えば、上述したスペーサ２５の形状、位置及び熱伝導率、並びに、空気層２６の寸法等は第１の実施の形態と同様にしているが、これらスペーサ２５の形状等に対して第１の実施の形態における各種変形を適用することができ、パッケージ部材２４の内部を外部に比べて低圧にする変形例も適用できる。
【００６４】
また、熱伝導シート２８は上述した形状以外にも、スペーサ２５の貼り付け面積と基板２１へ貼り付ける部分を有する形状のものを適用できる。図１１（ａ）は一変形例の熱伝導シートを適用する場合であり、基板３１に実装するＤＳＰチップ３２が、対向する一組の辺に電極３２ｂを有すると共に、基板３１も第２電極パッド３１ｄに加えて電極３２ｂに対応する箇所に第１電極パッド３１ｃを有するとき、熱伝導シート３８には、対向する電極３２ｂの間隔と略同等の寸法の短辺を有する長方形のものを使用する。
【００６５】
この場合、図１１（ｂ）に示すように、基板３１に実装したＤＳＰチップ３２の電極３２ｂの間に、熱伝導シート３８の中央箇所３８ｃを貼り付けると共に、両方の端部３８ｅを下方に折り曲げて基板３１に貼り付け、その後、電極３２ｂと第１電極パッド３１ｃを金ワイヤで接続し所要の回路を形成する。このような構成でもＤＳＰチップ３２で発生した熱を、熱伝導シート３８を通じて基板３１へ放熱できる。
【００６６】
図１２は、本発明の第３の実施の形態に係る積層型半導体装置４０の概略正面図である。積層型半導体装置４０は、基本的に第１の実施の形態の積層型半導体装置１０と同様の構成であり、ＤＳＰチップ４２に貫通電極４８を設けたことを特徴としている。
【００６７】
基板４１は、第２の実施の形態の基板２１と同様に、接続用電極４１ｃをＤＳＰチップ４２の実装箇所に設けている。一方、ＤＳＰチップ４２は、基板４１の接続用電極４１ｃと対応した位置に、ＣＣＤチップ４３側となる上面４２ｆから基板４１側となる下面４２ｄへ貫通する貫通電極４８を設けている。貫通電極４８は、ＤＳＰチップ４２からの入出力信号、ＣＣＤチップ４３の出力信号等を導通しており、図１３に示すように、下面４２ｄ側の端部４８ａを下面４２ｄより突出させると共に端部４８ａに金バンプを設けて突起電極部４８ｂを形成し、上面４２ｆ側の端部４８ｃは上面４２ｆと同一高さにしている。なお、上述した以外のＣＣＤチップ４３、パッケージ部材４４等は第１の実施の形態と同様の構成にしている。
【００６８】
次に、第３の実施の形態に係る積層型半導体装置４０の製造手順について説明する。
図１４（ａ）（ｂ）に示すように、基板４１の接続用電極４１ｃを含むＤＳＰチップ４２の実装箇所にエポキシを主成分とする熱硬化性接着剤４９を塗布し、この状態でＤＳＰチップ４２を、突起電極部４８ｂと接続用電極４１ｃとの位置を合致させて基板４１に載置する。この状態で突起電極部４８ｂ及び接続用電極４１ｃを加熱し、熱硬化性接着剤４９を硬化させることにより突起電極部４８ｂ及び接続用電極４１ｃを導通接続させた状態でＤＳＰチップ４２を基板４１に固着している。
【００６９】
この後は、第１の実施の形態における図４（ｂ）（ｃ）と同様の手順であり、ＤＳＰチップ４２の上面４２ｆにシート状の断熱性合成接着剤であるスペーサ４５を貼り付けてからＣＣＤチップ４３を積層固着し、ＣＣＤチップ４３の電極４３ｂと基板４１の電極パッド４１ｄを金ワイヤ４７で接続してから、パッケージ部材４４を基板４１に取り付けて、図１２に示す積層型半導体装置４０を完成している。
【００７０】
このように完成した積層型半導体装置４０は、スペーサ４５によりＤＳＰチップ４２とＣＣＤチップ４３との間に空隙である空気層４６を形成しており、また、ＤＳＰチップ４３は突起電極部４８ｂ及び接続用電極４１ｃの接続により基板４１と導通しているので、第２の実施の形態と同様に、第１の実施の形態に比べてＤＳＰチップ４２に対するワイヤボンディング工程を省略でき、製作工程の効率を高めている。
【００７１】
さらに、積層型半導体装置４０は、ＤＳＰチップ４２で発生した熱を、貫通電極４８、突起電極部４８ｂ及び接続用電極４１ｃを通じて基板４１へ放熱しており、ＣＣＤチップ４３へ向かう熱量を削減している。特に、貫通電極４８は、上方の端部４８ｃをＤＳＰチップ４２の上面４２ｆと同一の高さにしているので、ＤＳＰチップ４２の上部で発生した熱も貫通電極４８を通じて基板４１へ放熱でき、熱の影響を受けやすいＣＣＤチップ４３に極力、熱が伝わらないようにしている。
【００７２】
また、ＤＳＰチップ４２からＣＣＤチップ４３へは空気層４６が存在することで、ＣＣＤチップ４３へ向かう熱を空気層４６で遮断でき、ＣＣＤチップ４３はＤＳＰチップ４２が発生する熱に関係なく安定した作動を行い、正常な機能を確保している。
【００７３】
なお、積層型半導体装置４０は、上述した形態に限定されるものではなく、種々の変形が可能である。例えば、上述したスペーサ４５の形状、位置及び熱伝導率、並びに、空気層２６の寸法等は第１の実施の形態と同様にしているが、これらスペーサ４５の形状等に対して第１の実施の形態における各種変形を適用でき、パッケージ部材４４の内部を外部に比べて低圧にする変形例も適用できる。
【００７４】
また、ＤＳＰチップ４２と基板４１との接続回路が多く、突起電極部４８ｂ及び接続用電極４１ｃの接続だけでは対応できない場合、ＤＳＰチップ４２の上面４２ｆに追加の電極を設けると共に基板４１にＤＳＰチップ４２用の電極パッドを設け、金ワイヤで前記電極及び電極パッドを接続するようにしてもよい。
【００７５】
さらに、図１５の変形例の積層型半導体装置５０に示すように、第２の実施の形態における熱伝導シートを組み合わせるようにしてもよい。即ち、積層型半導体装置５０は、貫通電極５８を設けたＤＳＰチップ５２の上面５２ｆに、図８と同等の構成の熱伝導シート５７を貼り付けると共に、熱伝導シート５７の端部５７ｅを基板５１に取り付け、その他の構成は図１２の積層型半導体装置４０と同様にしている。
【００７６】
この積層型半導体装置５０は、貫通電極５８及び熱伝導シート５７を通じてＤＳＰチップ５２に生じた熱を基板５１へ放熱するので、放熱能力を更に向上している。なお、積層型半導体装置５０の熱伝導シート５７も、図１１（ａ）に示す形状、又は、他の形状のものを適用できる。
【００７７】
図１６は、本発明の第４の実施の形態に係る積層型半導体装置６０の概略正面図である。積層型半導体装置６０は、ＤＳＰチップ６２とＣＣＤチップ６３との間に、断熱材として断熱シート６６を介在させており、基板６１、ＤＳＰチップ６２、ＣＣＤチップ６３、パッケージ部材６４等は、第１の実施の形態と同等の構成のものを使用している。なお、この断熱シート６６には、熱伝導率が０．０７８Ｗ／ｍ・Ｋのシート（北川工業製：型番ＣＥＰ−０．７）を用いており、ＣＣＤチップ６３の外形寸法より一回り小さい寸法に形成している。
【００７８】
積層型半導体装置６０の製造手順は、図１７（ａ）に示すように、基板６１の実装面６１ａの実装箇所に熱伝導率が３０〜６０Ｗ／ｍ・Ｋの高熱伝導銀ペーストからなる熱伝導性接着剤６９でＤＳＰチップ６２を固着し、このＤＳＰチップ６２の上面６２ｆに、断熱シート６６を接着剤で貼り付けている。次に、図１７（ｂ）に示すように、断熱シート６６の上面に接着剤でＣＣＤチップ６３を積層固定している。
【００７９】
この後は、第１の実施の形態と同様であり、ＤＳＰチップ６２の電極６２ｂと基板６１の第１電極パッド６１ｃとを金ワイヤ６７で接続すると共に、ＣＣＤチップ６３の電極６３ｂと基板６１の第２電極パッド６１ｄを金ワイヤ６７で接続し、最後にパッケージ部材６４を基板６１に取り付けて、図１６に示す積層型半導体装置６０を完成している。
【００８０】
このように完成した積層型半導体装置６０は、ＤＳＰチップ６２で発生した熱を断熱シート６６で遮断するので、ＣＣＤチップ６３は熱の影響を受けることなく安定した作動を継続する。なお、積層型半導体装置６０は、上述した形態に限定されるものではなく、第１の実施の形態の変形と同様に、パッケージ部材６４の内部を外部に比べて低圧にすることが適用でき、また、以下のような種々の変形も適用できる。
【００８１】
例えば、断熱シート６６は、熱伝導率が０．１７Ｗ／ｍ・Ｋ以下のものを使用するようにしてもよい。このような熱伝導率であれば、エポキシ系の接着剤で各チップを接続した従来の場合に比べて断熱の効率を向上できる。また、ＣＣＤチップ６３の安定した作動を確保するためには、熱伝導率が０．１Ｗ／ｍ・Ｋ以下のシートを使用することが好ましく、より確実に断熱するためには熱伝導率が０．０８Ｗ／ｍ・Ｋ以下のシートを使用するのが好適である。
【００８２】
また、図１８の変形例の積層型半導体装置７０に示すように、第２の実施の形態における熱伝導シートも組み合わせてもよい。積層型半導体装置７０では、熱伝導シート７８に、図８と同形状のものを使用しており、この熱伝導シート７８を基板７１に実装されたＤＳＰチップ７２の上面に貼り付けると共に、熱伝導シート７８の端部７８ｅを基板７１に取り付け、さらに、熱伝導シート７８の上面に断熱材７６を貼り付けてＣＣＤチップ７３を積層固着している。
【００８３】
この積層型半導体装置７０では、ＤＳＰチップ７２で発生した熱が熱伝導シート７８を通じて基板７１へ放熱されると共に、ＣＣＤチップ７３に対しては断熱シート７６で断熱しているため、ＣＣＤチップ７３への熱の影響をさらに低減している。なお、積層型半導体装置７０でも、断熱シート７６には、上述した種々の形状のものを適用できる。
【００８４】
さらに、図１９の別の変形例の積層型半導体装置８０に示すように、第３の実施の形態における貫通電極を組み合わせてもよい。即ち、積層型半導体装置８０は、第３の実施も形態と同様に、貫通電極８８を有するＤＳＰチップ８２を基板８１に実装した後、断熱シート８６を貼り付けて、ＣＣＤチップ８３を積層している。この積層型半導体装置８０でも、ＤＳＰチップ８２で発生した熱が貫通電極８８を通じて基板８１へ放熱されると共に、ＣＣＤチップ８３に対しては断熱シート８６により断熱し、ＣＣＤチップ８３への熱の影響を低減している。
【００８５】
さらに、また、図２０の他の変形例の積層型半導体装置９０に示すように、第２の実施の形態における熱伝導シート及び第３の実施の形態における貫通電極を夫々組み合わせるようにしてもよい。即ち、積層型半導体装置９０は、貫通電極９８を有するＤＳＰチップ９２を基板９１に実装すると共に、熱伝導シート９７をＤＳＰチップ９２の上面に貼り付け、さらに、この熱伝導シート９７の上面に貼り付けた断熱シート９６の上にＣＣＤチップ９３を積層固定している。
【００８６】
この積層型半導体装置９０は、貫通電極９８及び熱伝導シート９７を通じてＤＳＰチップ９２で発生した熱を基板９１へ放熱し、放熱能力を一段と向上しており、また、断熱シート９６によりＣＣＤチップ９３への熱が伝わるのを防止し、ＣＣＤチップ９３の安定した作動環境を確保している。
【００８７】
図２１は、本発明の第５の実施の形態に係る積層型半導体装置１００の全体的な概略を示している。積層型半導体装置１００は、図１２の貫通電極４８を備える第３の実施の形態の積層型半導体装置４０を基本構成にして、ＤＳＰチップ１０２を貫通するダミー電極１０９を基板１０１の実装面１０１ａに設けたダミー電極部１０１ｇに接触させていることを主な特徴にしている。なお、図２１は、図２２におけるＡ−Ａ線の位置におけるダミー電極部１０１ｇ等の断面の概略を示している。
【００８８】
ＤＳＰチップ１０２のダミー電極１０９は放熱用の伝熱材に相当し、貫通電極１０８と同様に、ＤＳＰチップ１０２に積層されたＣＣＤチップ１０３側から基板１０１側へ貫通している。また、ダミー電極１０９は、形状も図１３の貫通電極４８と同形状にしており、基板１０１側の端部はＤＳＰチップ１０２より突出させて半球状の突起接続部１０９ｂを形成すると共に、ＣＣＤチップ１０３側の端部はＤＳＰチップ１０２の上面と同一高さにしている。なお、ダミー電極１０９は、放熱及び伝熱を目的とするものでＤＳＰチップ１０２と電気的に接続せずにフローティング状態にしている。
【００８９】
また、基板１０１は、実装面１０１ａに基板電極に相当する複数の接続用電極１０１ｃを設けると共に、図２２に示すように、ＤＳＰチップ１０２の実装範囲で接続用電極１０１ｃを設けた箇所以外のほぼ全域にダミー電極部１０１ｇを設けている。
【００９０】
ダミー電極部１０１ｇは伝熱性を確保した放熱部に相当する板部材であり、略矩形から各接続用電極１０１ｃの設けられた箇所を切り欠いた形状にしている。よって、ダミー電極部１０１ｇは複数の接続用電極１０１ｃの合計面積より、格段に大きい表面積を確保して良好な放熱性を発揮するようにしている。なお、ダミー電極部１０１ｇも放熱及び伝熱を目的とするもので、基板１０１と電気的に関係していない。また、ダミー電極部１０１ｇの周囲には、ＣＣＤチップ１０３用の電極パッド１０１ｄを配置している。
【００９１】
一方、基板１０１の実装面１０１ａの反対側の裏面１０１ｂには、外部電極に相当する外部への取出電極１０１ｅに加えて、外部放熱部であるダミー取出電極１０１ｈを設けている。
【００９２】
取出電極１０１ｅは、実装面１０１ａ側の接続用電極１０１ｃと、基板１０１を貫通する第１スルーホール１０１ｆの内部に設けられた導電性の金属材料の導電部材１１０で接続されている。このような構成にすることで、外部の回路を取出電極１０１ｅに接続して容易に基板１０１及びＤＳＰチップ１０２の回路と接続可能にすると共に、ＤＳＰチップ１０２で発生した熱を貫通電極１０８、接続用電極１０１ｃ、導電部材１１０及び取出電極１０１ｅを通じてスムーズに放熱できるようにしている。なお、本実施形態の導電部材１１０は、第１スルーホール１０１ｆに挿通されているが、半田状の導電材料を第１スルーホール１０１ｆに溶融させた状態で流し込んで導電部材１１０を形成するようにしてもよい。
【００９３】
また、ダミー取出電極１０１ｈは、取出電極１０１ｅと同様に、実装面１０１ａ側のダミー電極部１０１ｇと、基板１０１を貫通する第２スルーホール１０１ｉの内部に設けられた伝熱性の熱伝導部材１１１で接続されている。よって、ダミー電極部１０１ｇから伝えられたダミー電極部１０１ｇの熱は、第２スルーホール１０１ｉを通じてダミー取出電極１０１ｈから外部へ放熱されるようにしている。なお、熱伝導部材１１１は第１スルーホール１０１ｆ内の導電部材１１０と同様に形成されている。また、積層型半導体装置１００は、上述した箇所以外は第３の実施の形態の積層型半導体装置４０と同様の構成にしている。
【００９４】
次に、第５の実施の形態に係る積層型半導体装置１００の製造手順について説明する。
図２３（ａ）（ｂ）に示すように、先ず、基板１０１の実装面１０１ａのＤＳＰチップ１０２の実装箇所に熱硬化性接着剤１１２を塗布してから、ＤＳＰチップ１０２を、貫通電極１０８及びダミー電極１０９が接続用電極１０１ｃ及びダミー電極部１０１ｇの位置に夫々一致するように載置して、貫通電極１０８を接続用電極１０１ｃに接続すると共に、ダミー電極１０９をダミー電極部１０１ｇに接触させる。次に、熱硬化性接着剤１１２を加熱により硬化させて、ＤＳＰチップ１０２を基板１０１に固着する。
【００９５】
この後は、図２１に示すスペーサ１０５でＤＳＰチップ１０２にＣＣＤチップ１０３を積層固定して空気層１０６を形成し、ＣＣＤチップ１０３の電極１０３ｂと基板１０１の電極パッド１０１ｄに金ワイヤ１０７を接続してから、パッケージ部材１０４を基板１０１に取り付けることで積層型半導体装置１００を完成している。
【００９６】
完成した積層型半導体装置１００は、製作に関して第３実施形態に係る積層型半導体装置４０と同様の効率を確保し、放熱性に関しては、第３実施形態に係る積層型半導体装置４０の放熱機能に加えて、ダミー電極１０９及び導電部材１１０等による放熱機能を具備することで、一段と向上した放熱性能を発揮する。
【００９７】
即ち、ＤＳＰチップ１０２で発生した熱は、ダミー電極１０９から大面積のダミー電極部１０１ｇに伝えられ、熱伝導部材１１１を通じてダミー取出電極１０１ｈより外部へ放出されると共に、貫通電極１０８より接続用電極１０１ｃ及び導電部材１１０を通じて取出電極１０１ｅからも外部へ放出されるため、放熱性が向上している。また、ダミー電極１０９のＣＣＤチップ１０３側の端部も、貫通電極１０８と同様にＤＳＰチップ１０２の上面と同一高さなので、ダミー電極１０９に伝わった熱が上端からＣＣＤチップ１０３へ伝わりにくくしている。
【００９８】
なお、積層型半導体装置１００は、上述した形態以外にも種々の変形が可能であり、例えば、放熱性を更に高めたい場合等は、ダミー電極部１０１ｇをＤＳＰチップ１０２の実装箇所より大きくしてもよく、放熱性に余裕が有る場合等は、図２２に示す面積より小さくしてもよい。また、ＣＣＤチップ１０３にも貫通電極を用いてＤＳＰチップ１０２と電気的に接続することで、電極パッド１０１ｄ及び金ワイヤ１０７による接続を廃止するようにしてもよい。
【００９９】
さらに、ＤＳＰチップ１０２と基板１０１との導通を第１の実施の形態の積層型半導体装置１０のように金属ワイヤ及び電極パッド等で行う場合は、貫通電極１０８及び接続用電極１０１ｃ等は省略してもよい。さらに、また、貫通電極１０８、接続用電極１０１ｃ、導電部材１１０及び取出電極１０１ｅで充分な放熱性を確保できる場合は、ダミー電極１０９、ダミー電極部１０１ｇ、熱伝導部材１１１及びダミー取出電極１０１ｈは省略してもよい。
【０１００】
また、積層型半導体装置１００は、スペーサ１０５の形状等に関して第１の実施の形態における各種変形例も適用でき、パッケージ部材１０４の内部を外部に比べて低圧にする変形例も適用可能であり、第２の実施の形態における熱伝導シートを用いる変形例、及び、スペーサ１０５の代わりに第４の実施の形態における断熱シート等を用いる変形も適用できる。
【０１０１】
【発明の効果】
以上に詳述した如く、本発明にあっては、第１半導体素子と第２半導体素子との間にスペーサを設けることで、第１半導体素子と第２半導体素子との接触面積を低減すると共に、熱伝導率が低い空気層を形成するので、第１半導体素子から第２半導体素子への伝熱を抑制し、第２半導体素子を熱の影響から保護できる。本発明にあっては、第２半導体素子の周囲に複数のスペーサを設けることで、安定して各素子を積層できると共に、充分な容積の空気層を確保して確実に熱の伝達を抑制できる。
【０１０２】
本発明にあっては、各スペーサを間隔を隔てて設けているので、空気層を開放空間にでき、充分な量の空気で第１半導体素子からの熱を遮断できる。
本発明にあっては、第２半導体素子の電極に対応してスペーサの位置を決めているので、ワイヤボンディングの加圧をスペーサで受け止めて、安定したワイヤボンディング工程を確保できる。
【０１０３】
本発明にあっては、シート状の断熱性合成接着剤をスペーサとして使用することで、積層工程を効率的に行うことができる。
本発明にあっては、断熱性合成接着剤の熱伝導率を０．１７Ｗ／ｍ・Ｋ以下にしているので、確実に熱の伝達を抑制できる。
本発明にあっては、空隙の寸法を１０μｍ以上３００μｍ以下にしているので、半導体パッケージの小型化及び断熱性の確保を両立できる。
【０１０４】
本発明にあっては、基板に接触してある熱伝導体を設けているので、この熱伝導体を通じて第１半導体素子の熱を基板へ放熱でき、第２半導体素子に対する熱の影響を軽減できる。
本発明にあっては、断熱材を設けることで、第２半導体素子への伝熱を阻止でき、断熱材の熱伝導率を０．１７Ｗ／ｍ・Ｋ以下にすることで、安定した断熱を維持できる。
【０１０５】
本発明にあっては、熱の影響を受けやすいアナログ素子、又は、アナログ素子である固体撮像素子を第２半導体素子に用いても、確実に第１半導体素子の熱の影響を抑制するので、第２半導体素子の安定した作動を確保できる。
本発明にあっては、貫通電極を備える第１半導体素子が用いることで、第１半導体素子の熱を基板へ放熱でき、第２半導体素子を熱から保護できる。
本発明にあっては、第１半導体素子に基板と接触する伝熱材を設けることで、第１半導体素子で発生した熱をスムーズに基板へ伝えることができる。
本発明にあっては、第１半導体素子及び第２半導体素子を被う包囲部材の内部を低圧にすることで、内部の熱伝導率を低減して、第２半導体素子の熱による影響を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る積層型半導体装置の概略正面図である。
【図２】第１半導体素子（ＤＳＰチップ）の平面図である。
【図３】第２半導体素子（ＣＣＤチップ）の平面図である。
【図４】（ａ）（ｂ）（ｃ）は、第１の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図５】（ａ）は第１半導体素子に対するスペーサの貼り付け位置を示す平面図であり、（ｂ）は第１半導体素子に第２半導体素子を積層した状態の平面図である。
【図６】（ａ）（ｂ）は、スペーサの貼り付け位置の変形例を示す第１半導体素子に第２半導体素子を積層した状態の平面図である。
【図７】本発明の第２の実施の形態に係る積層型半導体装置の概略正面図である。
【図８】熱伝導シートの平面図である。
【図９】（ａ）（ｂ）（ｃ）は、第２の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図１０】熱伝導シートを、基板に実装した第１半導体素子に貼り付けた状態を示す平面図である。
【図１１】（ａ）（ｂ）は、変形例の熱伝導シートの貼り付けを示す平面図である。
【図１２】本発明の第３の実施の形態に係る積層型半導体装置の概略正面図である。
【図１３】第３の実施の形態に係る第１半導体素子の要部拡大図である。
【図１４】（ａ）（ｂ）は、第３の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図１５】第３の実施の形態の変形例に係る積層型半導体装置の概略正面図である。
【図１６】本発明の第４の実施の形態に係る積層型半導体装置の概略正面図である。
【図１７】（ａ）（ｂ）は、第４の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図１８】第４の実施の形態の変形例に係る積層型半導体装置の概略正面図である。
【図１９】第４の実施の形態の他の変形例に係る積層型半導体装置の概略正面図である。
【図２０】第４の実施の形態の他の変形例に係る積層型半導体装置の概略正面図である。
【図２１】第５の実施の形態に係る積層型半導体装置の概略正面図である。
【図２２】第５の実施の形態に係る基板の平面図である。
【図２３】（ａ）（ｂ）は、第５の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図２４】従来の積層型半導体装置の概略図である。
【図２５】他の従来の積層型半導体装置の概略正面図である。
【符号の説明】
１０　積層型半導体装置
１１　基板
１２　ＤＳＰチップ
１３　ＣＣＤチップ
１４　パッケージ部材
１５　スペーサ（断熱性合成接着剤）
１６　空気層
１７　金ワイヤ
１９　熱伝導性接着剤
２８　熱伝導シート
４８　貫通電極
６６　断熱シート
１０１ｃ　接続用電極
１０１ｅ　取出電極
１０１ｇ　ダミー電極部
１０１ｈ　ダミー取出電極
１０９　ダミー電極
１１０　導電部材
１１１　熱伝導部材

Claims (19)

  1. 基板に実装してある第１半導体素子と、該第１半導体素子に積層してある第２半導体素子とを備える積層型半導体装置において、
    前記第１半導体素子と第２半導体素子との間に空隙を形成するスペーサを備えることを特徴とする積層型半導体装置。
  2. 前記スペーサは複数であり、前記第２半導体素子の周囲に設けてある請求項１に記載の積層型半導体装置。
  3. 前記複数の各スペーサは、間隔を隔てて設けてある請求項２に記載の積層型半導体装置。
  4. 前記第２半導体素子は、
    前記第１半導体素子と反対側の面に設けてある電極を備え、
    前記スペーサは、前記電極と対応する位置に設けてある請求項１乃至請求項３のいずれかに記載の積層型半導体装置。
  5. 前記スペーサは、シート状の断熱性合成接着剤である請求項１乃至請求項４のいずれかに記載の積層型半導体装置。
  6. 前記断熱性合成接着剤は、熱伝導率が０．１７Ｗ／ｍ・Ｋ以下である請求項５に記載の積層型半導体装置。
  7. 前記空隙の寸法は、１０μｍ以上３００μｍ以下である請求項１乃至請求項６のいずれかに記載の積層型半導体装置。
  8. 前記スペーサと前記第１半導体素子の間に設けてある熱伝導体を更に備え、
    前記熱伝導体は、一部が前記基板に接触してある請求項１乃至請求項７のいずれかに記載の積層型半導体装置。
  9. 基板に実装してある第１半導体素子と、該第１半導体素子に積層してある第２半導体素子とを備える積層型半導体装置において、
    前記第１半導体素子と第２半導体素子との間に設けてある断熱材を備えることを特徴とする積層型半導体装置。
  10. 前記断熱材は、熱伝導率が０．１７Ｗ／ｍ・Ｋ以下である請求項９に記載の積層型半導体装置。
  11. 前記断熱材と前記第１半導体素子の間に設けてある熱伝導体を更に備え、
    前記熱伝導体は、一部が前記基板に接触してある請求項９又は請求項１０に記載の積層型半導体装置。
  12. 前記第２半導体素子は、アナログ素子である請求項１乃至請求項１１のいずれかに記載の積層型半導体装置。
  13. 前記第２半導体素子は、固体撮像素子である請求項１２に記載の積層型半導体装置。
  14. 前記第１半導体素子は、
    前記第２半導体素子側から前記基板側へ貫通する貫通電極を備え、
    前記貫通電極は、前記基板側の一端を前記基板に接続してある請求項１乃至請求項１３のいずれかに記載の積層型半導体装置。
  15. 前記基板は、
    前記貫通電極が接続する箇所に設けてある基板電極と、
    前記第１半導体素子が実装してある面の反対側の面に設けてある外部電極と、
    該外部電極及び前記基板電極を接続する導電部材と
    を備える請求項１４に記載の積層型半導体装置。
  16. 前記第１半導体素子は、
    前記第２半導体素子側から前記基板側へ貫通する伝熱材を備え、
    前記伝熱材は、前記基板側の一端を前記基板に接触してある請求項１乃至請求項１５のいずれかに記載の積層型半導体装置。
  17. 前記基板は、
    前記伝熱材が接触する箇所に設けてある放熱部を備える請求項１６に記載の積層型半導体装置。
  18. 前記基板は更に、
    前記第１半導体素子が実装してある面の反対側の面に設けてある外部放熱部と、
    該外部放熱部及び前記放熱部を接続する熱伝導部材と
    を備える請求項１７に記載の積層型半導体装置。
  19. 前記第１半導体素子及び前記第２半導体素子を包囲しており、前記基板に密着状態で取り付けてある包囲部材を更に備え、
    前記包囲部材の内部は、外部に比べて低圧にしてある請求項１乃至請求項１８のいずれかに記載の積層型半導体装置。
JP2002197977A 2002-03-28 2002-07-05 積層型半導体装置 Expired - Fee Related JP4036694B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002197977A JP4036694B2 (ja) 2002-03-28 2002-07-05 積層型半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002092027 2002-03-28
JP2002197977A JP4036694B2 (ja) 2002-03-28 2002-07-05 積層型半導体装置

Publications (2)

Publication Number Publication Date
JP2004006564A true JP2004006564A (ja) 2004-01-08
JP4036694B2 JP4036694B2 (ja) 2008-01-23

Family

ID=30446250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002197977A Expired - Fee Related JP4036694B2 (ja) 2002-03-28 2002-07-05 積層型半導体装置

Country Status (1)

Country Link
JP (1) JP4036694B2 (ja)

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303937A (ja) * 2002-04-05 2003-10-24 Nec Electronics Corp 半導体装置及びその製造方法
WO2005117116A1 (ja) * 2004-05-31 2005-12-08 Sanken Electric Co., Ltd. 半導体装置
WO2005124862A1 (ja) * 2004-06-18 2005-12-29 Sanken Electric Co., Ltd. 半導体装置
JP2006060178A (ja) * 2004-08-24 2006-03-02 Dainippon Printing Co Ltd センサーパッケージ
JP2006286824A (ja) * 2005-03-31 2006-10-19 Renesas Technology Corp 半導体装置及び撮像装置
JP2006294905A (ja) * 2005-04-12 2006-10-26 Sony Corp 半導体装置及び半導体素子
JP2007116510A (ja) * 2005-10-21 2007-05-10 Kyocera Corp カメラモジュール
JP2007214439A (ja) * 2006-02-10 2007-08-23 Dainippon Printing Co Ltd 複合センサーパッケージ
JP2008066714A (ja) * 2006-09-05 2008-03-21 Samsung Electronics Co Ltd チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ
US7378645B2 (en) 2004-01-27 2008-05-27 Casio Computer Co., Ltd. Optical sensor module with semiconductor device for drive
JP2008193358A (ja) * 2007-02-02 2008-08-21 Olympus Imaging Corp 撮像素子ユニット
JP2009147685A (ja) * 2007-12-14 2009-07-02 Sony Corp 撮像素子ユニットおよび撮像装置
DE102010021819A1 (de) * 2010-05-28 2011-12-01 Deutsches Zentrum für Luft- und Raumfahrt e.V. Detektor-Modul
JP2012009547A (ja) * 2010-06-23 2012-01-12 Sony Corp 固体撮像装置、電子機器
JP2014230231A (ja) * 2013-05-27 2014-12-08 株式会社ニコン 撮像装置及びカメラ
JP2015114325A (ja) * 2013-12-09 2015-06-22 オックスフォード インストゥルメンツ アナリティカル オーワイＯｘｆｏｒｄ Ｉｎｓｔｒｕｍｅｎｔｓ Ａｎａｌｙｔｉｃａｌ Ｏｙ 大きな作用面積を有する半導体放射線検出器およびその製造方法
KR101531746B1 (ko) * 2012-11-08 2015-07-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조 및 패키지 온 패키지 구조를 형성하는 방법
US9166070B2 (en) 2013-01-17 2015-10-20 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
KR20160012913A (ko) * 2014-07-24 2016-02-03 가부시키가이샤 제이디바이스 반도체 패키지
US9553125B2 (en) 2013-12-13 2017-01-24 Sony Corporation Solid-state imaging device, manufacturing method thereof, and electronic apparatus
WO2018105201A1 (ja) * 2016-12-08 2018-06-14 株式会社村田製作所 複合部品及びその実装構造
WO2020075678A1 (ja) * 2018-10-09 2020-04-16 Ｎｔｔエレクトロニクス株式会社 光デバイス
CN112951868A (zh) * 2019-12-11 2021-06-11 美科米尚技术有限公司 透气且防水的微型发光二极管显示器
WO2023105993A1 (ja) * 2021-12-07 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930396B2 (en) 2002-04-05 2005-08-16 Nec Electronics Corporation Semiconductor device and method for manufacturing the same
JP2003303937A (ja) * 2002-04-05 2003-10-24 Nec Electronics Corp 半導体装置及びその製造方法
US7378645B2 (en) 2004-01-27 2008-05-27 Casio Computer Co., Ltd. Optical sensor module with semiconductor device for drive
CN100461404C (zh) * 2004-05-31 2009-02-11 三垦电气株式会社 半导体器件
WO2005117116A1 (ja) * 2004-05-31 2005-12-08 Sanken Electric Co., Ltd. 半導体装置
US7382000B2 (en) 2004-05-31 2008-06-03 Sanken Electric Co., Ltd. Semiconductor device
WO2005124862A1 (ja) * 2004-06-18 2005-12-29 Sanken Electric Co., Ltd. 半導体装置
US7759697B2 (en) 2004-06-18 2010-07-20 Sanken Electric Co., Ltd. Semiconductor device
JP2006060178A (ja) * 2004-08-24 2006-03-02 Dainippon Printing Co Ltd センサーパッケージ
JP2006286824A (ja) * 2005-03-31 2006-10-19 Renesas Technology Corp 半導体装置及び撮像装置
JP2006294905A (ja) * 2005-04-12 2006-10-26 Sony Corp 半導体装置及び半導体素子
JP2007116510A (ja) * 2005-10-21 2007-05-10 Kyocera Corp カメラモジュール
JP2007214439A (ja) * 2006-02-10 2007-08-23 Dainippon Printing Co Ltd 複合センサーパッケージ
JP4703424B2 (ja) * 2006-02-10 2011-06-15 大日本印刷株式会社 複合センサーパッケージ
JP2008066714A (ja) * 2006-09-05 2008-03-21 Samsung Electronics Co Ltd チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ
US8698304B2 (en) 2006-09-05 2014-04-15 Samsung Electronics Co., Ltd. Multi-chip package with spacer for blocking interchip heat transfer
JP2008193358A (ja) * 2007-02-02 2008-08-21 Olympus Imaging Corp 撮像素子ユニット
JP2009147685A (ja) * 2007-12-14 2009-07-02 Sony Corp 撮像素子ユニットおよび撮像装置
US8106952B2 (en) 2007-12-14 2012-01-31 Sony Corporation Imaging device unit and imaging apparatus
JP4543339B2 (ja) * 2007-12-14 2010-09-15 ソニー株式会社 撮像装置
DE102010021819A1 (de) * 2010-05-28 2011-12-01 Deutsches Zentrum für Luft- und Raumfahrt e.V. Detektor-Modul
US8421133B2 (en) 2010-05-28 2013-04-16 Deutsches Zentrum Fuer Luft- Und Raumfahrt E.V. Detector module
DE102010021819B4 (de) 2010-05-28 2018-10-18 Deutsches Zentrum für Luft- und Raumfahrt e.V. Detektor-Modul und höchstauflösender Satellit
JP2012009547A (ja) * 2010-06-23 2012-01-12 Sony Corp 固体撮像装置、電子機器
US11776945B2 (en) 2012-11-08 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material
US10490539B2 (en) 2012-11-08 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package structure including a thermal isolation material and method of forming the same
KR101531746B1 (ko) * 2012-11-08 2015-07-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 온 패키지 구조 및 패키지 온 패키지 구조를 형성하는 방법
US9418971B2 (en) 2012-11-08 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material and method of forming the same
US10388683B2 (en) 2013-01-17 2019-08-20 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US9166070B2 (en) 2013-01-17 2015-10-20 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP2014230231A (ja) * 2013-05-27 2014-12-08 株式会社ニコン 撮像装置及びカメラ
JP2015114325A (ja) * 2013-12-09 2015-06-22 オックスフォード インストゥルメンツ アナリティカル オーワイＯｘｆｏｒｄ Ｉｎｓｔｒｕｍｅｎｔｓ Ａｎａｌｙｔｉｃａｌ Ｏｙ 大きな作用面積を有する半導体放射線検出器およびその製造方法
US9553125B2 (en) 2013-12-13 2017-01-24 Sony Corporation Solid-state imaging device, manufacturing method thereof, and electronic apparatus
KR20160012913A (ko) * 2014-07-24 2016-02-03 가부시키가이샤 제이디바이스 반도체 패키지
JP2016025294A (ja) * 2014-07-24 2016-02-08 株式会社ジェイデバイス 半導体パッケージ
TWI681514B (zh) * 2014-07-24 2020-01-01 日商吉帝偉士股份有限公司 半導體封裝
KR102098978B1 (ko) * 2014-07-24 2020-04-08 가부시키가이샤 제이디바이스 반도체 패키지
CN105304592A (zh) * 2014-07-24 2016-02-03 株式会社吉帝伟士 半导体封装件
US11509289B2 (en) 2016-12-08 2022-11-22 Murata Manufacturing Co., Ltd. Composite component and mounting structure therefor
JPWO2018105201A1 (ja) * 2016-12-08 2019-08-08 株式会社村田製作所 複合部品及びその実装構造
WO2018105201A1 (ja) * 2016-12-08 2018-06-14 株式会社村田製作所 複合部品及びその実装構造
CN110036565A (zh) * 2016-12-08 2019-07-19 株式会社村田制作所 复合部件及其安装构造
WO2020075678A1 (ja) * 2018-10-09 2020-04-16 Ｎｔｔエレクトロニクス株式会社 光デバイス
JP7132073B2 (ja) 2018-10-09 2022-09-06 Ｎｔｔエレクトロニクス株式会社 光デバイス
JP2020061444A (ja) * 2018-10-09 2020-04-16 Ｎｔｔエレクトロニクス株式会社 光デバイス
CN112951868A (zh) * 2019-12-11 2021-06-11 美科米尚技术有限公司 透气且防水的微型发光二极管显示器
CN112951868B (zh) * 2019-12-11 2023-11-17 美科米尚技术有限公司 透气且防水的微型发光二极管显示器
WO2023105993A1 (ja) * 2021-12-07 2023-06-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Also Published As

Publication number Publication date
JP4036694B2 (ja) 2008-01-23

Similar Documents

Publication Publication Date Title
JP4036694B2 (ja) 積層型半導体装置
JP4454181B2 (ja) 半導体装置
JP2008091714A (ja) 半導体装置
JPH0964099A (ja) 半導体装置及びその実装構造
JP6732932B2 (ja) 撮像素子実装用基体、撮像装置および撮像モジュール
EP4030475A1 (en) Encapsulation structure and electronic apparatus
JP2000294723A (ja) 積層型半導体装置およびその製造方法
JP2004071977A (ja) 半導体装置
JP2001085603A (ja) 半導体装置
JP2003086726A (ja) 高電力モノリシックマイクロ波集積回路パッケージ
JP2006120996A (ja) 回路モジュール
JP2008085002A (ja) 半導体装置およびその製造方法
CN115312488A (zh) 半导体封装、半导体封装制造方法及适用于其的金属桥
JP2004071597A (ja) 半導体モジュール
JP2004140134A (ja) ハイブリッド半導体装置
JPH03266456A (ja) 半導体チップ用放熱部材及び半導体パッケージ
JP2000133765A (ja) 高周波集積回路装置
JPH11251497A (ja) 電子回路モジュール
WO2021246204A1 (ja) 半導体装置、半導体モジュールおよび半導体装置の製造方法
JP2009158825A (ja) 半導体装置
JPWO2006001087A1 (ja) 半導体装置
WO2021079851A1 (ja) 回路モジュールおよびその製造方法
JP2816496B2 (ja) 電子部品搭載用基板
JP2007234683A (ja) 半導体装置およびその製造方法
JPH11220226A (ja) ハイブリッドモジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101109

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121109

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees