JP2004140134A - ハイブリッド半導体装置 - Google Patents
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Abstract
【課題】本発明は、電磁遮蔽が確実に行なわれ、しかも薄型で、低コストのハイブリッド半導体装置を提供する。
【解決手段】第１の面に設けられた第１の配線層１１ｅと、第１の面にそれぞれ設けられた半導体チップ２０および受動素子４０を収納するための複数のキャビティ１２と、半導体チップの電極２１および受動素子４０の電極に対応してキャビティ１２の底面にそれぞれ設けられた第２の配線層１１ｄ、１１ｃと、第１の面と対向する第２の面に設けられた第３の配線層１１ａと、第１乃至第３の配線層１１ｅ乃至１１ａを接続するビアＶ１乃至Ｖ５とを有する多層基板１０と、一のキャビティ１２内に収納されて主面の電極が第２の配線１１ｄに接続された半導体チップ２０と、他のキャビティ１２内に収納されて第２の配線層１１ｃと接続された受動素子４０と、多層基板の第１の配線層１１ｅと接続して、第１の面を覆う電磁遮蔽平板５０とを有する。
【選択図】 図１
【解決手段】第１の面に設けられた第１の配線層１１ｅと、第１の面にそれぞれ設けられた半導体チップ２０および受動素子４０を収納するための複数のキャビティ１２と、半導体チップの電極２１および受動素子４０の電極に対応してキャビティ１２の底面にそれぞれ設けられた第２の配線層１１ｄ、１１ｃと、第１の面と対向する第２の面に設けられた第３の配線層１１ａと、第１乃至第３の配線層１１ｅ乃至１１ａを接続するビアＶ１乃至Ｖ５とを有する多層基板１０と、一のキャビティ１２内に収納されて主面の電極が第２の配線１１ｄに接続された半導体チップ２０と、他のキャビティ１２内に収納されて第２の配線層１１ｃと接続された受動素子４０と、多層基板の第１の配線層１１ｅと接続して、第１の面を覆う電磁遮蔽平板５０とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ハイブリッド半導体装置に係り、通信端末用、特に、携帯電話やコードレス電話用パワーアンプに好適な面実装型パッケージのハイブリッド半導体装置に関する。
【０００２】
【従来の技術】
近年、高周波用パワーアンプ等を組み込んだハイブリッド半導体装置は、より一層の小型化の要求を受けて面実装型パッケージへ移行し、多層セラミック基板に実装されることにより多層配線構造を有するようになっている。小型化に関しては、実装面積の低減とともに、他の半導体部品やチップ部品の薄型化に合わせた高さの低減が重要となっている。
【０００３】
従来のハイブリッド半導体装置について図３を参照しながら説明する。図３に示すハイブリッド半導体装置３は、上面にキャビティ（凹部）２１２が設けられたセラミック基板２１０と、このキャビティ２１２内に実装された半導体チップ２２０と、セラミック基板２１０の上面に実装されたコンデンサ、抵抗、およびインダクタなどの受動素子２４０とを備えている。
【０００４】
セラミック基板２１０は、配線層２１１ａを有するセラミック板２１０ａと、配線層２１１ｂおよび２１１ｃを有するセラミック板２１０ｂと、配線層２１１ｄを有するセラミック板２１０ｃと、配線層２１１ｅを有するセラミック板２１０ｄとを焼結して形成したものである。
【０００５】
セラミック基板２１０の底面の配線層２１１ａ、内部の配線層２１１ｂ、２１１ｃ、２１１ｄ、および、上面の配線層２１１ｅは、各セラミック板を貫通して設けられたビアＶ２１乃至Ｖ２６およびサーマルビアＶ２７を介して相互に接続されている。サーマルビアＶ２７は、キャビティ２１２の底面における実装面からセラミック基板２１０の底面に至るまでセラミック板２１０ｃ、２１０ｂ、２１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ２２０がグランド（接地）に接続されるとともに、発生した熱を放出する機能を有している。
【０００６】
半導体チップ２２０の主面には電極２２１が形成されて、ボンディングワイヤ２３０によりセラミック基板２１０上の配線層２１１ｅに接続され、この配線層２１１ｅを介して受動素子２４０に接続されるとともに、配線層２１１ｄ、２１１１ｃ、２１１ｂおよびセラミック基板２１０底面の配線層２１１ａを介して外部端子（図示略）に接続される。ハイブリッド半導体装置３は、半導体チップ２２０および受動素子２４０側を金属キャップ２５０で覆い、電磁波の遮蔽を行っている（例えば、特許文献１参照。）。
【０００７】
このように、従来のハイブリッド半導体装置では、セラミック基板の実装面にキャビティを設けてこのキャビティ内に半導体チップをベアチップで実装するとともに、キャビティの底面からセラミック基板の底面に至るサーマルビアを形成して、これを介して接地と放熱とを実現している。
【０００８】
しかしながら、図３に示すような構造では、金属キャップで装置全体を覆うために、装置全体の厚さを低減することに限界があり、ハイブリッド半導体装置の薄型化の妨げとなっていた。
【０００９】
これを改善するために、セラミック基板の底面にキャビティを設け、予め金属フレームに搭載された半導体チップをこのキャビティ内に収納し、半導体チップ主面の電極とキャビティ内の配線層とをバンプを介して接続し、セラミック基板上面および受動素子を樹脂封止することにより、半導体チップの熱を金属フレームを介して外部に放出するとともに、薄型化を実現する構造が提案されている（例えば、特許文献２参照。）。
【００１０】
しかし、この特許文献２のハイブリッド半導体装置においては、セラミック基板の上面に受動素子の実装、底面に半導体チップの実装を行なうため、実装工程が複雑となり、半導体装置のコストの面で不利益であるという問題があった。また、セラミック基板の上面を樹脂封止しているために、実装の仕方によっては、通信端末機器内での電磁波の影響を無視できない場合があり、実装法を限定する必要があった。
【００１１】
【特許文献１】
特開２００１−２６７４６６公報（第５−６頁、図５）
【００１２】
【特許文献２】
特開２００２−２０３９３８公報（第３頁、図１）
【００１３】
【発明が解決しようとする課題】
上記したように、特許文献１のハイブリッド半導体装置においては、薄型化の要求に応えられず、一方、特許文献２のハイブリッド半導体装置においては、電磁波の遮蔽に対して不充分である。また、多層基板の両面に部品を実装するために、実装工程が複雑で、半導体装置のコストの面で不利益であるという問題があった。
【００１４】
本発明は、上記問題に鑑みてなされたもので、電磁遮蔽が確実に行なわれ、しかも薄型化で、低コストのハイブリッド半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明のハイブリッド半導体装置は、第１の面に設けられた第１の配線層と、前記第１の面にそれぞれ設けられた半導体チップおよび受動素子を収納するための複数のキャビティと、半導体チップの電極および受動素子の電極に対応して前記キャビティの底面にそれぞれ設けられた第２の配線層と、前記第１の面と対向する第２の面に設けられた第３の配線層と、前記第１乃至第３の配線層を接続するビアとを有する多層基板と、前記多層基板の一のキャビティ内に収納されて主面の電極が前記第２の配線に接続された半導体チップと、前記多層基板の他のキャビティ内に収納されて前記第２の配線層と接続された受動素子と、前記多層基板の第１の配線層と接続して、前記第１の面を覆う電磁遮蔽平板とを有することを特徴とする。
【００１６】
本発明によれば、半導体チップだけでなく、受動素子も多層基板に設けたキャビティの中に収納されるので、少なくとも受動素子厚み相当分を薄くしたハイブリッド半導体装置を提供できる。
【００１７】
また、多層基板の第１の面を電磁遮蔽平板で覆って、ハイブリッド半導体装置の外部へ放出される電磁波を遮蔽しているため、適用機器の周辺回路への影響を確実に抑制できる。
【００１８】
しかも、半導体チップおよび受動素子等全ての部品を多層基板の第１の面に設けたキャビティに実装するので、両面に実装する場合に比較して実装工程が大幅に簡略化でき、半導体装置の低コスト化が計れる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
まず、本発明のハイブリッド半導体装置の第１の実施の形態を図１を参照して説明する。図１はハイブリッド半導体装置の主要部分の断面模式図である。
【００２１】
ハイブリッド半導体装置１は、主要構成部品として、上面にキャビティ（凹部）１２を設けた多層基板であるセラミック基板１０と、このキャビティ１２内に実装された半導体チップ２０および受動素子４０と、このキャビティ１２を覆ってセラミック基板上面に封着された金属からなる電磁遮蔽平板５０とを備えている。
【００２２】
セラミック基板１０は、その多層基板の最下層に位置して、底面と上面にそれぞれ形成された配線層１１ａおよび１１ｂを有するセラミック板１０ａ、その上に位置して、上面に配線層１１ｃ有するセラミック板１０ｂ、その上に位置して、上面に配線層１１ｄを有するセラミック板１０ｃ、そして、その上に位置して、上面に配線層１１ｅを有するセラミック板１０ｄの４層を焼結したものである。
【００２３】
また、セラミック基板１０の底面、内部、上面の配線層１１ａ乃至１１ｅは、各セラミック板を貫通して設けられたビアＶ１乃至Ｖ４およびサーマルビアＶ５を介して相互に接続されている。
【００２４】
このサーマルビアＶ５は、キャビティ１２の底面における実装面からセラミック基板１０の底面（第２の面）に至るまでセラミック板１０ｃ、１０ｂ、１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ２０が電気的に接地されるとともに、発生した熱を放出する機能を有している。
【００２５】
また、セラミック基板１０の上面（第１の面）には、半導体チップ２０と受動素子４０が収納できる大きさのキャビティ１２が設けられて、それらの底面には半導体チップ２０の主面の電極２１と受動素子４０の電極（図示略）の配置に対応して配線層１１ｄ、１１ｃが露出して設けられている。
【００２６】
一方、半導体チップ２０は、その主面の電極２１に、例えばＡｕからなるバンプ３０を形成している。このバンプ３０をセラミック基板１０側の配線層１１ｄに対向配置し、位置合わせを行って、超音波および／または熱圧着により接続している。半導体チップ４０の発熱部近傍には、放熱と接地を目的とした電極２１とそれに接続されたバンプ３０とが設置されており、バンプ３０からセラミック基板１０に設けたサーマルビアＶ５を介して、セラミック基板１０の底面から放熱を行う。また、半導体チップ２０の裏面は、セラミック基板１０の上面とほぼ同一平面になるように、キャビティ１２の深さ、半導体チップ２０の厚さ、およびバンプ３０の高さを調整してある。
【００２７】
受動素子４０は、セラミック基板１０の上面に設けられたキャビティ１２の配線層１１ｃに位置合わせを行い、スズを主材としたハンダ（図示略）を用いて接続されている。受動素子４０の上面は、セラミック基板１０の上面から少し下げて、互いの接触はない。
【００２８】
そして、セラミック基板１０の上面に金属からなる電磁遮蔽平板５０を配置する。その設置方法は、セラミック基板１０の上面および半導体チップ２０の裏面に導電性接着剤６０を印刷法で塗布した後、セラミック基板１０と電磁遮蔽平板５０の位置合わせを行って、両者を圧着した後、加熱して導電性接着剤６０を硬化させて固着する。半導体チップ２０を取り巻くセラミック基板１０の上面は導電性接着剤６０を介して電磁遮蔽平板５０と密着するので、半導体チップ２０の収納されたキャビティ１２を封止できる。この電磁遮蔽平板５０は、例えば、ビアＶ３を介してセラミック基板１０の裏面の配線層１１ａに接続されて電気的に接地される。
【００２９】
Ｓｉ基板からなる半導体チップ２０は、電磁遮蔽平板５０およびビア、例えばＶ３を介してセラミック基板１０の底面の配線層１１ａに接続されて電気的に接地される。半導体チップ２０で発生した熱は、半導体チップ２０の基板が導電性・半絶縁性に関わらず、導電性接着剤６０で接続された電磁遮蔽平板５０を介して放出される。
【００３０】
なお、図１はハイブリッド半導体装置１の主要部分の断面模式図であり、半導体チップ２０および受動素子４０は、図示されてないが、配線層１１ａ乃至１１ｅ、ビアＶ１乃至Ｖ５等により接続され、最適化された回路構成になっていることは言うまでもない。
【００３１】
以上のように、本発明の実施の形態のハイブリッド半導体装置によれば、セラミック基板１０の上面側にキャビティ１２を設けて、半導体チップ２０および受動素子４０を収納実装しているので、ハイブリッド半導体装置の高さを、実質的にセラミック基板１０と電磁遮蔽平板５０との厚さに押さえることができ、薄型化が計れる。
【００３２】
また、半導体チップ２０および受動素子４０をセラミック基板１０の片側（上側）に収納するので、両面に実装する場合に比較して実装工程が簡単となり、また、実装工程の時間短縮が計れると共に、トータルの実装不良率を低減することができるため、半導体装置のコストを低減できる。
【００３３】
さらに、電磁遮蔽平板５０でハイブリッド半導体装置１の表面を覆っているので、電磁波の外部への放散を確実に抑えることができ、例えば通信端末機に搭載する場合も、近傍の部品および回路との干渉を考える必要がなく、使い勝手の良いハイブリッド半導体装置を提供できる。
【００３４】
さらに、また、半導体チップ２０は、バンプ３０を介して配線層１１ｄに接続されるので、ボンディングワイヤで接続する場合に比較して、インダクタンスを低減でき、半導体チップの電気的性能を落とすことが少なく、出力効率の向上が計れ、また、消費電力を抑えることができるので、発熱量を低く抑えることができる。
【００３５】
さらに、また、半導体チップの２０の主面は、バンプ３０を介してサーマルビアＶ５に接続されて、セラミック基板１０の底面の配線層１１ａに接続されており、また裏面は、電磁遮蔽平板５０に導電性接着剤６０を介して接着されている。従って、半導体チップ２０による発熱は、サーマルビアＶ５を介してセラミック基板１０の底面から効率良く放散されるとともに、電磁遮蔽平板５０から外部に直接、およびビアＶ３を介してセラミック基板１０の底面から効率良く放熱されるため、半導体チップ２０を安定動作させることができる。
【００３６】
さらに、また、電磁遮蔽平板５０によって半導体チップ２０の収納されたキャビティ１２が封止されているので、半導体チップ２０に対する湿気等の外部雰囲気の影響を抑制することができる。
【００３７】
さらに、また、金属キャップでは、多層基板に嵌め合わせて固定するために、例えば銅ニッケル合金等の材料が選ばれたが、電磁遮蔽平板は多層基板と導電性接着剤で接着固定できるため、材料選択の幅が広がる。
【００３８】
（第２の実施の形態）
次に、本発明のハイブリッド半導体装置の第２の実施の形態を図２を参照して説明する。図２はハイブリッド半導体装置の主要部分の断面模式図である。
【００３９】
ハイブリッド半導体装置２は、主要構成部品として、上面にキャビティ１１２を設けたセラミック基板１１０と、このキャビティ１１２内に実装された半導体チップ１２０および受動素子１４０と、このキャビティ１１２を覆ってセラミック基板１１０上面に封着された電磁遮蔽平板１５０とを備えている。
【００４０】
本実施の形態が第１の実施の形態と異なる点は、受動素子１４０の長辺をセラミック基板１１０の上面に対して垂直方向に収納するキャビティ１１２を設けたこと、および電磁遮蔽平板１５０が、セラミック基材の外側面に金属からなる電磁遮蔽膜１５１ｂを設け、内側面にこの電磁遮蔽膜１５１ｂとビアＶ１５０を介して接続された配線層１５１ａを設けた構造としたことである。
【００４１】
セラミック基板１１０は、その多層基板の最下層に位置して、底面と上面にそれぞれ形成された配線層１１１ａおよび１１１ｂを有するセラミック板１１０ａ、その上に位置して、上面に配線層１１１ｃ有するセラミック板１１０ｂ、その上に位置して、上面に配線層１１１ｄを有するセラミック板１１０ｃ、そして、その上に位置して、上面に配線層１１１ｅを有するセラミック板１１０ｄの４層を焼結したものである。
【００４２】
また、セラミック基板１１０の底面、内部、上面の配線層１１１ａ乃至１１１ｅは、各セラミック板を貫通して設けられたビアＶ１１乃至Ｖ１４、およびサーマルビアＶ１５を介して相互に接続されている。
【００４３】
このサーマルビアＶ１５は、キャビティ１１２の底面における実装面からセラミック基板１１０の底面に至るまでセラミック板１１０ｃ、１１０ｂ、１１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ１２０が電気的に接地されるとともに、発生した熱を放出する機能を有している。
【００４４】
また、セラミック基板１１０の上面には、半導体チップ１２０と受動素子１４０が収納できる大きさのキャビティ１１２が設けられて、それらの底面には半導体チップ１２０の電極１２１および受動素子１４０の電極（図示略）の配置に対応してそれぞれ配線層１１１ｄ、１１１ｂが露出して設けられている。キャビティ１１２は、受動素子１４０がその長辺をセラミック基板１１０の上面に対して垂直方向に収納でき、そのキャビティ１１２の深さは、収納した受動素子１４０の端面がセラミック基板１１０の上面とほぼ同一平面になるように形成してある。
【００４５】
一方、半導体チップ１２０は、その主面の電極１２１に、例えばＡｕからなるバンプ１３０を形成している。このバンプ１３０をセラミック基板１１０内の配線層１１１ｄに対向配置し、位置合わせを行って、超音波および／または熱圧着により接続している。半導体チップ１２０の発熱部近傍には、放熱と接地を目的とした電極１２１とそれに接続されたバンプ１３０とが設置されており、バンプ１３０からセラミック基板１１０に設けたサーマルビアＶ１５を介してセラミック基板１１０の底面から放熱を行う。半導体チップ１２０の裏面は、セラミック基板１１０の上面とほぼ同一平面になるように、キャビティ１１２の深さ、半導体チップ１２０の厚さ、および、バンプ１３０の高さを調整してある。
【００４６】
受動素子１４０は、一方の電極（図示略）をセラミック基板１１０の上面に設けられたキャビティ１１２の底面にある電極１１１ｂに導電性接着剤１６１を用いて接続されている。この状態で、受動素子１４０の他の電極（図示略）は、セラミック基板１１０の上面に対してほぼ同一平面になる。
【００４７】
そして、セラミック基板１１０の上面に、電磁遮蔽平板１５０をキャビティ１１２を覆うように配置して封着する。この電磁遮蔽平板１５０は、一方の面（内側面）に、半導体チップ１２０、受動素子１４０、セラミック基板１１０の配線層等の位置に合わせて配線層１５１ａが設けられ、他方の面（外側面）のほぼ全面に、放熱および電磁遮蔽のための金属からなる電磁遮蔽膜１５１ｂが設けられ、配線層１５１ａと電磁遮蔽膜１５１ｂとは、金属が埋め込まれたサーマルビアＶ１５０によって接続されている。そして、電磁遮蔽膜１５１ｂは、サーマルビアＶ１５０、配線層１５１ａ、セラミック基板１１０の配線層１１１ｅとビア、例えばＶ１３を通して、セラミック基板１１０の底面の配線層１１１ａに接続されて接地される。
【００４８】
この電磁遮蔽平板１５０と半導体チップ１２０の裏面、受動素子１４０の電極、およびセラミック基板１１０の配線層１１１ｅ等との接続は、セラミック基板１１０上面に同時に塗布される導電性接着剤１６０によってなされる。その方法は、セラミック基板１１０の上面に導電性接着剤１６０を印刷法で塗布した後、セラミック基板１１０と電磁遮蔽平板１５０の位置合わせを行って、両者を圧着した後、加熱して導電性接着剤１６０を硬化させて固着する。
【００４９】
この結果、半導体チップ１２０を取り巻くセラミック基板１１０の上面は導電性接着剤１６０を介して電磁遮蔽平板１５０と密着するので、半導体チップ１２０の収納されたキャビティを封止できる。
【００５０】
Ｓｉ基板からなる半導体チップ１２０は、電磁遮蔽平板１５０およびビア、例えばＶ１３を介してセラミック基板１１０の底面の配線層１１１ａに電気的に接地される。半導体チップ１２０で発生した熱は、半導体チップ１２０の基板が導電性・半絶縁性に関わらず、サーマルビアＶ１５０を介して電磁遮蔽膜１５１ｂから直接外部に放出される他に、導電性接着剤１６０で固着された電磁遮蔽平板１５０を介しても放出される。また、さらに、ビアＶ１３およびＶ１５を介してセラミック基板１１０の底面からも放熱される。
【００５１】
なお、図２はハイブリッド半導体装置２の主要部分の断面模式図であり、半導体チップ１２０および受動素子１４０は、図示されてないが配線層１１１ａ乃至１１１ｅ、ビアＶ１１乃至Ｖ１５等により接続され、最適化された回路構成になっていることは言うまでもない。
【００５２】
以上のように、本発明の実施の形態のハイブリッド半導体装置によれば、セラミック基板１１０の上面側にキャビティ１１２を設けて、半導体チップ１２０および受動素子１４０を収納するように実装しているので、ハイブリッド半導体装置の高さを、実質的にセラミック基板１１０と電磁遮蔽平板１５０との厚さに押さえることができ、薄型化が計れる。
【００５３】
また、半導体チップ１２０および受動素子１４０をセラミック基板１１０の片側（上側）に収納するので、両面に実装する場合に比較して実装工程が簡単となり、また、実装工程の時間短縮が計れると共に、トータルの実装不良率を低減することができるため、半導体装置のコストを低減できる。
【００５４】
さらに、受動素子１４０の長辺をセラミック基板１１０の上面に対して垂直方向に収納したので、第１の実施の形態に比較して、セラミック基板１１０の平面方向の広がり、つまり実装面積を低減できる。従って、ハイブリッド半導体装置の高さの低減と共に、実装面積の低減要求にも応じることができる。
【００５５】
さらに、また、電磁遮蔽平板１５０でハイブリッド半導体装置２の表面を覆っているので、電磁波の外部への放散を確実に抑えることができ、例えば通信端末機に搭載する場合も、近傍の部品および回路との干渉を考える必要がなく、使い勝手の良いハイブリッド半導体装置を提供できる。
【００５６】
さらに、また、半導体チップ１２０は、バンプ１３０を介して配線層１１１ｄに接続されるので、ボンディングワイヤで接続する場合に比較して、インダクタンスを低減でき、半導体チップの電気的性能を落とすことが少なく、出力効率の向上が計れ、また、消費電力を抑えることができるので、発熱量を低く抑えることができる。
【００５７】
さらに、また、半導体チップ１２０の主面は、バンプ１３０を介してサーマルビアＶ１５に接続されて、セラミック基板１１０の底面の配線層１１１ａに接続されており、また裏面は、電磁遮蔽平板１５０に導電性接着剤１６０を介して接着されるとともに、この電磁遮蔽平板１５０およびビアＶ１３を介してセラミック基板１１０の底面の配線層１１１ａにも接続されている。従って、半導体チップ１２０による発熱は、サーマルビアＶ１５およびビアＶ１３を介してセラミック基板１１０の底面から効率よく放散されるとともに、電磁遮蔽膜１５１ｂ並びに電磁遮蔽平板１５０から直接外部に効率良く放散されるため、半導体チップ１２０を安定動作させることができる。
【００５８】
さらに、また、電磁遮蔽平板１５０によって半導体チップ１２０の収納されたキャビティ１１２が封止されているので、半導体チップ１２０に対する湿気等の外部雰囲気の影響を抑制することができる。
【００５９】
本発明は、上述した第１および第２の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６０】
例えば、多層基板としてセラミック基板を用いたが、これに限ることなく、例えばエポキシ系樹脂等の有機基板、ガラス基板、複合材料を用いた基板等も適用可能である。
【００６１】
また、上記の実施の形態では、４層からなるセラミック基板を用いたが、設計仕様に応じて、３層以下、または５層以上の基板を用いることは可能である。
【００６２】
また、バンプにはＡｕを用いた例で説明したが、低融点の共晶ハンダ、金属単体、合金等、あるいは、導電性接着剤を使用することもできる。
【００６３】
また、受動素子の接続についても、ハンダあるいは導電性接着剤以外に、例えば、他の低融点の金属単体、合金等を使用することもできる。
【００６４】
また、電磁遮蔽平板は、導電性接着材でキャビティを封止するので、キャビティ内の半導体チップを外気から保護できるが、より厳密な封止を必要とする場合は、半導体チップ主面とキャビティの底面との間隙を、例えばエポキシ系樹脂を用いて封止してもよい。
【００６５】
また、受動素子は、その長辺方向を、セラミック基板の上面に対して平行および垂直方向に実装した例を示したが、セラミック基板の厚さ、受動素子の大きさ、実装性等を考慮して、最適な組合せを取ることができる。つまり、同一セラミック基板上に平行あるいは垂直な受動素子を組合せて、実装することも可能である。
【００６６】
【発明の効果】
本発明によれば、半導体チップだけでなく、受動素子も多層基板に設けたキャビティの中に収納されるので、少なくとも受動素子厚み相当分を薄くしたハイブリッド半導体装置を提供できる。
【００６７】
また、多層基板のキャビティ内の半導体チップおよび受動素子を電磁遮蔽平板で覆い、外部へ放出される電磁波を遮蔽しているため、適用機器の周辺回路への影響を確実に抑制できる。
【００６８】
しかも、半導体チップおよび受動素子の全てを多層基板の片面に設けたキャビティに実装するので、実装工程が大幅に簡略化でき、半導体装置の低コスト化が計れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るハイブリッド半導体装置の断面模式図。
【図２】本発明の第２の実施の形態に係るハイブリッド半導体装置の断面模式図。
【図３】従来のハイブリッド半導体装置の断面模式図。
【符号の説明】
１、２、３ ハイブリッド半導体装置
１０、１１０、２１０ セラミック基板（多層基板）
１０ａ〜１０ｄ、１１０ａ〜１１０ｄ、２１０ａ〜２１０ｄ セラミック板
１１ａ〜１１ｅ、１１１ａ〜１１１ｅ、１５１ａ、２１１ａ〜２１１ｅ 配線層
１２、１１２、２１２ キャビティ（凹部）
２０、１２０、２２０ 半導体チップ
２１、１２１、２２１ 電極
３０、１３０、２３０ バンプ
４０、１４０、２４０ 受動素子
５０、１５０ 電磁遮蔽平板
６０、１６０ 導電性接着剤
１５１ｂ 電磁遮蔽膜
２３０ ボンディングワイヤ
２５０ 金属キャップ
Ｖ１〜Ｖ４、Ｖ１１〜Ｖ１４、Ｖ２１〜Ｖ２６ ビア
Ｖ５、Ｖ１５、Ｖ２７、Ｖ１５０ サーマルビア
【発明の属する技術分野】
本発明は、ハイブリッド半導体装置に係り、通信端末用、特に、携帯電話やコードレス電話用パワーアンプに好適な面実装型パッケージのハイブリッド半導体装置に関する。
【０００２】
【従来の技術】
近年、高周波用パワーアンプ等を組み込んだハイブリッド半導体装置は、より一層の小型化の要求を受けて面実装型パッケージへ移行し、多層セラミック基板に実装されることにより多層配線構造を有するようになっている。小型化に関しては、実装面積の低減とともに、他の半導体部品やチップ部品の薄型化に合わせた高さの低減が重要となっている。
【０００３】
従来のハイブリッド半導体装置について図３を参照しながら説明する。図３に示すハイブリッド半導体装置３は、上面にキャビティ（凹部）２１２が設けられたセラミック基板２１０と、このキャビティ２１２内に実装された半導体チップ２２０と、セラミック基板２１０の上面に実装されたコンデンサ、抵抗、およびインダクタなどの受動素子２４０とを備えている。
【０００４】
セラミック基板２１０は、配線層２１１ａを有するセラミック板２１０ａと、配線層２１１ｂおよび２１１ｃを有するセラミック板２１０ｂと、配線層２１１ｄを有するセラミック板２１０ｃと、配線層２１１ｅを有するセラミック板２１０ｄとを焼結して形成したものである。
【０００５】
セラミック基板２１０の底面の配線層２１１ａ、内部の配線層２１１ｂ、２１１ｃ、２１１ｄ、および、上面の配線層２１１ｅは、各セラミック板を貫通して設けられたビアＶ２１乃至Ｖ２６およびサーマルビアＶ２７を介して相互に接続されている。サーマルビアＶ２７は、キャビティ２１２の底面における実装面からセラミック基板２１０の底面に至るまでセラミック板２１０ｃ、２１０ｂ、２１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ２２０がグランド（接地）に接続されるとともに、発生した熱を放出する機能を有している。
【０００６】
半導体チップ２２０の主面には電極２２１が形成されて、ボンディングワイヤ２３０によりセラミック基板２１０上の配線層２１１ｅに接続され、この配線層２１１ｅを介して受動素子２４０に接続されるとともに、配線層２１１ｄ、２１１１ｃ、２１１ｂおよびセラミック基板２１０底面の配線層２１１ａを介して外部端子（図示略）に接続される。ハイブリッド半導体装置３は、半導体チップ２２０および受動素子２４０側を金属キャップ２５０で覆い、電磁波の遮蔽を行っている（例えば、特許文献１参照。）。
【０００７】
このように、従来のハイブリッド半導体装置では、セラミック基板の実装面にキャビティを設けてこのキャビティ内に半導体チップをベアチップで実装するとともに、キャビティの底面からセラミック基板の底面に至るサーマルビアを形成して、これを介して接地と放熱とを実現している。
【０００８】
しかしながら、図３に示すような構造では、金属キャップで装置全体を覆うために、装置全体の厚さを低減することに限界があり、ハイブリッド半導体装置の薄型化の妨げとなっていた。
【０００９】
これを改善するために、セラミック基板の底面にキャビティを設け、予め金属フレームに搭載された半導体チップをこのキャビティ内に収納し、半導体チップ主面の電極とキャビティ内の配線層とをバンプを介して接続し、セラミック基板上面および受動素子を樹脂封止することにより、半導体チップの熱を金属フレームを介して外部に放出するとともに、薄型化を実現する構造が提案されている（例えば、特許文献２参照。）。
【００１０】
しかし、この特許文献２のハイブリッド半導体装置においては、セラミック基板の上面に受動素子の実装、底面に半導体チップの実装を行なうため、実装工程が複雑となり、半導体装置のコストの面で不利益であるという問題があった。また、セラミック基板の上面を樹脂封止しているために、実装の仕方によっては、通信端末機器内での電磁波の影響を無視できない場合があり、実装法を限定する必要があった。
【００１１】
【特許文献１】
特開２００１−２６７４６６公報（第５−６頁、図５）
【００１２】
【特許文献２】
特開２００２−２０３９３８公報（第３頁、図１）
【００１３】
【発明が解決しようとする課題】
上記したように、特許文献１のハイブリッド半導体装置においては、薄型化の要求に応えられず、一方、特許文献２のハイブリッド半導体装置においては、電磁波の遮蔽に対して不充分である。また、多層基板の両面に部品を実装するために、実装工程が複雑で、半導体装置のコストの面で不利益であるという問題があった。
【００１４】
本発明は、上記問題に鑑みてなされたもので、電磁遮蔽が確実に行なわれ、しかも薄型化で、低コストのハイブリッド半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明のハイブリッド半導体装置は、第１の面に設けられた第１の配線層と、前記第１の面にそれぞれ設けられた半導体チップおよび受動素子を収納するための複数のキャビティと、半導体チップの電極および受動素子の電極に対応して前記キャビティの底面にそれぞれ設けられた第２の配線層と、前記第１の面と対向する第２の面に設けられた第３の配線層と、前記第１乃至第３の配線層を接続するビアとを有する多層基板と、前記多層基板の一のキャビティ内に収納されて主面の電極が前記第２の配線に接続された半導体チップと、前記多層基板の他のキャビティ内に収納されて前記第２の配線層と接続された受動素子と、前記多層基板の第１の配線層と接続して、前記第１の面を覆う電磁遮蔽平板とを有することを特徴とする。
【００１６】
本発明によれば、半導体チップだけでなく、受動素子も多層基板に設けたキャビティの中に収納されるので、少なくとも受動素子厚み相当分を薄くしたハイブリッド半導体装置を提供できる。
【００１７】
また、多層基板の第１の面を電磁遮蔽平板で覆って、ハイブリッド半導体装置の外部へ放出される電磁波を遮蔽しているため、適用機器の周辺回路への影響を確実に抑制できる。
【００１８】
しかも、半導体チップおよび受動素子等全ての部品を多層基板の第１の面に設けたキャビティに実装するので、両面に実装する場合に比較して実装工程が大幅に簡略化でき、半導体装置の低コスト化が計れる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
まず、本発明のハイブリッド半導体装置の第１の実施の形態を図１を参照して説明する。図１はハイブリッド半導体装置の主要部分の断面模式図である。
【００２１】
ハイブリッド半導体装置１は、主要構成部品として、上面にキャビティ（凹部）１２を設けた多層基板であるセラミック基板１０と、このキャビティ１２内に実装された半導体チップ２０および受動素子４０と、このキャビティ１２を覆ってセラミック基板上面に封着された金属からなる電磁遮蔽平板５０とを備えている。
【００２２】
セラミック基板１０は、その多層基板の最下層に位置して、底面と上面にそれぞれ形成された配線層１１ａおよび１１ｂを有するセラミック板１０ａ、その上に位置して、上面に配線層１１ｃ有するセラミック板１０ｂ、その上に位置して、上面に配線層１１ｄを有するセラミック板１０ｃ、そして、その上に位置して、上面に配線層１１ｅを有するセラミック板１０ｄの４層を焼結したものである。
【００２３】
また、セラミック基板１０の底面、内部、上面の配線層１１ａ乃至１１ｅは、各セラミック板を貫通して設けられたビアＶ１乃至Ｖ４およびサーマルビアＶ５を介して相互に接続されている。
【００２４】
このサーマルビアＶ５は、キャビティ１２の底面における実装面からセラミック基板１０の底面（第２の面）に至るまでセラミック板１０ｃ、１０ｂ、１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ２０が電気的に接地されるとともに、発生した熱を放出する機能を有している。
【００２５】
また、セラミック基板１０の上面（第１の面）には、半導体チップ２０と受動素子４０が収納できる大きさのキャビティ１２が設けられて、それらの底面には半導体チップ２０の主面の電極２１と受動素子４０の電極（図示略）の配置に対応して配線層１１ｄ、１１ｃが露出して設けられている。
【００２６】
一方、半導体チップ２０は、その主面の電極２１に、例えばＡｕからなるバンプ３０を形成している。このバンプ３０をセラミック基板１０側の配線層１１ｄに対向配置し、位置合わせを行って、超音波および／または熱圧着により接続している。半導体チップ４０の発熱部近傍には、放熱と接地を目的とした電極２１とそれに接続されたバンプ３０とが設置されており、バンプ３０からセラミック基板１０に設けたサーマルビアＶ５を介して、セラミック基板１０の底面から放熱を行う。また、半導体チップ２０の裏面は、セラミック基板１０の上面とほぼ同一平面になるように、キャビティ１２の深さ、半導体チップ２０の厚さ、およびバンプ３０の高さを調整してある。
【００２７】
受動素子４０は、セラミック基板１０の上面に設けられたキャビティ１２の配線層１１ｃに位置合わせを行い、スズを主材としたハンダ（図示略）を用いて接続されている。受動素子４０の上面は、セラミック基板１０の上面から少し下げて、互いの接触はない。
【００２８】
そして、セラミック基板１０の上面に金属からなる電磁遮蔽平板５０を配置する。その設置方法は、セラミック基板１０の上面および半導体チップ２０の裏面に導電性接着剤６０を印刷法で塗布した後、セラミック基板１０と電磁遮蔽平板５０の位置合わせを行って、両者を圧着した後、加熱して導電性接着剤６０を硬化させて固着する。半導体チップ２０を取り巻くセラミック基板１０の上面は導電性接着剤６０を介して電磁遮蔽平板５０と密着するので、半導体チップ２０の収納されたキャビティ１２を封止できる。この電磁遮蔽平板５０は、例えば、ビアＶ３を介してセラミック基板１０の裏面の配線層１１ａに接続されて電気的に接地される。
【００２９】
Ｓｉ基板からなる半導体チップ２０は、電磁遮蔽平板５０およびビア、例えばＶ３を介してセラミック基板１０の底面の配線層１１ａに接続されて電気的に接地される。半導体チップ２０で発生した熱は、半導体チップ２０の基板が導電性・半絶縁性に関わらず、導電性接着剤６０で接続された電磁遮蔽平板５０を介して放出される。
【００３０】
なお、図１はハイブリッド半導体装置１の主要部分の断面模式図であり、半導体チップ２０および受動素子４０は、図示されてないが、配線層１１ａ乃至１１ｅ、ビアＶ１乃至Ｖ５等により接続され、最適化された回路構成になっていることは言うまでもない。
【００３１】
以上のように、本発明の実施の形態のハイブリッド半導体装置によれば、セラミック基板１０の上面側にキャビティ１２を設けて、半導体チップ２０および受動素子４０を収納実装しているので、ハイブリッド半導体装置の高さを、実質的にセラミック基板１０と電磁遮蔽平板５０との厚さに押さえることができ、薄型化が計れる。
【００３２】
また、半導体チップ２０および受動素子４０をセラミック基板１０の片側（上側）に収納するので、両面に実装する場合に比較して実装工程が簡単となり、また、実装工程の時間短縮が計れると共に、トータルの実装不良率を低減することができるため、半導体装置のコストを低減できる。
【００３３】
さらに、電磁遮蔽平板５０でハイブリッド半導体装置１の表面を覆っているので、電磁波の外部への放散を確実に抑えることができ、例えば通信端末機に搭載する場合も、近傍の部品および回路との干渉を考える必要がなく、使い勝手の良いハイブリッド半導体装置を提供できる。
【００３４】
さらに、また、半導体チップ２０は、バンプ３０を介して配線層１１ｄに接続されるので、ボンディングワイヤで接続する場合に比較して、インダクタンスを低減でき、半導体チップの電気的性能を落とすことが少なく、出力効率の向上が計れ、また、消費電力を抑えることができるので、発熱量を低く抑えることができる。
【００３５】
さらに、また、半導体チップの２０の主面は、バンプ３０を介してサーマルビアＶ５に接続されて、セラミック基板１０の底面の配線層１１ａに接続されており、また裏面は、電磁遮蔽平板５０に導電性接着剤６０を介して接着されている。従って、半導体チップ２０による発熱は、サーマルビアＶ５を介してセラミック基板１０の底面から効率良く放散されるとともに、電磁遮蔽平板５０から外部に直接、およびビアＶ３を介してセラミック基板１０の底面から効率良く放熱されるため、半導体チップ２０を安定動作させることができる。
【００３６】
さらに、また、電磁遮蔽平板５０によって半導体チップ２０の収納されたキャビティ１２が封止されているので、半導体チップ２０に対する湿気等の外部雰囲気の影響を抑制することができる。
【００３７】
さらに、また、金属キャップでは、多層基板に嵌め合わせて固定するために、例えば銅ニッケル合金等の材料が選ばれたが、電磁遮蔽平板は多層基板と導電性接着剤で接着固定できるため、材料選択の幅が広がる。
【００３８】
（第２の実施の形態）
次に、本発明のハイブリッド半導体装置の第２の実施の形態を図２を参照して説明する。図２はハイブリッド半導体装置の主要部分の断面模式図である。
【００３９】
ハイブリッド半導体装置２は、主要構成部品として、上面にキャビティ１１２を設けたセラミック基板１１０と、このキャビティ１１２内に実装された半導体チップ１２０および受動素子１４０と、このキャビティ１１２を覆ってセラミック基板１１０上面に封着された電磁遮蔽平板１５０とを備えている。
【００４０】
本実施の形態が第１の実施の形態と異なる点は、受動素子１４０の長辺をセラミック基板１１０の上面に対して垂直方向に収納するキャビティ１１２を設けたこと、および電磁遮蔽平板１５０が、セラミック基材の外側面に金属からなる電磁遮蔽膜１５１ｂを設け、内側面にこの電磁遮蔽膜１５１ｂとビアＶ１５０を介して接続された配線層１５１ａを設けた構造としたことである。
【００４１】
セラミック基板１１０は、その多層基板の最下層に位置して、底面と上面にそれぞれ形成された配線層１１１ａおよび１１１ｂを有するセラミック板１１０ａ、その上に位置して、上面に配線層１１１ｃ有するセラミック板１１０ｂ、その上に位置して、上面に配線層１１１ｄを有するセラミック板１１０ｃ、そして、その上に位置して、上面に配線層１１１ｅを有するセラミック板１１０ｄの４層を焼結したものである。
【００４２】
また、セラミック基板１１０の底面、内部、上面の配線層１１１ａ乃至１１１ｅは、各セラミック板を貫通して設けられたビアＶ１１乃至Ｖ１４、およびサーマルビアＶ１５を介して相互に接続されている。
【００４３】
このサーマルビアＶ１５は、キャビティ１１２の底面における実装面からセラミック基板１１０の底面に至るまでセラミック板１１０ｃ、１１０ｂ、１１０ａを貫通したビアホールに金属が埋め込まれて熱伝導性を良くしたもので、半導体チップ１２０が電気的に接地されるとともに、発生した熱を放出する機能を有している。
【００４４】
また、セラミック基板１１０の上面には、半導体チップ１２０と受動素子１４０が収納できる大きさのキャビティ１１２が設けられて、それらの底面には半導体チップ１２０の電極１２１および受動素子１４０の電極（図示略）の配置に対応してそれぞれ配線層１１１ｄ、１１１ｂが露出して設けられている。キャビティ１１２は、受動素子１４０がその長辺をセラミック基板１１０の上面に対して垂直方向に収納でき、そのキャビティ１１２の深さは、収納した受動素子１４０の端面がセラミック基板１１０の上面とほぼ同一平面になるように形成してある。
【００４５】
一方、半導体チップ１２０は、その主面の電極１２１に、例えばＡｕからなるバンプ１３０を形成している。このバンプ１３０をセラミック基板１１０内の配線層１１１ｄに対向配置し、位置合わせを行って、超音波および／または熱圧着により接続している。半導体チップ１２０の発熱部近傍には、放熱と接地を目的とした電極１２１とそれに接続されたバンプ１３０とが設置されており、バンプ１３０からセラミック基板１１０に設けたサーマルビアＶ１５を介してセラミック基板１１０の底面から放熱を行う。半導体チップ１２０の裏面は、セラミック基板１１０の上面とほぼ同一平面になるように、キャビティ１１２の深さ、半導体チップ１２０の厚さ、および、バンプ１３０の高さを調整してある。
【００４６】
受動素子１４０は、一方の電極（図示略）をセラミック基板１１０の上面に設けられたキャビティ１１２の底面にある電極１１１ｂに導電性接着剤１６１を用いて接続されている。この状態で、受動素子１４０の他の電極（図示略）は、セラミック基板１１０の上面に対してほぼ同一平面になる。
【００４７】
そして、セラミック基板１１０の上面に、電磁遮蔽平板１５０をキャビティ１１２を覆うように配置して封着する。この電磁遮蔽平板１５０は、一方の面（内側面）に、半導体チップ１２０、受動素子１４０、セラミック基板１１０の配線層等の位置に合わせて配線層１５１ａが設けられ、他方の面（外側面）のほぼ全面に、放熱および電磁遮蔽のための金属からなる電磁遮蔽膜１５１ｂが設けられ、配線層１５１ａと電磁遮蔽膜１５１ｂとは、金属が埋め込まれたサーマルビアＶ１５０によって接続されている。そして、電磁遮蔽膜１５１ｂは、サーマルビアＶ１５０、配線層１５１ａ、セラミック基板１１０の配線層１１１ｅとビア、例えばＶ１３を通して、セラミック基板１１０の底面の配線層１１１ａに接続されて接地される。
【００４８】
この電磁遮蔽平板１５０と半導体チップ１２０の裏面、受動素子１４０の電極、およびセラミック基板１１０の配線層１１１ｅ等との接続は、セラミック基板１１０上面に同時に塗布される導電性接着剤１６０によってなされる。その方法は、セラミック基板１１０の上面に導電性接着剤１６０を印刷法で塗布した後、セラミック基板１１０と電磁遮蔽平板１５０の位置合わせを行って、両者を圧着した後、加熱して導電性接着剤１６０を硬化させて固着する。
【００４９】
この結果、半導体チップ１２０を取り巻くセラミック基板１１０の上面は導電性接着剤１６０を介して電磁遮蔽平板１５０と密着するので、半導体チップ１２０の収納されたキャビティを封止できる。
【００５０】
Ｓｉ基板からなる半導体チップ１２０は、電磁遮蔽平板１５０およびビア、例えばＶ１３を介してセラミック基板１１０の底面の配線層１１１ａに電気的に接地される。半導体チップ１２０で発生した熱は、半導体チップ１２０の基板が導電性・半絶縁性に関わらず、サーマルビアＶ１５０を介して電磁遮蔽膜１５１ｂから直接外部に放出される他に、導電性接着剤１６０で固着された電磁遮蔽平板１５０を介しても放出される。また、さらに、ビアＶ１３およびＶ１５を介してセラミック基板１１０の底面からも放熱される。
【００５１】
なお、図２はハイブリッド半導体装置２の主要部分の断面模式図であり、半導体チップ１２０および受動素子１４０は、図示されてないが配線層１１１ａ乃至１１１ｅ、ビアＶ１１乃至Ｖ１５等により接続され、最適化された回路構成になっていることは言うまでもない。
【００５２】
以上のように、本発明の実施の形態のハイブリッド半導体装置によれば、セラミック基板１１０の上面側にキャビティ１１２を設けて、半導体チップ１２０および受動素子１４０を収納するように実装しているので、ハイブリッド半導体装置の高さを、実質的にセラミック基板１１０と電磁遮蔽平板１５０との厚さに押さえることができ、薄型化が計れる。
【００５３】
また、半導体チップ１２０および受動素子１４０をセラミック基板１１０の片側（上側）に収納するので、両面に実装する場合に比較して実装工程が簡単となり、また、実装工程の時間短縮が計れると共に、トータルの実装不良率を低減することができるため、半導体装置のコストを低減できる。
【００５４】
さらに、受動素子１４０の長辺をセラミック基板１１０の上面に対して垂直方向に収納したので、第１の実施の形態に比較して、セラミック基板１１０の平面方向の広がり、つまり実装面積を低減できる。従って、ハイブリッド半導体装置の高さの低減と共に、実装面積の低減要求にも応じることができる。
【００５５】
さらに、また、電磁遮蔽平板１５０でハイブリッド半導体装置２の表面を覆っているので、電磁波の外部への放散を確実に抑えることができ、例えば通信端末機に搭載する場合も、近傍の部品および回路との干渉を考える必要がなく、使い勝手の良いハイブリッド半導体装置を提供できる。
【００５６】
さらに、また、半導体チップ１２０は、バンプ１３０を介して配線層１１１ｄに接続されるので、ボンディングワイヤで接続する場合に比較して、インダクタンスを低減でき、半導体チップの電気的性能を落とすことが少なく、出力効率の向上が計れ、また、消費電力を抑えることができるので、発熱量を低く抑えることができる。
【００５７】
さらに、また、半導体チップ１２０の主面は、バンプ１３０を介してサーマルビアＶ１５に接続されて、セラミック基板１１０の底面の配線層１１１ａに接続されており、また裏面は、電磁遮蔽平板１５０に導電性接着剤１６０を介して接着されるとともに、この電磁遮蔽平板１５０およびビアＶ１３を介してセラミック基板１１０の底面の配線層１１１ａにも接続されている。従って、半導体チップ１２０による発熱は、サーマルビアＶ１５およびビアＶ１３を介してセラミック基板１１０の底面から効率よく放散されるとともに、電磁遮蔽膜１５１ｂ並びに電磁遮蔽平板１５０から直接外部に効率良く放散されるため、半導体チップ１２０を安定動作させることができる。
【００５８】
さらに、また、電磁遮蔽平板１５０によって半導体チップ１２０の収納されたキャビティ１１２が封止されているので、半導体チップ１２０に対する湿気等の外部雰囲気の影響を抑制することができる。
【００５９】
本発明は、上述した第１および第２の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６０】
例えば、多層基板としてセラミック基板を用いたが、これに限ることなく、例えばエポキシ系樹脂等の有機基板、ガラス基板、複合材料を用いた基板等も適用可能である。
【００６１】
また、上記の実施の形態では、４層からなるセラミック基板を用いたが、設計仕様に応じて、３層以下、または５層以上の基板を用いることは可能である。
【００６２】
また、バンプにはＡｕを用いた例で説明したが、低融点の共晶ハンダ、金属単体、合金等、あるいは、導電性接着剤を使用することもできる。
【００６３】
また、受動素子の接続についても、ハンダあるいは導電性接着剤以外に、例えば、他の低融点の金属単体、合金等を使用することもできる。
【００６４】
また、電磁遮蔽平板は、導電性接着材でキャビティを封止するので、キャビティ内の半導体チップを外気から保護できるが、より厳密な封止を必要とする場合は、半導体チップ主面とキャビティの底面との間隙を、例えばエポキシ系樹脂を用いて封止してもよい。
【００６５】
また、受動素子は、その長辺方向を、セラミック基板の上面に対して平行および垂直方向に実装した例を示したが、セラミック基板の厚さ、受動素子の大きさ、実装性等を考慮して、最適な組合せを取ることができる。つまり、同一セラミック基板上に平行あるいは垂直な受動素子を組合せて、実装することも可能である。
【００６６】
【発明の効果】
本発明によれば、半導体チップだけでなく、受動素子も多層基板に設けたキャビティの中に収納されるので、少なくとも受動素子厚み相当分を薄くしたハイブリッド半導体装置を提供できる。
【００６７】
また、多層基板のキャビティ内の半導体チップおよび受動素子を電磁遮蔽平板で覆い、外部へ放出される電磁波を遮蔽しているため、適用機器の周辺回路への影響を確実に抑制できる。
【００６８】
しかも、半導体チップおよび受動素子の全てを多層基板の片面に設けたキャビティに実装するので、実装工程が大幅に簡略化でき、半導体装置の低コスト化が計れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るハイブリッド半導体装置の断面模式図。
【図２】本発明の第２の実施の形態に係るハイブリッド半導体装置の断面模式図。
【図３】従来のハイブリッド半導体装置の断面模式図。
【符号の説明】
１、２、３ ハイブリッド半導体装置
１０、１１０、２１０ セラミック基板（多層基板）
１０ａ〜１０ｄ、１１０ａ〜１１０ｄ、２１０ａ〜２１０ｄ セラミック板
１１ａ〜１１ｅ、１１１ａ〜１１１ｅ、１５１ａ、２１１ａ〜２１１ｅ 配線層
１２、１１２、２１２ キャビティ（凹部）
２０、１２０、２２０ 半導体チップ
２１、１２１、２２１ 電極
３０、１３０、２３０ バンプ
４０、１４０、２４０ 受動素子
５０、１５０ 電磁遮蔽平板
６０、１６０ 導電性接着剤
１５１ｂ 電磁遮蔽膜
２３０ ボンディングワイヤ
２５０ 金属キャップ
Ｖ１〜Ｖ４、Ｖ１１〜Ｖ１４、Ｖ２１〜Ｖ２６ ビア
Ｖ５、Ｖ１５、Ｖ２７、Ｖ１５０ サーマルビア
Claims (6)
- 第１の面に設けられた第１の配線層と、前記第１の面にそれぞれ設けられた半導体チップおよび受動素子を収納するための複数のキャビティと、半導体チップの電極および受動素子の電極に対応して前記キャビティの底面にそれぞれ設けられた第２の配線層と、前記第１の面と対向する第２の面に設けられた第３の配線層と、前記第１乃至第３の配線層を接続するビアとを有する多層基板と、
前記多層基板の一のキャビティ内に収納されて主面の電極が前記第２の配線に接続された半導体チップと、
前記多層基板の他のキャビティ内に収納されて前記第２の配線層と接続された受動素子と、
前記多層基板の第１の配線層と接続して、前記第１の面を覆う電磁遮蔽平板と、を有することを特徴とするハイブリッド半導体装置。 - 第１の面に設けられた第１の配線層と、前記第１の面にそれぞれ設けられた半導体チップおよび受動素子を収納するための複数のキャビティと、半導体チップの電極および受動素子の電極に対応して前記キャビティの底面にそれぞれ設けられた第２の配線層と、前記第１の面と対向する第２の面に設けられた第３の配線層と、前記第１乃至第３の配線層を接続するビアとを有する多層基板と、
前記多層基板の一のキャビティ内に収納されて主面の電極が前記第２の配線に接続された半導体チップと、
前記多層基板の他のキャビティ内に収納されて前記第２の配線層と接続された受動素子と、
絶縁性基材と、この絶縁性基材の外側面に設けられた電磁遮蔽膜と、この絶縁性基材の内側面に設けられ、前記電磁遮蔽膜とビアを介して接続された第４の配線層とを有し、前記多層基板の第１の主面を覆って多層基板に封着され、且つ第４の配線層が前記第１の配線層と接続された電磁遮蔽平板と、
を有することを特徴とするハイブリッド半導体装置。 - 前記電磁遮蔽平板は、導電性材料からなることを特徴とする請求項１に記載のハイブリッド半導体装置。
- 前記半導体チップの裏面は、前記電磁遮蔽平板に接着していることを特徴とする請求項１または２に記載のハイブリッド半導体装置。
- 前記半導体チップを収納するためのキャビティを取り囲む前記第１の面は、前記電磁遮蔽平板と接着していることを特徴とする請求項１または２に記載のハイブリッド半導体装置。
- 前記半導体チップの主面と前記第２の配線層との間隙が樹脂によって封止されていることを特徴とする請求項１または２に記載のハイブリッド半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002302527A JP2004140134A (ja) | 2002-10-17 | 2002-10-17 | ハイブリッド半導体装置 |
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| JP2002302527A JP2004140134A (ja) | 2002-10-17 | 2002-10-17 | ハイブリッド半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2004140134A true JP2004140134A (ja) | 2004-05-13 |
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ID=32450569
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002302527A Pending JP2004140134A (ja) | 2002-10-17 | 2002-10-17 | ハイブリッド半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2004140134A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290217A (ja) * | 2008-05-30 | 2009-12-10 | Yoon Jum-Chae | 電磁波遮蔽機能を有する半導体パッケージとその製造方法及び冶具 |
| JP2015023194A (ja) * | 2013-07-19 | 2015-02-02 | 株式会社東芝 | 半導体装置 |
| JP2016115696A (ja) * | 2014-12-11 | 2016-06-23 | 日立金属株式会社 | 電子部品 |
| US10418317B2 (en) | 2017-10-26 | 2019-09-17 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
| US10685926B2 (en) | 2018-07-12 | 2020-06-16 | Samsung Electro-Mechanics Co., Ltd. | Antenna module |
| US11382213B2 (en) | 2020-10-30 | 2022-07-05 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board |
-
2002
- 2002-10-17 JP JP2002302527A patent/JP2004140134A/ja active Pending
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| JP2015023194A (ja) * | 2013-07-19 | 2015-02-02 | 株式会社東芝 | 半導体装置 |
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