JP2002203938A - ハイブリッド半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 小型でかつ電気的特性に優れたハイブリッド
半導体装置を提供する。 【解決手段】 上面に設けられた電極５４と電極５４上
に配置されたバンプ３０とを有し、能動素子をなすペレ
ット５０と、ペレット５０を上面にて予め搭載する金属
フレーム２０と、裏面にペレット５０のサイズよりも大
きいキャビティ１２が設けられ、ペレット５０の電極５
４に対応してキャビティ１２の底面に設けられた電極１
４と、電極１４に接続された配線３４，３６を有するセ
ラミック基板１０と、受動素子６０と、を備えるハイブ
リッド半導体装置１において、電極５４と電極１４とを
位置合せしてペレット５０をキャビティ１２内に収納
し、金属フレーム２０をはんだによりセラミック基板１
０の裏面に固着し、圧着処理によりバンプ３０を介して
電極１４と電極５４とを接続し、受動素子６０をセラミ
ック基板１０の上面に実装する。
半導体装置を提供する。 【解決手段】 上面に設けられた電極５４と電極５４上
に配置されたバンプ３０とを有し、能動素子をなすペレ
ット５０と、ペレット５０を上面にて予め搭載する金属
フレーム２０と、裏面にペレット５０のサイズよりも大
きいキャビティ１２が設けられ、ペレット５０の電極５
４に対応してキャビティ１２の底面に設けられた電極１
４と、電極１４に接続された配線３４，３６を有するセ
ラミック基板１０と、受動素子６０と、を備えるハイブ
リッド半導体装置１において、電極５４と電極１４とを
位置合せしてペレット５０をキャビティ１２内に収納
し、金属フレーム２０をはんだによりセラミック基板１
０の裏面に固着し、圧着処理によりバンプ３０を介して
電極１４と電極５４とを接続し、受動素子６０をセラミ
ック基板１０の上面に実装する。
Description
【０００１】
【発明の属する技術分野】本発明は、ハイブリッド半導
体装置に関し、特に、携帯電話用パワーアンプに好適な
面実装型パッケージのハイブリッド半導体装置を対象と
する。
体装置に関し、特に、携帯電話用パワーアンプに好適な
面実装型パッケージのハイブリッド半導体装置を対象と
する。
【０００２】
【従来の技術】近年、高周波用パワーアンプ（以下、単
にＰＡという）などを組み込んだハイブリッド半導体装
置は、より一層の小型化の要求を受けて面実装型パッケ
ージへ移行し、多層セラミック基板に実装されることに
より多層配線構造を有するようになっている。従来の技
術によるハイブリッド半導体装置について図２を参照し
ながら説明する。
にＰＡという）などを組み込んだハイブリッド半導体装
置は、より一層の小型化の要求を受けて面実装型パッケ
ージへ移行し、多層セラミック基板に実装されることに
より多層配線構造を有するようになっている。従来の技
術によるハイブリッド半導体装置について図２を参照し
ながら説明する。
【０００３】図２に示すハイブリッド半導体装置２００
は、上面にキャビティ（凹部）１０２が形成されたセラ
ミック基板１００と、このキャビティ１０２内に実装さ
れた能動素子５０と、セラミック基板１００の上面に実
装されたコンデンサや抵抗、インダクタなどの受動素子
６０とを備える。セラミック基板１００は、配線層７
２，７４を有するセラミック板１００ａと、配線層７６
を有するセラミック板１００ｂと、配線層７８を有する
セラミック板１００ｃとを焼結して形成したものであ
る。基板上の配線層７８，内部の配線層７６，７４およ
び基板裏面の配線層７２は、各セラミック板を貫通して
設けられたビア（Ｖ２１〜Ｖ２４参照）を介して相互に
接続されている。さらに、キャビティ１０２の底面にお
ける実装面からセラミック基板１００の裏面に至るまで
セラミック板１００ｂ，１００ａを貫通してビアホール
が設けられ、金属が埋め込まれて熱伝導性に優れたサー
マルビア７０が形成され、これによりペレット５０がグ
ランドに接続されるとともに、熱抵抗の低減が図られて
いる。能動素子５０の上面には電極パッド５４が形成さ
れ、ボンディングワイヤ８０により基板上の配線層７８
に接続され、この配線層７８を介して受動素子６０に接
続されるとともに、配線層７６，７４および基板裏面の
配線層７２を介して外部端子（図示せず）に接続され
る。半導体装置２００は、金属キャップ９０で覆われて
保護される。
は、上面にキャビティ（凹部）１０２が形成されたセラ
ミック基板１００と、このキャビティ１０２内に実装さ
れた能動素子５０と、セラミック基板１００の上面に実
装されたコンデンサや抵抗、インダクタなどの受動素子
６０とを備える。セラミック基板１００は、配線層７
２，７４を有するセラミック板１００ａと、配線層７６
を有するセラミック板１００ｂと、配線層７８を有する
セラミック板１００ｃとを焼結して形成したものであ
る。基板上の配線層７８，内部の配線層７６，７４およ
び基板裏面の配線層７２は、各セラミック板を貫通して
設けられたビア（Ｖ２１〜Ｖ２４参照）を介して相互に
接続されている。さらに、キャビティ１０２の底面にお
ける実装面からセラミック基板１００の裏面に至るまで
セラミック板１００ｂ，１００ａを貫通してビアホール
が設けられ、金属が埋め込まれて熱伝導性に優れたサー
マルビア７０が形成され、これによりペレット５０がグ
ランドに接続されるとともに、熱抵抗の低減が図られて
いる。能動素子５０の上面には電極パッド５４が形成さ
れ、ボンディングワイヤ８０により基板上の配線層７８
に接続され、この配線層７８を介して受動素子６０に接
続されるとともに、配線層７６，７４および基板裏面の
配線層７２を介して外部端子（図示せず）に接続され
る。半導体装置２００は、金属キャップ９０で覆われて
保護される。
【０００４】このように、従来のハイブリッド半導体装
置では、基板の実装面にキャビティを設けてこのキャビ
ティ内に能動素子をベアチップで実装するとともに、キ
ャビティの底面から基板の裏面に至るサーマルビアを形
成し、これにより、接地と放熱とを同時に実現してい
た。
置では、基板の実装面にキャビティを設けてこのキャビ
ティ内に能動素子をベアチップで実装するとともに、キ
ャビティの底面から基板の裏面に至るサーマルビアを形
成し、これにより、接地と放熱とを同時に実現してい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、図２に
示すような構造では、基板１００の上面にペレット５０
が占有する領域と受動素子６０を実装する領域とが必要
であるため、半導体装置をさらに小型化することは困難
であった。また、金属キャップ９０で装置全体を覆うた
めに、装置全体の厚さを低減することに限界があり、こ
のことも小型化の妨げとなっていた。さらに、ペレット
５０の放熱のためにビアホールを設け、このビアホール
と基板１００とで放熱させるために、放熱特性が不十分
であった。この一方、サーマルビア７０にて接地させて
いるために、接地インダクタンスが大きいことにより、
装置の電気的特性が悪化する、という問題があった。
示すような構造では、基板１００の上面にペレット５０
が占有する領域と受動素子６０を実装する領域とが必要
であるため、半導体装置をさらに小型化することは困難
であった。また、金属キャップ９０で装置全体を覆うた
めに、装置全体の厚さを低減することに限界があり、こ
のことも小型化の妨げとなっていた。さらに、ペレット
５０の放熱のためにビアホールを設け、このビアホール
と基板１００とで放熱させるために、放熱特性が不十分
であった。この一方、サーマルビア７０にて接地させて
いるために、接地インダクタンスが大きいことにより、
装置の電気的特性が悪化する、という問題があった。
【０００６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、小型でかつ電気的特性に優れたハイ
ブリッド半導体装置を提供することにある。
あり、その目的は、小型でかつ電気的特性に優れたハイ
ブリッド半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。
より上記課題の解決を図る。
【０００８】即ち、本発明によれば、第１の面と、この
第１の面と表裏の関係にある第２の面と、上記第１の面
に設けられた第１の電極と、を有する能動素子をなすペ
レットと、第３の面と、この第３の面と表裏の関係にあ
る第４の面を有する基板であって、上記第３の面側に上
記ペレットのサイズよりも大きな凹部が設けられ、上記
ペレットの上記第１の電極に対応して上記凹部の底面に
設けられた第２の電極と、上記第２の電極に接続された
配線と、を有する基板と、上記ペレットが上記第２の面
側で接合され、上記ペレットが上記凹部に収納されるよ
うに上記凹部を跨いで上記基板の上記第３の面に固着さ
れた金属フレームと、上記第１の電極と上記第２の電極
との間に配置され、上記第１の電極と上記第２の電極と
を接続するバンプと、上記基板の上記第４の面に実装さ
れた受動素子と、を備えるハイブリッド半導体装置が提
供される。
第１の面と表裏の関係にある第２の面と、上記第１の面
に設けられた第１の電極と、を有する能動素子をなすペ
レットと、第３の面と、この第３の面と表裏の関係にあ
る第４の面を有する基板であって、上記第３の面側に上
記ペレットのサイズよりも大きな凹部が設けられ、上記
ペレットの上記第１の電極に対応して上記凹部の底面に
設けられた第２の電極と、上記第２の電極に接続された
配線と、を有する基板と、上記ペレットが上記第２の面
側で接合され、上記ペレットが上記凹部に収納されるよ
うに上記凹部を跨いで上記基板の上記第３の面に固着さ
れた金属フレームと、上記第１の電極と上記第２の電極
との間に配置され、上記第１の電極と上記第２の電極と
を接続するバンプと、上記基板の上記第４の面に実装さ
れた受動素子と、を備えるハイブリッド半導体装置が提
供される。
【０００９】上記金属フレームは、上記ペレットをグラ
ンド接続するとともに、上記ペレットが発する熱を外部
に放出する。これにより、上記能動素子の接地インダク
タンスが低減するとともに、放熱特性が向上する。この
結果、上記能動素子の出力が向上するので、最適な効率
のインピーダンスへの回路インピーダンスマッチングが
可能になり、ＰＡの効率特性が大幅に向上する。
ンド接続するとともに、上記ペレットが発する熱を外部
に放出する。これにより、上記能動素子の接地インダク
タンスが低減するとともに、放熱特性が向上する。この
結果、上記能動素子の出力が向上するので、最適な効率
のインピーダンスへの回路インピーダンスマッチングが
可能になり、ＰＡの効率特性が大幅に向上する。
【００１０】さらに、上記ペレットが上記基板の上記第
３の面側に設けられた上記凹部内に実装されるので、上
記基板の上記第４の面の全領域を受動素子の実装に用い
ることができる。また、上記基板の表面領域を有効に利
用できるとともに樹脂を用いて封止することでＰＡの高
さを低くでき、より一層小型化されたハイブリッド半導
体装置が提供される。
３の面側に設けられた上記凹部内に実装されるので、上
記基板の上記第４の面の全領域を受動素子の実装に用い
ることができる。また、上記基板の表面領域を有効に利
用できるとともに樹脂を用いて封止することでＰＡの高
さを低くでき、より一層小型化されたハイブリッド半導
体装置が提供される。
【００１１】上記ハイブリッド半導体装置において、上
記ペレットは、上記第１の電極と上記基板の上記第２の
電極とが上記バンプを介在させて位置合せされて上記凹
部に収納され、上記金属フレームが導電性接着材料を介
して上記基板の上記第３の面に固着され、圧着処理によ
り上記バンプを介して上記第１の電極と上記第２の電極
とを接続することにより、上記ペレットを上記基板に実
装すると良い。
記ペレットは、上記第１の電極と上記基板の上記第２の
電極とが上記バンプを介在させて位置合せされて上記凹
部に収納され、上記金属フレームが導電性接着材料を介
して上記基板の上記第３の面に固着され、圧着処理によ
り上記バンプを介して上記第１の電極と上記第２の電極
とを接続することにより、上記ペレットを上記基板に実
装すると良い。
【００１２】また、上記導電性接着材料ははんだであ
り、上記ペレットが上記凹部内への上記ペレットの収納
に先立って予め上記金属フレームに接合され、上記金属
フレームは、上記圧着処理により、上記ペレットの実装
とともに上記基板の上記第３の面に固着されることが望
ましい。
り、上記ペレットが上記凹部内への上記ペレットの収納
に先立って予め上記金属フレームに接合され、上記金属
フレームは、上記圧着処理により、上記ペレットの実装
とともに上記基板の上記第３の面に固着されることが望
ましい。
【００１３】このような構造により、製造プロセスが簡
単になるので、より低コストのハイブリッド半導体装置
が提供される。
単になるので、より低コストのハイブリッド半導体装置
が提供される。
【００１４】
【発明の実施の形態】以下、本発明の実施の一形態につ
いて図１を参照しながら説明する。なお、図１において
図２と同一の部分には同一の参照番号を付してその説明
を省略する。
いて図１を参照しながら説明する。なお、図１において
図２と同一の部分には同一の参照番号を付してその説明
を省略する。
【００１５】図１に示すハイブリッド半導体装置１は、
多層のセラミック基板１０と、受動素子６０と、ペレッ
ト５０と、金属板フレーム２０と、を備える。本実施形
態において、セラミック基板１０は、裏面に形成された
配線層３２を有するセラミック板１０ａと、裏面および
上面にそれぞれ形成された配線層３４，３６を有するセ
ラミック板１０ｂと、上面に形成された配線層３８を有
するセラミック板１０ｃとを焼結して形成したものであ
る。基板１０上の配線層３８と、内部の配線層３６，３
４と、基板１０裏面の配線層３２とは、各セラミック板
を貫通して設けられたビア（Ｖ１〜Ｖ６参照）を介して
相互に接続されている。セラミック基板１０の裏面側に
はキャビティ１２が形成され、このキャビティ１２の底
面には、ペレット５０上面の電極５４の配置に対応して
電極１４が形成され、配線層３４に接続されている。ペ
レット５０は、その裏面側で金属フレーム２０（Ｃｕな
どで形成される）の上面に熱伝導性に優れた共晶はんだ
などにより予め接合され、これにより接地されている。
ペレット５０はまた、上面の電極５４上に配置されたバ
ンプ３０をさらに有し、実装時には電極５４およびバン
プ３０がキャビティ１２底面の電極１４に位置合わせさ
れてキャビティ１２内に挿入され、ＵＳなどの圧着処理
によりバンプ３０が接合することにより電極５４がバン
プ３０を介して電極１４に電気的に接続される。電極１
４は、配線層３４に接続される。受動素子６０は、セラ
ミック基板１０の上面の全領域にわたって実装されてい
る。ペレット５０は、バンプ３０、電極１４、配線層３
４，３６，３８を介して受動素子６０に接続されるとと
もに、バンプ３０、電極１４、配線層３４，３２、また
はバンプ３０、電極１４、配線層３４，３６，３８を介
して図示しない外部端子に接続される。セラミック基板
１０の上面と受動素子６０とは、樹脂４０により封止さ
れる。
多層のセラミック基板１０と、受動素子６０と、ペレッ
ト５０と、金属板フレーム２０と、を備える。本実施形
態において、セラミック基板１０は、裏面に形成された
配線層３２を有するセラミック板１０ａと、裏面および
上面にそれぞれ形成された配線層３４，３６を有するセ
ラミック板１０ｂと、上面に形成された配線層３８を有
するセラミック板１０ｃとを焼結して形成したものであ
る。基板１０上の配線層３８と、内部の配線層３６，３
４と、基板１０裏面の配線層３２とは、各セラミック板
を貫通して設けられたビア（Ｖ１〜Ｖ６参照）を介して
相互に接続されている。セラミック基板１０の裏面側に
はキャビティ１２が形成され、このキャビティ１２の底
面には、ペレット５０上面の電極５４の配置に対応して
電極１４が形成され、配線層３４に接続されている。ペ
レット５０は、その裏面側で金属フレーム２０（Ｃｕな
どで形成される）の上面に熱伝導性に優れた共晶はんだ
などにより予め接合され、これにより接地されている。
ペレット５０はまた、上面の電極５４上に配置されたバ
ンプ３０をさらに有し、実装時には電極５４およびバン
プ３０がキャビティ１２底面の電極１４に位置合わせさ
れてキャビティ１２内に挿入され、ＵＳなどの圧着処理
によりバンプ３０が接合することにより電極５４がバン
プ３０を介して電極１４に電気的に接続される。電極１
４は、配線層３４に接続される。受動素子６０は、セラ
ミック基板１０の上面の全領域にわたって実装されてい
る。ペレット５０は、バンプ３０、電極１４、配線層３
４，３６，３８を介して受動素子６０に接続されるとと
もに、バンプ３０、電極１４、配線層３４，３２、また
はバンプ３０、電極１４、配線層３４，３６，３８を介
して図示しない外部端子に接続される。セラミック基板
１０の上面と受動素子６０とは、樹脂４０により封止さ
れる。
【００１６】このように、本実施形態のハイブリッド半
導体装置１によれば、セラミック基板１０の裏面側にキ
ャビティ１２を設け、予め金属フレーム２０に搭載され
たペレット５０をこのキャビティ１２内に収納するよう
に実装するので、ペレット５０裏面への放熱を金属フレ
ーム２０により良好に実行することができる。さらに、
ビアホールを介することなく金属フレーム２０を介して
接地するので、接地インダクタンスを大幅に低減するこ
とができる。また、ペレット５０の電極５４は、バンプ
３０を介してセラミック基板１０の電極１４並びに内部
および表裏面の配線層３２，３４，３６，３８へ接続さ
れるので、キャビティ１２の深さを調整することによ
り、良好な電気的導電性と固着強度とを達成することが
できる。これにより、非常に容易に半導体装置１を製造
することができる。さらに、ペレット５０を基板の裏面
側に実装するので、受動素子６０をセラミック基板１０
の上面の全領域を用いて実装することができる。これに
より、従来は電磁シールドのため例えば図２に示す金属
製のキャップ９０で装置全体を覆っていたが、セラミッ
ク基板１０の上面を樹脂４０で封止すれば足りるので、
半導体装置の厚さを低減することができる。この結果、
さらに小型化されたハイブリッド半導体装置を提供する
ことができる。
導体装置１によれば、セラミック基板１０の裏面側にキ
ャビティ１２を設け、予め金属フレーム２０に搭載され
たペレット５０をこのキャビティ１２内に収納するよう
に実装するので、ペレット５０裏面への放熱を金属フレ
ーム２０により良好に実行することができる。さらに、
ビアホールを介することなく金属フレーム２０を介して
接地するので、接地インダクタンスを大幅に低減するこ
とができる。また、ペレット５０の電極５４は、バンプ
３０を介してセラミック基板１０の電極１４並びに内部
および表裏面の配線層３２，３４，３６，３８へ接続さ
れるので、キャビティ１２の深さを調整することによ
り、良好な電気的導電性と固着強度とを達成することが
できる。これにより、非常に容易に半導体装置１を製造
することができる。さらに、ペレット５０を基板の裏面
側に実装するので、受動素子６０をセラミック基板１０
の上面の全領域を用いて実装することができる。これに
より、従来は電磁シールドのため例えば図２に示す金属
製のキャップ９０で装置全体を覆っていたが、セラミッ
ク基板１０の上面を樹脂４０で封止すれば足りるので、
半導体装置の厚さを低減することができる。この結果、
さらに小型化されたハイブリッド半導体装置を提供する
ことができる。
【００１７】以上、本発明の実施の形態について説明し
たが、本発明は、上記形態に限ることなくその要旨を逸
脱しない範囲で種々変形して適用することができる。例
えば、上述した形態では基板としてセラミック基板１０
を用いたが、これに限ることなく例えば他のエポキシ樹
脂を用いた基板にも適用可能である。また、図１の断面
図に示した配線は、あくまでも一実施形態のものであ
り、そのレイアウトが設計仕様に応じて適宜変化するこ
とは勿論である。
たが、本発明は、上記形態に限ることなくその要旨を逸
脱しない範囲で種々変形して適用することができる。例
えば、上述した形態では基板としてセラミック基板１０
を用いたが、これに限ることなく例えば他のエポキシ樹
脂を用いた基板にも適用可能である。また、図１の断面
図に示した配線は、あくまでも一実施形態のものであ
り、そのレイアウトが設計仕様に応じて適宜変化するこ
とは勿論である。
【００１８】
【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。
効果を奏する。
【００１９】即ち、本発明によれば、金属フレームに搭
載したペレットを基板の第３の面に設けられた凹部内に
実装し、上記基板の表面領域のうちこの凹部が設けられ
た面と表裏の関係にある第４の面に受動素子を実装する
ので、放熱特性と効率特性に優れ、より一層小型化され
たハイブリッド半導体装置が提供される。
載したペレットを基板の第３の面に設けられた凹部内に
実装し、上記基板の表面領域のうちこの凹部が設けられ
た面と表裏の関係にある第４の面に受動素子を実装する
ので、放熱特性と効率特性に優れ、より一層小型化され
たハイブリッド半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明にかかるハイブリッド半導体装置の実施
の一形態を示す略示断面図である。
の一形態を示す略示断面図である。
【図２】従来の技術によるハイブリッド半導体装置の一
例を示す略示断面図である。
例を示す略示断面図である。
１ ハイブリッド半導体装置 １０ セラミック基板 １０ａ〜１０ｃ セラミック板 １２ キャビティ １４，５４ 電極 ２０ 金属板フレーム ３０ バンプ ３２，３４，３６，３８ 配線層 ５０ ペレット ６０ 受動素子 Ｖ１〜Ｖ６ ビア
Claims (2)
- 【請求項１】第１の面と、この第１の面と表裏の関係に
ある第２の面と、前記第１の面に設けられた第１の電極
と、を有する能動素子をなすペレットと、 第３の面と、この第３の面と表裏の関係にある第４の面
を有する基板であって、前記第３の面側に前記ペレット
のサイズよりも大きな凹部が設けられ、前記ペレットの
前記第１の電極に対応して前記凹部の底面に設けられた
第２の電極と、前記第２の電極に接続された配線と、を
有する基板と、 前記ペレットが前記第２の面側で接合され、前記ペレッ
トが前記凹部に収納されるように前記凹部を跨いで前記
基板の前記第３の面に固着された金属フレームと、 前記第１の電極と前記第２の電極との間に配置され、前
記第１の電極と前記第２の電極とを接続するバンプと、 前記基板の前記第４の面に実装された受動素子と、を備
えるハイブリッド半導体装置。 - 【請求項２】前記ペレットは、前記第１の電極と前記基
板の前記第２の電極とが前記バンプを介在させて位置合
せされて前記凹部に収納され、前記金属フレームが導電
性接着材料を介して前記基板の前記第３の面に固着さ
れ、圧着処理により前記バンプを介して前記第１の電極
と前記第２の電極とが接続されることにより前記ペレッ
トが前記基板に実装されることを特徴とする請求項１に
記載のハイブリッド半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400798A JP2002203938A (ja) | 2000-12-28 | 2000-12-28 | ハイブリッド半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400798A JP2002203938A (ja) | 2000-12-28 | 2000-12-28 | ハイブリッド半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203938A true JP2002203938A (ja) | 2002-07-19 |
Family
ID=18865318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000400798A Withdrawn JP2002203938A (ja) | 2000-12-28 | 2000-12-28 | ハイブリッド半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005078796A1 (ja) * | 2004-02-13 | 2005-08-25 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
| US11201633B2 (en) | 2017-03-14 | 2021-12-14 | Murata Manufacturing Co., Ltd. | Radio frequency module |
-
2000
- 2000-12-28 JP JP2000400798A patent/JP2002203938A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005078796A1 (ja) * | 2004-02-13 | 2005-08-25 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
| KR100753499B1 (ko) * | 2004-02-13 | 2007-08-31 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 부품 및 그 제조 방법 |
| US8759953B2 (en) | 2004-02-13 | 2014-06-24 | Murata Manufacturing Co., Ltd. | Electronic component including a shielding metal film disposed on a resin layer |
| US11201633B2 (en) | 2017-03-14 | 2021-12-14 | Murata Manufacturing Co., Ltd. | Radio frequency module |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |