JP2005353867A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005353867A JP2005353867A JP2004173538A JP2004173538A JP2005353867A JP 2005353867 A JP2005353867 A JP 2005353867A JP 2004173538 A JP2004173538 A JP 2004173538A JP 2004173538 A JP2004173538 A JP 2004173538A JP 2005353867 A JP2005353867 A JP 2005353867A
- Authority
- JP
- Japan
- Prior art keywords
- multilayer substrate
- semiconductor chip
- cavity
- semiconductor device
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【解決手段】 複数の絶縁体層21〜26を有する多層基板30と、多層基板30の上面に実装された電子部品8と、多層基板30の下面に形成された裏面キャビティ32と、裏面キャビティ32内に実装された半導体チップ4と、多層基板30上面の半導体チップ4に対向する位置に形成された金属部品10と、多層基板の側面又は下面に形成された電極とを備えた半導体装置であって、多層基板30上面の半導体チップ4に対向する位置に表面キャビティ34を形成し、表面キャビティ34内に金属部品10を形成することにより、半導体チップ4から金属部品10に至る放熱経路を短縮する。
【選択図】図1
Description
前記多層基板上面の前記半導体チップに対向する位置に表面キャビティを形成し、前記表面キャビティ内に前記金属部品を形成することにより、前記半導体チップから前記金属部品に至る放熱経路を短縮したことを特徴とする。
実施の形態1
図1は、本発明の実施の形態1に係る半導体装置を模式的に示す断面図である。本実施に形態に係る半導体装置1は、第1絶縁層21から第6絶縁層26まで6層が積層された多層基板30を使用しており、多層基板30の下面を回路基板2に固定する構造となっている。半導体装置1は、多層基板30の下面に入出力用の電極を設けたLGA(Land Grid Array)構造でも良いし、多層基板30の側面に電極を設けた端面電極構造でも良い。多層基板30の下面の略中央部には、凹状の空洞である裏面キャビティ32が形成されており、半導体チップ4が実装されている。裏面キャビティ32は、例えば第5絶縁層25及び第6絶縁層26に矩形の貫通孔を形成することによって構成することができる。また、裏面キャビティ32内の半導体チップ4は、半導体集積回路を有しており、その入出力端子は多層基板30に形成された電極(図示せず)とワイヤ6によって接続されている。一方、多層基板30の上面には、チップコンデンサやチップ抵抗等の電子部品8が複数個実装されている。
半導体装置を小型化するためには、金属キャップに代えて封止樹脂によって封止することが有利である。そこで本実施の形態では、金属キャップに代えて封止樹脂を用いた例について説明する。下記に説明する点を除いては、実施の形態1と同様である。
図4は、実施の形態3に係る半導体装置を模式的に示す断面図である。本実施の形態では、実施の形態2の金属ブロック10の上面に放熱板11を接続する。放熱板11は金属ブロック10よりも広面積とし、封止樹脂16の上面に被さるような傘状に形成することが好ましい。その他の点は実施の形態2と同様である。半導体チップ4で発生した熱は、主として、サーマルビアホール14とその周囲の多層基板30を通じて金属ブロック10と放熱板11に伝わり、放熱板11の表面から大気中に放散される。即ち、金属ブロック10と放熱板11は一体となって放熱用の金属部品を構成し、金属ブロック10が支柱部、放熱板11が傘状部に相当する。金属ブロック10の上に金属ブロック10よりも広面積の放熱板11を接続することにより、半導体チップ4の放熱が一層良好となる。
Claims (5)
- 少なくとも2層以上の絶縁体層を有する多層基板と、前記多層基板の上面に実装された電子部品と、前記多層基板の下面に形成された裏面キャビティと、前記裏面キャビティ内に実装された半導体チップと、前記多層基板上面の前記半導体チップに対向する位置に形成された金属部品と、前記多層基板の側面又は下面に形成された電極とを備えた半導体装置であって、
前記多層基板上面の前記半導体チップに対向する位置に表面キャビティを形成し、前記表面キャビティ内に前記金属部品を形成することにより、前記半導体チップから前記金属部品に至る放熱経路を短縮したことを特徴とする半導体装置。 - 前記金属部品が、前記表面キャビティ内に配置された支柱部と、前記支柱部の上面に接続して前記半導体装置の上面全体を覆うキャップ部とを有することを特徴とする請求項1に記載の半導体装置。
- 前記半導体装置の上面に実装された前記電子部品が封止樹脂によって覆われ、前記金属部品の上面は前記封止樹脂から露出していることを特徴とする請求項1に記載の半導体装置。
- 前記金属部品の前記封止樹脂から露出している上面が、前記多層基板との接触面である下面よりも広面積であることを特徴とする請求項3に記載の半導体装置。
- 前記金属部品が、前記上側キャビティ内に配置された支柱部と、前記支柱部の上面に接続した傘状部とを有することを特徴とする請求項4に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004173538A JP2005353867A (ja) | 2004-06-11 | 2004-06-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004173538A JP2005353867A (ja) | 2004-06-11 | 2004-06-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005353867A true JP2005353867A (ja) | 2005-12-22 |
Family
ID=35588066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004173538A Pending JP2005353867A (ja) | 2004-06-11 | 2004-06-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005353867A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100822662B1 (ko) * | 2007-02-26 | 2008-04-18 | 전자부품연구원 | 프론트 엔드 모듈 기판 및 그 제조방법 |
JP2012164970A (ja) * | 2010-12-22 | 2012-08-30 | Analog Devices Inc | 垂直集積システム |
JP2014099543A (ja) * | 2012-11-15 | 2014-05-29 | Shirai Electronics Industrial Co Ltd | プリント基板およびプリント基板の製造方法 |
JP2015029043A (ja) * | 2013-06-26 | 2015-02-12 | 京セラ株式会社 | 電子装置および光モジュール |
US10730743B2 (en) | 2017-11-06 | 2020-08-04 | Analog Devices Global Unlimited Company | Gas sensor packages |
JP2021002627A (ja) * | 2019-06-24 | 2021-01-07 | キヤノン株式会社 | 電子モジュール及び機器 |
US11587839B2 (en) | 2019-06-27 | 2023-02-21 | Analog Devices, Inc. | Device with chemical reaction chamber |
-
2004
- 2004-06-11 JP JP2004173538A patent/JP2005353867A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100822662B1 (ko) * | 2007-02-26 | 2008-04-18 | 전자부품연구원 | 프론트 엔드 모듈 기판 및 그 제조방법 |
US8957497B2 (en) | 2010-12-22 | 2015-02-17 | Analog Devices, Inc. | Vertically integrated systems |
US9041150B2 (en) | 2010-12-22 | 2015-05-26 | Analog Devices, Inc. | Vertically integrated systems |
US9513246B2 (en) | 2010-12-22 | 2016-12-06 | Analog Devices, Inc. | Vertically integrated systems |
US8853799B2 (en) | 2010-12-22 | 2014-10-07 | Analog Devices, Inc. | Vertically integrated systems |
US8890286B2 (en) | 2010-12-22 | 2014-11-18 | Analog Devices, Inc. | Vertically integrated systems |
US8890285B2 (en) | 2010-12-22 | 2014-11-18 | Analog Devices, Inc. | Vertically integrated systems |
US8569861B2 (en) | 2010-12-22 | 2013-10-29 | Analog Devices, Inc. | Vertically integrated systems |
JP2012164970A (ja) * | 2010-12-22 | 2012-08-30 | Analog Devices Inc | 垂直集積システム |
US9267915B2 (en) | 2010-12-22 | 2016-02-23 | Analog Devices, Inc. | Vertically integrated systems |
JP2014099543A (ja) * | 2012-11-15 | 2014-05-29 | Shirai Electronics Industrial Co Ltd | プリント基板およびプリント基板の製造方法 |
JP2015029043A (ja) * | 2013-06-26 | 2015-02-12 | 京セラ株式会社 | 電子装置および光モジュール |
US10730743B2 (en) | 2017-11-06 | 2020-08-04 | Analog Devices Global Unlimited Company | Gas sensor packages |
JP2021002627A (ja) * | 2019-06-24 | 2021-01-07 | キヤノン株式会社 | 電子モジュール及び機器 |
JP7406314B2 (ja) | 2019-06-24 | 2023-12-27 | キヤノン株式会社 | 電子モジュール及び機器 |
US11587839B2 (en) | 2019-06-27 | 2023-02-21 | Analog Devices, Inc. | Device with chemical reaction chamber |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5909058A (en) | Semiconductor package and semiconductor mounting part | |
US7038311B2 (en) | Thermally enhanced semiconductor package | |
JP4610414B2 (ja) | 電子部品収納用パッケージおよび電子装置ならびに電子装置の実装構造 | |
US6972479B2 (en) | Package with stacked substrates | |
JP2005217405A (ja) | 熱放出形半導体パッケージ及びその製造方法 | |
US11171072B2 (en) | Heat dissipation substrate and manufacturing method thereof | |
US20200402873A1 (en) | Electronic device mounting board, electronic package, and electronic module | |
US7217995B2 (en) | Apparatus for stacking electrical components using insulated and interconnecting via | |
US8450842B2 (en) | Structure and electronics device using the structure | |
WO2011083703A1 (ja) | Ledモジュール装置及びその製造方法 | |
US20060220188A1 (en) | Package structure having mixed circuit and composite substrate | |
JP2006073699A (ja) | 発光素子収納用パッケージ | |
JP2005353867A (ja) | 半導体装置 | |
JP2006270082A (ja) | 配線基板及びそれを用いた電子装置 | |
JP2002231850A (ja) | 半導体素子収納用配線基板 | |
JP2006013420A (ja) | 電子部品収納用パッケージおよび電子装置 | |
JP4459031B2 (ja) | 電子部品収納用パッケージおよび電子装置 | |
JP2004140134A (ja) | ハイブリッド半導体装置 | |
JP4377769B2 (ja) | 電子部品収納用パッケージおよび電子装置 | |
JP4237116B2 (ja) | 半導体装置およびその製造方法 | |
JP2005191045A (ja) | 配線基板 | |
JP4574071B2 (ja) | 放熱部材および半導体素子収納用パッケージ | |
JP3206545B2 (ja) | 積層可能な半導体装置およびモジュール | |
JP2000183236A (ja) | 半導体素子収納用パッケージ | |
JP2005012166A (ja) | セラミック配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20070531 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
RD03 | Notification of appointment of power of attorney |
Effective date: 20070531 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
A02 | Decision of refusal |
Effective date: 20090901 Free format text: JAPANESE INTERMEDIATE CODE: A02 |