JP4036694B2 - 積層型半導体装置 - Google Patents
積層型半導体装置 Download PDFInfo
- Publication number
- JP4036694B2 JP4036694B2 JP2002197977A JP2002197977A JP4036694B2 JP 4036694 B2 JP4036694 B2 JP 4036694B2 JP 2002197977 A JP2002197977 A JP 2002197977A JP 2002197977 A JP2002197977 A JP 2002197977A JP 4036694 B2 JP4036694 B2 JP 4036694B2
- Authority
- JP
- Japan
- Prior art keywords
- heat
- substrate
- semiconductor element
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 275
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 125000006850 spacer group Chemical group 0.000 claims abstract description 54
- 239000004826 Synthetic adhesive Substances 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 14
- 230000017525 heat dissipation Effects 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 7
- 239000000853 adhesive Substances 0.000 abstract description 24
- 230000001070 adhesive effect Effects 0.000 abstract description 23
- 230000005540 biological transmission Effects 0.000 abstract 1
- 239000002131 composite material Substances 0.000 abstract 1
- 230000004048 modification Effects 0.000 description 21
- 238000012986 modification Methods 0.000 description 21
- 238000000605 extraction Methods 0.000 description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000003384 imaging method Methods 0.000 description 11
- 238000009413 insulation Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 239000002470 thermal conductor Substances 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229920001187 thermosetting polymer Polymers 0.000 description 5
- 229920006332 epoxy adhesive Polymers 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の属する技術分野】
本発明は、半導体素子を積層した積層型半導体装置に関し、特に、各半導体素子間の伝熱を抑制して、一方の半導体素子の発熱に関係なく他方の半導体素子の安定作動を確保した積層型半導体装置に関するものである。
【0002】
【従来の技術】
近年、携帯電話及び携帯端末器等の各種電子機器の小型化に伴い、これらの機器に組み込まれる半導体パッケージ又は半導体モジュール等の小型化が進行している。
【0003】
図24は、特開平10−321830号で開示されている積層型固体撮像素子1であり、半導体パッケージとして小型化に対応するため、基板1aの上に実装した機能素子2の上面2aに接着剤4を塗布してスキャナ素子3を積層固着し、基板1aに対する半導体素子の実装面積を抑えている。なお、機能素子2で生じた誘導性ノイズがスキャナ素子3へ混入するのを抑制するため、機能素子2とスキャナ素子3との間に電気シールド板、絶縁膜と金属膜の積層膜、又は、導電性接着剤を介在する場合がある。
【0004】
図25は、特開平11−261044号で開示されている固体撮像素子付半導体装置5であり、基板5aに周辺回路用半導体チップ6とCCD(ChargeCoupled Device)型固体撮像チップ7を、接着剤8を一面に塗布して積層固着することで、チップの実装面積を縮小し半導体パッケージの小型化に対応している。なお、固体撮像素子付半導体装置5は、CCD型固体撮像チップ7の電極7aと基板5aの基板電極5bを金属線9で、ワイヤボンディングにより接続し所要の回路を形成している。
【0005】
【発明が解決しようとする課題】
一般に、各種半導体素子(チップ)は作動すると発熱するが、特に、半導体パッケージの全体的な制御等を行う素子は作動時間も長く発熱量も大きくなる。また、スキャナ、CCD等に用いられる固体撮像系の素子はアナログ素子であり、熱の影響を受けやすい。このような固体撮像系素子が熱の影響を受けた場合、素子の画素中において特定の画素の暗電流が突出して増加し、暗状態で特定の画素が白く見えるようになる。この傾向は白傷と呼ばれ、熱による温度上昇と共に増加し、固体撮像系素子の正常な機能を維持するのが困難になる。
【0006】
よって、図24の積層型固体撮像素子1では、基板1aに実装した機能素子2の発熱量が大きく、発生した熱が積層されているスキャナ素子3へ伝達される。この際、機能素子2はスキャナ素子3と接着剤4を介して広い面積で接触しているため、熱はスムーズにスキャナ素子3へ伝わり、この状態が続くと、スキャナ素子3は温度が上昇し、正常な機能を維持するのが難しくなる問題がある。また、機能素子2とスキャナ素子3との間に電気シールド板、積層膜等を介在させる場合でも、これら電気シールド板等は誘導性ノイズの混入を抑制するものなので、熱の伝達を防ぐことはできず、スキャナ素子3は熱の影響により依然として正常な機能を維持できない問題がある。
【0007】
さらに、上述した問題は、図25の固体撮像素子付半導体装置5でも同様に生じ、周辺回路用半導体チップ6で発生した熱が、一面に塗布された接着剤8を介してCCD型固体撮像チップ7に伝達し、CCD型固体撮像チップ7が熱の影響を受けて、正常な機能の確保が困難になる問題がある。
【0008】
本発明は、斯かる問題に鑑みてなされたものであり、半導体パッケージの小型化を維持した上で、積層する第1の半導体素子と第2の半導体素子との間に空隙を形成することで、第1の半導体素子で発生した熱の第2の半導体素子への伝達を抑制し、第2の半導体素子の機能を維持する積層型半導体装置を提供することを目的とする。
また、本発明は、シート状の断熱性合成接着剤により空隙を形成することで、所要の空隙寸法を確保すると共に、第1の半導体素子と第2の半導体素子との積層工程の効率化を図った積層型半導体装置を提供することを目的とする。
【0009】
さらに、本発明は、第1の半導体素子側に熱伝導体を設けることで、第1の半導体素子に発生した熱を熱伝導体を通じて放熱し、第2の半導体素子へ向かう熱の量を削減した積層型半導体装置を提供することを目的とする。
さらに、また、本発明は、第1の半導体素子に貫通電極を設けることで、第1の半導体素子に発生した熱を貫通電極を通じて放熱し、第2の半導体素子へ向かう熱の量を元から削減した積層型半導体装置を提供することを目的とする。
【0010】
さらに、本発明は、第1の半導体素子に基板へ貫通する伝熱材を設けることで、第1の半導体素子に発生した熱を効率的に基板へ放熱可能とした積層型半導体装置を提供することを目的とする。
また、本発明は、第1の半導体素子から第2の半導体素子を被う包囲部材を設けると共に内部を低圧にすることで、内部空間の熱伝達率を低減した積層型半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明に係る積層型半導体装置は、基板に実装した、DSPチップである第1半導体素子と、該第1半導体素子に積層した、CCDチップである第2半導体素子とを備える積層型半導体装置において、前記第1半導体素子の上面の縁辺部の内方に、所定間隔を隔てて複数設けられ、前記第1半導体素子と第2半導体素子との間に空隙を形成するスペーサと、前記第2半導体素子と対向する部分にレンズを有した状態で、前記第1半導体素子及び前記第2半導体素子を包囲し、前記基板に密着状態で取り付けてある包囲部材とを備えることを特徴とする。
【0012】
本発明においては、第1半導体素子と第2半導体素子との間にスペーサを設けることで、第1半導体素子と第2半導体素子との接触面積を低減し、第1半導体素子と第2半導体素子との間に空隙を形成できる。この空隙には空気が存在し、空気は熱伝導率が0.024W/m・Kと低いので、空隙は空気層として第1半導体素子から第2半導体素子への伝熱を抑制し、第2半導体素子を熱の影響から保護でき、第2半導体素子の機能を安定して維持できる。
【0013】
なお、スペーサは、前記第1半導体素子と第2半導体素子との間に空隙を形成できる限り、単数でも複数でもよく、形状等も限定されず、積層箇所の中央、周囲等に適宜配置できる。また、空隙である空気層は、スペーサの配置形態に応じて外部の周囲と連通した開放空間にしてもよく、スペーサを連続させて周囲に配置することで閉鎖した空間にしてもよい。
本発明においては、第1半導体素子の周囲に複数のスペーサを設けることで、安定して第2半導体素子を第1半導体素子に積層できると共に、充分な容積の空気層を確保でき、第2半導体素子へ所要の熱量が移動するのを防止できる。
本発明においては、各スペーサ間に所要の間隔があるので、空隙である空気層は外部周囲と連通した開放空間となり、充分な量の空気で第1半導体素子からの熱を遮断できる。また、空気層の空気が熱せられた場合、対流等が生じ空気層の空気が連通した外部周囲の空気と入れ替わるため、長時間の作動でも安定して熱が伝達することを抑制できる。
そして、熱による影響で白傷等の不具合が生じやすい、第2半導体素子としてのCCDチップに対して、上述した熱の遮断により安定して作動させることができる。
【0016】
本発明に係る積層型半導体装置は、前記第2半導体素子が、前記第1半導体素子と反対側の面に設けてある電極を備え、前記スペーサは、前記電極と対応する位置に設けてあることを特徴とする。
本発明においては、第2半導体素子に電極がある場合、金ワイヤ等の金属線をワイヤボンディングにより接続することになるが、一般にワイヤボンディングは、加圧して金属線を接続するため、スペーサを電極に対応した位置に設けることで、前記加圧をスペーサで受け止めることができ、安定したワイヤボンディング工程を確保できる。
【0017】
本発明に係る積層型半導体装置は、前記スペーサは、シート状の断熱性合成接着剤であることを特徴とする。
本発明にあっては、前記スペーサとしてシート状の断熱性合成接着剤を適用することで、スペーサのみで第2半導体素子を積層固着できると共にスペーサも容易に配置でき、積層工程の効率化を図ることができる。また、断熱性合成接着剤をシート状にすることで、空隙の積層方向の寸法も全体にわたり均一にでき、製品精度も向上できる。
【0018】
本発明に係る積層型半導体装置は、前記断熱性合成接着剤は、熱伝導率が0.17W/m・K以下であることを特徴とする。
本発明にあっては、断熱性合成接着剤の熱伝導率を0.17W/m・K以下にしており、従来、素子の接合に使用されるダイボンド剤の熱伝導率(約0.6〜約5.0W/m・K)、又は、エポキシ系の合成接着剤の熱伝導率(0.19W/m・K)に比べて熱伝導率が低く、断熱性合成接着剤を通じて第1半導体素子の熱が第2半導体素子へ伝達する割合を低減できる。
【0019】
また、断熱性合成接着剤を通じて熱が伝達される割合を更に低減するためには、熱伝導率の上限を0.12W/m・K以下にすることが好ましく、さらに、確実に熱の影響を防ぎたい場合は熱伝導率を0.08W/m・K以下にすることが好適である。なお、熱伝導率の下限は、空隙に存在する空気の熱伝導率を考慮して0.024W/m・K以上にするか、又は、空隙を真空にした場合は、真空の熱伝導率の値以上にする。
【0020】
本発明に係る積層型半導体装置は、前記空隙の寸法が、10μm以上300μm以下であることを特徴とする。
本発明にあっては、空隙の積層方向を前記寸法にすることで、半導体パッケージの小型化と断熱性との両方をバランスの取れた状態に維持できる。なお、空隙寸法の下限を10μm以上にしているのは、この数値以下であれば、空隙の空気量が不足し所要の断熱性を確保できないからであり、一方、上限を300μm以下にしているのは、通常使用される半導体素子の厚み等を考慮して、半導体パッケージの小型化を確保できる最大の数値として規定できるからである。
【0021】
なお、空隙寸法は、小型化と断熱性とのバランスを考慮すれば、上述した範囲の中でも20μm以上150μm以下が好ましく、その中でも特に25μm以上50μm以下の範囲は、前記バランスが良好となり好適である。
【0022】
本発明に係る積層型半導体装置は、前記スペーサと前記第1半導体素子の間に設けてある熱伝導体を更に備え、前記熱伝導体は、一部が前記基板に接触してあることを特徴とする。
本発明にあっては、基板に接触してある熱伝導体を設けることで、第1半導体素子で発生した熱を熱伝導体を介して基板へ放熱でき、第2半導体素子へ向かう熱の量を根本的に削減でき、第2半導体素子に対する熱影響を低減できる。なお、第1半導体素子で発生した熱を吸収して基板へ放熱するためには、熱伝導体は第1半導体素子を可能な限り被うことができる形状及び寸法を有することが好ましい。
【0028】
本発明に係る積層型半導体装置は、前記第1半導体素子が、前記第2半導体素子側から前記基板側へ貫通する貫通電極を備え、前記貫通電極は、前記基板側の一端を前記基板に接続してあることを特徴とする。
本発明にあっては、第1半導体素子が貫通電極を備えることで、第1半導体素子で生じた熱を貫通電極を通じて基板へ放熱でき、第2半導体素子へ向かう熱量を削減して熱影響を低減できる。なお、本発明における貫通電極は、上述した熱伝導体等と組み合わせることも可能であり、このように組み合わせることで、一段と、第2半導体素子へ向かう熱を抑制できる。
【0029】
本発明に係る積層型半導体装置は、前記基板が、前記貫通電極が接続する箇所に設けてある基板電極と、前記第1半導体素子が実装してある面の反対側の面に設けてある外部電極と、該外部電極及び前記基板電極を接続する導電部材とを備えることを特徴とする。
本発明にあっては、基板の実装面に基板電極を設けて貫通電極と接続することにより、負極電極から基板電極へと連続する第1半導体素子と基板との間の所要の電気回路を形成でき、第1半導体素子及び基板をワイヤボンディングにより接続する場合に比べて効率的な回路形成を実現できる。
【0030】
また、基板の実装面に対して反対側となる面に外部電極を設けると共に、この外部電極と実装面の基板電極を接続する導電部材を設けることにより、貫通電極より基板電極へ伝達された熱を、導電部材を通じて外部電極へ移動させて容易に基板の外部へ放熱できる。また、外部の回路から第1半導体素子へ電気的な接続が必要な場合、外部電極に外部の接続線等を接続することで、外部電極、導電部材、基板電極及び貫通電極を通じて第1半導体素子へ接続でき、積層型半導体装置の外部回路に対する電気的な接続性も向上できる。
【0031】
本発明に係る積層型半導体装置は、前記第1半導体素子が、前記第2半導体素子側から前記基板側へ貫通する伝熱材を備え、前記伝熱材は、前記基板側の一端を前記基板に接触してあることを特徴とする。
本発明にあっては、第1半導体素子が自身を貫通して基板に接触する伝熱材を備えるので、発生した熱をスムーズに基板へ伝えることができ、また、伝熱材は第1半導体素子の範囲内に位置するので、半導体パッケージが大型化することもない。
【0032】
本発明に係る積層型半導体装置は、前記基板が、前記伝熱材が接触する箇所に設けてある放熱部を備えることを特徴とする。
本発明にあっては、伝熱材と接触する放熱部を基板に設けることで、基板に伝わった熱を放熱部から放熱でき、第1半導体素子から基板への伝熱性を一段と向上できると共に、基板自体に熱が蓄積される状況を防止し各半導体素子が安定して作動できる環境を確保できる。
【0033】
本発明に係る積層型半導体装置は、前記基板が更に、前記第1半導体素子が実装してある面の反対側の面に設けてある外部放熱部と、該外部放熱部及び前記放熱部を接続する熱伝導部材とを備えることを特徴とする。
本発明にあっては、基板の実装面の反対側の面に外部放熱部を設けると共に、この外部放熱部と前記放熱部を接続する熱伝導部材を設けることで、第1半導体素子の伝熱材から放熱部へ伝達された熱を、熱伝導部材及び外部放熱部へ伝えて、基板外部へ効率的に放熱でき、基板温度の上昇を抑制し第1半導体素子から基板へ熱が移動しやすい状態を確保して放熱性を向上できる。
【0034】
本発明に係る積層型半導体装置は、前記第1半導体素子及び前記第2半導体素子を包囲しており、前記基板に密着状態で取り付けてある包囲部材を更に備え、前記包囲部材の内部は、外部に比べて低圧にしてあることを特徴とする。
【0035】
本発明にあっては、包囲部材で第1半導体素子及び第2半導体素子の周囲を密閉すると共に内部を低圧にすることで、内部の真空度を上昇でき、第1半導体素子及び第2半導体素子の周囲の熱伝導率を低減でき、第1半導体素子から第2半導体素子への伝熱を抑制できる。なお、熱伝導率は真空に近付くほど低下するため、積層型半導体装置は包囲部材の内部を真空状態に近付けることが好ましい。
【0036】
【発明の実施の形態】
以下、本発明を実施の形態を示す図面に基づき説明する。
図1は、本発明の第1の実施の形態に係る積層型半導体装置10の全体を示している。積層型半導体装置10はCCDカメラ用の半導体パッケージであり、基板11に第1半導体素子であるDSP(Digital Signal Processor)チップ12を熱伝導性接着剤19で実装すると共に、DSPチップ12に第2半導体素子であるCCDチップ13をスペーサ15により空隙である空気層16を形成した状態で積層し、DSPチップ12及びCCDチップ13を包囲部材であるパッケージ部材14で被う構成にしている。
【0037】
基板11は、セラミック又はガラスエポキシで形成された多層基板であり、図1では上面となる実装面11aに、DSPチップ12との接続用の第1電極パッド11cをDSPチップ12の実装箇所の周囲に複数設けており、また、これら第1電極パッド11cの周囲にはCCDチップ13との接続用の第2電極パッド11dを複数設けている。
【0038】
各第1電極パッド11c及び第2電極パッド11dは、表面を金メッキしてワイヤボンディングにより接続される金ワイヤ17との導通性を高めている。また、実装面11aの裏面11bには、外部への取出電極11eをランドグリッドアレイの形態で設けており、基板11を貫通するスルーホール11fの内部に設けられた導電部材により、取出電極11eと実装面11aの第1電極パッド11c、第2電極パッド11d等とを接続して所要の回路を形成している。なお、取出電極11eはボールグリッドアレイ等の他の形態で設けてもよい。
【0039】
一方、DSPチップ12はデジタル信号処理を行うデジタル素子であり、作動に伴い発熱する。また、図2に示すように、DSPチップ12は平面視で矩形状であり、周囲の各辺12a毎に4個の電極12bを設けている。
【0040】
DSPチップ12に積層されるCCDチップ13は、熱の影響を受けやすいアナログの固体撮像素子である。図3に示すように、CCDチップ13は平面視で矩形状であり、図2のDSPチップ12の各電極12bの内周側に収まる外寸にすると共に、各辺13a毎に4個に電極13bを設けている。なお、中央にはCCD撮像素子エリア13cを設けている。
【0041】
また、図1に示すパッケージ部材14は、積層状態のDSPチップ12及びCCDチップ13を収容できる容積を確保したセラミック製のボックス形状であり、CCDチップ13と対向する箇所にレンズ14aを設けている。
【0042】
次に、積層型半導体装置10の製造手順について説明する。
先ず、図4(a)に示すように、基板11の実装面11aの実装箇所に熱伝導性接着剤19を塗布し、この塗布箇所にDSPチップ12を載置してから熱伝導性接着剤19を加熱して硬化させ、DSPチップ12を基板11に固着している。なお、第1の実施の形態では、DSPチップ12が発生する熱を、熱伝導性接着剤19を通じて基板11へ効率良く放熱するために、熱伝導性接着剤19には、熱伝導率が30〜60W/m・Kの高熱伝導銀ペースト(Diemat社製、型番6030HK)を使用している。
【0043】
次に、図4(b)に示すように、基板11に固着したDSPチップ12の上面12cにスペーサ15を取り付けている。第1の実施の形態では、このスペーサ15に、ポリイミド系で熱伝導率が0.1W/m・Kであり、厚みが40μmのシート状の断熱性合成接着剤を使用しており、図5(a)に示すように、DSPチップ12の4角の内方に電極12bと略同寸法の矩形の断熱性合成接着剤(スペーサ15)を貼り付けている。なお、この貼り付けは、断熱性合成接着剤(スペーサ15)がシート状であるため前記4角に容易に配置できる。
【0044】
その後、図4(c)に示すように、断熱性合成接着剤(スペーサ15)の上方よりCCDチップ13を載置し、図5(b)に示すようにCCDチップ13の下面の4角を断熱性合成接着剤(スペーサ15)で接着し、CCDチップ13をDSPチップ12に積層固着している。このように積層固着することで、図4(c)に示すようにDSPチップ12とCCDチップ13との間には、断熱性合成接着剤(スペーサ15)の厚み分である40μmの空気層16を形成している。なお、空気層16は外部の周囲と連通した開放空間になっている。
【0045】
前記のような積層後、DSPチップ12の電極12bと第1電極パッド11c、及び、CCDチップ13の電極13bと第2電極パッド11dを、ワイヤボンディングにより金ワイヤ17で夫々接続し所要の回路を形成している。なお、CCDチップ13の電極13bにおいてワイヤボンディングに伴い加圧する場合、図5(b)に示すようにCCDチップ13は4角が固着されているため、前記加圧に抗することができ、接着されたCCDチップ13が破損、又は、DSPチップ12から剥離するような不具合は生じない。
【0046】
最後に、図1に示すように、パッケージ部材14を、レンズ14aがCCDチップ13と対向するような位置関係で基板11に取り付けて、積層型半導体装置10を完成している。完成した積層型半導体装置10は、DSPチップ12及びCCDチップ13を、40μmという空気層16を確保して積層することで、基板11の実装面積を抑えると共に積層高さも低くすることで小型化している。
【0047】
また、DSPチップ12とCCDチップ13との間には熱伝導率が0.024W/m・Kの空気層16が形成されているため、DSPチップ12で発生した熱は空気層16で遮断される一方、熱伝導性接着剤19を通じて基板11へ放熱されるので、CCDチップ13は熱の影響を受けることなく安定して作動し、正常な機能を維持している。なお、空気層16は開放空間であるため、熱の遮断により空気層16の空気温度が上昇した場合、対流により外部の空気と入れ替わり、所要の断熱特性を維持し続けるようにしている。
【0048】
また、断熱性合成接着剤(スペーサ15)は、電極12bと略同等の小さい断面積であると共に熱伝導率が0.1W/m・Kであるため、断熱性合成接着剤(スペーサ15)を通じて熱がCCDチップ13へ伝わることを抑制している。
【0049】
なお、積層型半導体装置10は、上述した形態に限定されるものではなく種々の変形が可能である。例えば、パッケージ部材14を気密性が保持できる形態で形成すると共に、このパッケージ部材14を基板11へ密着して取り付けるようにし、この際、パッケージ部材14の内部の空気を吸引してパッケージ部材14の内部を外部に比べて低圧にするようにしてもよい。
【0050】
このように、パッケージ部材14の内部を低圧にすると、内部の空気量が減少し、空気層16の熱伝導率が0.024W/m・Kより低い数値になり、DSPチップ12で発生した熱の伝達を一段と抑制できる。なお、熱伝導率を最も低い数値にするためには、パッケージ部材14の内部の全空気を吸引して真空にすることが好ましい。
【0051】
また、図6(a)に示すように、断熱性合成接着剤(スペーサ15′)を帯状に形成して、CCDチップ13の上面における各辺13aの4個の電極13bと対応させてDSPチップ12の上面に貼り付けるようにしてもよい。このように各電極13bの裏側に断熱性合成接着剤(スペーサ15′)が位置することで、ワイヤボンディングの加圧に一段と抗することができ、安定したワイヤボンディング工程を行うことができる。
【0052】
なお、ワイヤボンディングの加圧に対しては、図6(b)に示すように、複数の矩形の断熱性合成接着剤(スペーサ15″)を、間隔を隔てて各電極13bに対応させて貼り付けるようにしてもよい。この場合でも、各断熱性合成接着剤(スペーサ15″)により、ワイヤボンディング時の加圧を受け止めることができる上、断熱性合成接着剤(スペーサ15″)の貼り付け面積が減少し空気層が占有する割合が増加するので、CCDチップ13への伝熱を低減できる。また、複数の断熱性合成接着剤は間隔を隔てて貼り付ける以外に、夫々を周方向に密接状態で貼り付けて、内部の空気層16が閉鎖空間になるようにしてもよい。
【0053】
さらに、断熱性合成接着剤は、熱伝導率が0.1W/m・Kに限定されるものではなく、従来のエポキシ接着剤の熱伝導率より0.17W/m・K以下であれば、断熱性合成接着剤を介した伝熱を従来に比べて低減できるが、さらに、伝熱を抑制するためには、熱伝導率を0.08W/m・K以下にすることが好適である。
【0054】
さらに、また、空気層16の寸法も40μmにする以外に、断熱性合成接着剤の厚み寸法を10μm以上300μm以下の範囲で適宜変更することも可能である。なお、伝熱の阻止及び積層型半導体装置10の小型化の両方をバランス良く達成するためには、空気層16の寸法は、20μm以上150μm以下の範囲に留めるのが好ましく、特に両方のバランスが良くなる範囲は25μm以上50μm以下であるので、この範囲で空気層16の寸法を選択するのが好適である。
【0055】
図7は、第2の実施の形態に係る積層型半導体装置20の概略正面図であり、積層型半導体装置20は、基本的には第1の実施の形態の積層型半導体装置10と同様の構成であり、DSPチップ22を熱伝導体である熱伝導シート28で被うことを特徴としている。
【0056】
基板21は、DSPチップ22の実装箇所に接続用電極21cを設けており、第1の実施の形態の基板11のようにDSPチップ用の電極パッドは設けていない。また、DSPチップ22は、下面22dに基板21の接続用電極21cと対応する位置で半田からなる半田突起電極22eを突設している。
【0057】
一方、熱伝導シート28は、効率の良い伝熱を可能にするため熱伝導率が30W/m・Kにしており、また、図8に示すように、DSPチップ22を完全に被うことができる大きさの外寸を有し、中央箇所28cにDSPチップ22と同等の面積を残して各角28aから中央へ向けてスリット28bを設けている。なお、熱伝導シート28は一方の面が接着面28dになっている。
なお、上述した以外のCCDチップ23、パッケージ部材24等は第1の実施の形態と同様の構成にしている。
【0058】
次に、第2の実施の形態に係る積層型半導体装置20の製造手順について説明する。
第2の実施の形態では、DSPチップ22をフリップチップ方式により基板21へ実装している。即ち、図9(a)に示すように、基板21の実装面21aにおけるDSPチップ22の実装箇所に熱硬化性のエポキシ接着剤29を塗布してから、DSPチップ22を、半田突起電極22eと基板21の接続用電極21cとの位置を合致させて基板21に載置する。この状態で半田突起電極22eを加熱することで、半田突起電極22e及び接続用電極21cを半田接続すると共に、前記加熱により周囲のエポキシ接着剤29を硬化させてDSPチップ22を基板21へ固着している。
【0059】
次に、図9(b)に示すように、熱伝導シート28の接着面28dをDSPチップ22側にして中央箇所28cをDSPチップ22の上面22fに気泡等が生じないように密着させて貼り付ける。その後、図9(c)に示すように、熱伝導シート28の周囲の端部28eを下方に折り曲げて基板21の実装面21aに接触させて貼り付ける。このように貼り付けた熱伝導シート28は、図10に示すように、平面視ではDSPチップ22を完全に被うと共に、スリット28bによりシワが生じることなく、端部28eが基板21の実装面21aへ貼り付けられた状態になっている。
【0060】
上述した熱伝導シート28の貼り付け後は、第1の実施の形態における図4(b)(c)の手順と同様であり、熱伝導シート28の上面にシート状の断熱性合成接着剤であるスペーサ25を貼り付けてからCCDチップ23を積層固着し、CCDチップ23の電極23bと基板21の電極パッド21dを金ワイヤ27でワイヤボンディングにより接続し、パッケージ部材24を基板21に取り付けて、図7に示す積層型半導体装置20を完成している。
【0061】
このように完成した積層型半導体装置20は、熱伝導シート28の上面にスペーサ25を貼り付けることで、DSPチップ22を被う熱伝導シート28とCCDチップ23との間に空隙である空気層26を形成している。また、積層型半導体装置20は、DSPチップ22を半田接続により基板21に導通接続しているので、第1の実施の形態に比べて、DSPチップ22に対するワイヤボンディング工程を省略でき、製作工程の効率を高めている。
【0062】
さらに、積層型半導体装置20は、DSPチップ22で発生した熱を、熱放電シート28を通じて基板21へ放熱しており、CCDチップ23へ向かう熱量を削減すると共に、CCDチップ23の方向には空気層26が存在することで、CCDチップ23へ向かう熱を空気層26で遮断している。よって、CCDチップ23は、DSPチップ22が発生する熱に関係なく安定した作動を行い、正常な機能を確保している。
【0063】
なお、積層型半導体装置20も、上述した形態に限定されるものではなく、種々の変形の適用が可能である。例えば、上述したスペーサ25の形状、位置及び熱伝導率、並びに、空気層26の寸法等は第1の実施の形態と同様にしているが、これらスペーサ25の形状等に対して第1の実施の形態における各種変形を適用することができ、パッケージ部材24の内部を外部に比べて低圧にする変形例も適用できる。
【0064】
また、熱伝導シート28は上述した形状以外にも、スペーサ25の貼り付け面積と基板21へ貼り付ける部分を有する形状のものを適用できる。図11(a)は一変形例の熱伝導シートを適用する場合であり、基板31に実装するDSPチップ32が、対向する一組の辺に電極32bを有すると共に、基板31も第2電極パッド31dに加えて電極32bに対応する箇所に第1電極パッド31cを有するとき、熱伝導シート38には、対向する電極32bの間隔と略同等の寸法の短辺を有する長方形のものを使用する。
【0065】
この場合、図11(b)に示すように、基板31に実装したDSPチップ32の電極32bの間に、熱伝導シート38の中央箇所38cを貼り付けると共に、両方の端部38eを下方に折り曲げて基板31に貼り付け、その後、電極32bと第1電極パッド31cを金ワイヤで接続し所要の回路を形成する。このような構成でもDSPチップ32で発生した熱を、熱伝導シート38を通じて基板31へ放熱できる。
【0066】
図12は、本発明の第3の実施の形態に係る積層型半導体装置40の概略正面図である。積層型半導体装置40は、基本的に第1の実施の形態の積層型半導体装置10と同様の構成であり、DSPチップ42に貫通電極48を設けたことを特徴としている。
【0067】
基板41は、第2の実施の形態の基板21と同様に、接続用電極41cをDSPチップ42の実装箇所に設けている。一方、DSPチップ42は、基板41の接続用電極41cと対応した位置に、CCDチップ43側となる上面42fから基板41側となる下面42dへ貫通する貫通電極48を設けている。貫通電極48は、DSPチップ42からの入出力信号、CCDチップ43の出力信号等を導通しており、図13に示すように、下面42d側の端部48aを下面42dより突出させると共に端部48aに金バンプを設けて突起電極部48bを形成し、上面42f側の端部48cは上面42fと同一高さにしている。なお、上述した以外のCCDチップ43、パッケージ部材44等は第1の実施の形態と同様の構成にしている。
【0068】
次に、第3の実施の形態に係る積層型半導体装置40の製造手順について説明する。
図14(a)(b)に示すように、基板41の接続用電極41cを含むDSPチップ42の実装箇所にエポキシを主成分とする熱硬化性接着剤49を塗布し、この状態でDSPチップ42を、突起電極部48bと接続用電極41cとの位置を合致させて基板41に載置する。この状態で突起電極部48b及び接続用電極41cを加熱し、熱硬化性接着剤49を硬化させることにより突起電極部48b及び接続用電極41cを導通接続させた状態でDSPチップ42を基板41に固着している。
【0069】
この後は、第1の実施の形態における図4(b)(c)と同様の手順であり、DSPチップ42の上面42fにシート状の断熱性合成接着剤であるスペーサ45を貼り付けてからCCDチップ43を積層固着し、CCDチップ43の電極43bと基板41の電極パッド41dを金ワイヤ47で接続してから、パッケージ部材44を基板41に取り付けて、図12に示す積層型半導体装置40を完成している。
【0070】
このように完成した積層型半導体装置40は、スペーサ45によりDSPチップ42とCCDチップ43との間に空隙である空気層46を形成しており、また、DSPチップ43は突起電極部48b及び接続用電極41cの接続により基板41と導通しているので、第2の実施の形態と同様に、第1の実施の形態に比べてDSPチップ42に対するワイヤボンディング工程を省略でき、製作工程の効率を高めている。
【0071】
さらに、積層型半導体装置40は、DSPチップ42で発生した熱を、貫通電極48、突起電極部48b及び接続用電極41cを通じて基板41へ放熱しており、CCDチップ43へ向かう熱量を削減している。特に、貫通電極48は、上方の端部48cをDSPチップ42の上面42fと同一の高さにしているので、DSPチップ42の上部で発生した熱も貫通電極48を通じて基板41へ放熱でき、熱の影響を受けやすいCCDチップ43に極力、熱が伝わらないようにしている。
【0072】
また、DSPチップ42からCCDチップ43へは空気層46が存在することで、CCDチップ43へ向かう熱を空気層46で遮断でき、CCDチップ43はDSPチップ42が発生する熱に関係なく安定した作動を行い、正常な機能を確保している。
【0073】
なお、積層型半導体装置40は、上述した形態に限定されるものではなく、種々の変形が可能である。例えば、上述したスペーサ45の形状、位置及び熱伝導率、並びに、空気層26の寸法等は第1の実施の形態と同様にしているが、これらスペーサ45の形状等に対して第1の実施の形態における各種変形を適用でき、パッケージ部材44の内部を外部に比べて低圧にする変形例も適用できる。
【0074】
また、DSPチップ42と基板41との接続回路が多く、突起電極部48b及び接続用電極41cの接続だけでは対応できない場合、DSPチップ42の上面42fに追加の電極を設けると共に基板41にDSPチップ42用の電極パッドを設け、金ワイヤで前記電極及び電極パッドを接続するようにしてもよい。
【0075】
さらに、図15の変形例の積層型半導体装置50に示すように、第2の実施の形態における熱伝導シートを組み合わせるようにしてもよい。即ち、積層型半導体装置50は、貫通電極58を設けたDSPチップ52の上面52fに、図8と同等の構成の熱伝導シート57を貼り付けると共に、熱伝導シート57の端部57eを基板51に取り付け、その他の構成は図12の積層型半導体装置40と同様にしている。
【0076】
この積層型半導体装置50は、貫通電極58及び熱伝導シート57を通じてDSPチップ52に生じた熱を基板51へ放熱するので、放熱能力を更に向上している。なお、積層型半導体装置50の熱伝導シート57も、図11(a)に示す形状、又は、他の形状のものを適用できる。
【0077】
図16は、本発明の第4の実施の形態に係る積層型半導体装置60の概略正面図である。積層型半導体装置60は、DSPチップ62とCCDチップ63との間に、断熱材として断熱シート66を介在させており、基板61、DSPチップ62、CCDチップ63、パッケージ部材64等は、第1の実施の形態と同等の構成のものを使用している。なお、この断熱シート66には、熱伝導率が0.078W/m・Kのシート(北川工業製:型番CEP−0.7)を用いており、CCDチップ63の外形寸法より一回り小さい寸法に形成している。
【0078】
積層型半導体装置60の製造手順は、図17(a)に示すように、基板61の実装面61aの実装箇所に熱伝導率が30〜60W/m・Kの高熱伝導銀ペーストからなる熱伝導性接着剤69でDSPチップ62を固着し、このDSPチップ62の上面62fに、断熱シート66を接着剤で貼り付けている。次に、図17(b)に示すように、断熱シート66の上面に接着剤でCCDチップ63を積層固定している。
【0079】
この後は、第1の実施の形態と同様であり、DSPチップ62の電極62bと基板61の第1電極パッド61cとを金ワイヤ67で接続すると共に、CCDチップ63の電極63bと基板61の第2電極パッド61dを金ワイヤ67で接続し、最後にパッケージ部材64を基板61に取り付けて、図16に示す積層型半導体装置60を完成している。
【0080】
このように完成した積層型半導体装置60は、DSPチップ62で発生した熱を断熱シート66で遮断するので、CCDチップ63は熱の影響を受けることなく安定した作動を継続する。なお、積層型半導体装置60は、上述した形態に限定されるものではなく、第1の実施の形態の変形と同様に、パッケージ部材64の内部を外部に比べて低圧にすることが適用でき、また、以下のような種々の変形も適用できる。
【0081】
例えば、断熱シート66は、熱伝導率が0.17W/m・K以下のものを使用するようにしてもよい。このような熱伝導率であれば、エポキシ系の接着剤で各チップを接続した従来の場合に比べて断熱の効率を向上できる。また、CCDチップ63の安定した作動を確保するためには、熱伝導率が0.1W/m・K以下のシートを使用することが好ましく、より確実に断熱するためには熱伝導率が0.08W/m・K以下のシートを使用するのが好適である。
【0082】
また、図18の変形例の積層型半導体装置70に示すように、第2の実施の形態における熱伝導シートも組み合わせてもよい。積層型半導体装置70では、熱伝導シート78に、図8と同形状のものを使用しており、この熱伝導シート78を基板71に実装されたDSPチップ72の上面に貼り付けると共に、熱伝導シート78の端部78eを基板71に取り付け、さらに、熱伝導シート78の上面に断熱材76を貼り付けてCCDチップ73を積層固着している。
【0083】
この積層型半導体装置70では、DSPチップ72で発生した熱が熱伝導シート78を通じて基板71へ放熱されると共に、CCDチップ73に対しては断熱シート76で断熱しているため、CCDチップ73への熱の影響をさらに低減している。なお、積層型半導体装置70でも、断熱シート76には、上述した種々の形状のものを適用できる。
【0084】
さらに、図19の別の変形例の積層型半導体装置80に示すように、第3の実施の形態における貫通電極を組み合わせてもよい。即ち、積層型半導体装置80は、第3の実施も形態と同様に、貫通電極88を有するDSPチップ82を基板81に実装した後、断熱シート86を貼り付けて、CCDチップ83を積層している。この積層型半導体装置80でも、DSPチップ82で発生した熱が貫通電極88を通じて基板81へ放熱されると共に、CCDチップ83に対しては断熱シート86により断熱し、CCDチップ83への熱の影響を低減している。
【0085】
さらに、また、図20の他の変形例の積層型半導体装置90に示すように、第2の実施の形態における熱伝導シート及び第3の実施の形態における貫通電極を夫々組み合わせるようにしてもよい。即ち、積層型半導体装置90は、貫通電極98を有するDSPチップ92を基板91に実装すると共に、熱伝導シート97をDSPチップ92の上面に貼り付け、さらに、この熱伝導シート97の上面に貼り付けた断熱シート96の上にCCDチップ93を積層固定している。
【0086】
この積層型半導体装置90は、貫通電極98及び熱伝導シート97を通じてDSPチップ92で発生した熱を基板91へ放熱し、放熱能力を一段と向上しており、また、断熱シート96によりCCDチップ93への熱が伝わるのを防止し、CCDチップ93の安定した作動環境を確保している。
【0087】
図21は、本発明の第5の実施の形態に係る積層型半導体装置100の全体的な概略を示している。積層型半導体装置100は、図12の貫通電極48を備える第3の実施の形態の積層型半導体装置40を基本構成にして、DSPチップ102を貫通するダミー電極109を基板101の実装面101aに設けたダミー電極部101gに接触させていることを主な特徴にしている。なお、図21は、図22におけるA−A線の位置におけるダミー電極部101g等の断面の概略を示している。
【0088】
DSPチップ102のダミー電極109は放熱用の伝熱材に相当し、貫通電極108と同様に、DSPチップ102に積層されたCCDチップ103側から基板101側へ貫通している。また、ダミー電極109は、形状も図13の貫通電極48と同形状にしており、基板101側の端部はDSPチップ102より突出させて半球状の突起接続部109bを形成すると共に、CCDチップ103側の端部はDSPチップ102の上面と同一高さにしている。なお、ダミー電極109は、放熱及び伝熱を目的とするものでDSPチップ102と電気的に接続せずにフローティング状態にしている。
【0089】
また、基板101は、実装面101aに基板電極に相当する複数の接続用電極101cを設けると共に、図22に示すように、DSPチップ102の実装範囲で接続用電極101cを設けた箇所以外のほぼ全域にダミー電極部101gを設けている。
【0090】
ダミー電極部101gは伝熱性を確保した放熱部に相当する板部材であり、略矩形から各接続用電極101cの設けられた箇所を切り欠いた形状にしている。よって、ダミー電極部101gは複数の接続用電極101cの合計面積より、格段に大きい表面積を確保して良好な放熱性を発揮するようにしている。なお、ダミー電極部101gも放熱及び伝熱を目的とするもので、基板101と電気的に関係していない。また、ダミー電極部101gの周囲には、CCDチップ103用の電極パッド101dを配置している。
【0091】
一方、基板101の実装面101aの反対側の裏面101bには、外部電極に相当する外部への取出電極101eに加えて、外部放熱部であるダミー取出電極101hを設けている。
【0092】
取出電極101eは、実装面101a側の接続用電極101cと、基板101を貫通する第1スルーホール101fの内部に設けられた導電性の金属材料の導電部材110で接続されている。このような構成にすることで、外部の回路を取出電極101eに接続して容易に基板101及びDSPチップ102の回路と接続可能にすると共に、DSPチップ102で発生した熱を貫通電極108、接続用電極101c、導電部材110及び取出電極101eを通じてスムーズに放熱できるようにしている。なお、本実施形態の導電部材110は、第1スルーホール101fに挿通されているが、半田状の導電材料を第1スルーホール101fに溶融させた状態で流し込んで導電部材110を形成するようにしてもよい。
【0093】
また、ダミー取出電極101hは、取出電極101eと同様に、実装面101a側のダミー電極部101gと、基板101を貫通する第2スルーホール101iの内部に設けられた伝熱性の熱伝導部材111で接続されている。よって、ダミー電極部101gから伝えられたダミー電極部101gの熱は、第2スルーホール101iを通じてダミー取出電極101hから外部へ放熱されるようにしている。なお、熱伝導部材111は第1スルーホール101f内の導電部材110と同様に形成されている。また、積層型半導体装置100は、上述した箇所以外は第3の実施の形態の積層型半導体装置40と同様の構成にしている。
【0094】
次に、第5の実施の形態に係る積層型半導体装置100の製造手順について説明する。
図23(a)(b)に示すように、先ず、基板101の実装面101aのDSPチップ102の実装箇所に熱硬化性接着剤112を塗布してから、DSPチップ102を、貫通電極108及びダミー電極109が接続用電極101c及びダミー電極部101gの位置に夫々一致するように載置して、貫通電極108を接続用電極101cに接続すると共に、ダミー電極109をダミー電極部101gに接触させる。次に、熱硬化性接着剤112を加熱により硬化させて、DSPチップ102を基板101に固着する。
【0095】
この後は、図21に示すスペーサ105でDSPチップ102にCCDチップ103を積層固定して空気層106を形成し、CCDチップ103の電極103bと基板101の電極パッド101dに金ワイヤ107を接続してから、パッケージ部材104を基板101に取り付けることで積層型半導体装置100を完成している。
【0096】
完成した積層型半導体装置100は、製作に関して第3実施形態に係る積層型半導体装置40と同様の効率を確保し、放熱性に関しては、第3実施形態に係る積層型半導体装置40の放熱機能に加えて、ダミー電極109及び導電部材110等による放熱機能を具備することで、一段と向上した放熱性能を発揮する。
【0097】
即ち、DSPチップ102で発生した熱は、ダミー電極109から大面積のダミー電極部101gに伝えられ、熱伝導部材111を通じてダミー取出電極101hより外部へ放出されると共に、貫通電極108より接続用電極101c及び導電部材110を通じて取出電極101eからも外部へ放出されるため、放熱性が向上している。また、ダミー電極109のCCDチップ103側の端部も、貫通電極108と同様にDSPチップ102の上面と同一高さなので、ダミー電極109に伝わった熱が上端からCCDチップ103へ伝わりにくくしている。
【0098】
なお、積層型半導体装置100は、上述した形態以外にも種々の変形が可能であり、例えば、放熱性を更に高めたい場合等は、ダミー電極部101gをDSPチップ102の実装箇所より大きくしてもよく、放熱性に余裕が有る場合等は、図22に示す面積より小さくしてもよい。また、CCDチップ103にも貫通電極を用いてDSPチップ102と電気的に接続することで、電極パッド101d及び金ワイヤ107による接続を廃止するようにしてもよい。
【0099】
さらに、DSPチップ102と基板101との導通を第1の実施の形態の積層型半導体装置10のように金属ワイヤ及び電極パッド等で行う場合は、貫通電極108及び接続用電極101c等は省略してもよい。さらに、また、貫通電極108、接続用電極101c、導電部材110及び取出電極101eで充分な放熱性を確保できる場合は、ダミー電極109、ダミー電極部101g、熱伝導部材111及びダミー取出電極101hは省略してもよい。
【0100】
また、積層型半導体装置100は、スペーサ105の形状等に関して第1の実施の形態における各種変形例も適用でき、パッケージ部材104の内部を外部に比べて低圧にする変形例も適用可能であり、第2の実施の形態における熱伝導シートを用いる変形例、及び、スペーサ105の代わりに第4の実施の形態における断熱シート等を用いる変形も適用できる。
【0101】
【発明の効果】
以上に詳述した如く、本発明にあっては、第1半導体素子と第2半導体素子との間にスペーサを設けることで、第1半導体素子と第2半導体素子との接触面積を低減すると共に、熱伝導率が低い空気層を形成するので、第1半導体素子から第2半導体素子への伝熱を抑制し、第2半導体素子を熱の影響から保護できる。
本発明にあっては、第2半導体素子の周囲に複数のスペーサを設けることで、安定して各素子を積層できると共に、充分な容積の空気層を確保して確実に熱の伝達を抑制できる。
【0102】
本発明にあっては、各スペーサを間隔を隔てて設けているので、空気層を開放空間にでき、充分な量の空気で第1半導体素子からの熱を遮断できる。
本発明にあっては、第2半導体素子の電極に対応してスペーサの位置を決めているので、ワイヤボンディングの加圧をスペーサで受け止めて、安定したワイヤボンディング工程を確保できる。
【0103】
本発明にあっては、シート状の断熱性合成接着剤をスペーサとして使用することで、積層工程を効率的に行うことができる。
本発明にあっては、断熱性合成接着剤の熱伝導率を0.17W/m・K以下にしているので、確実に熱の伝達を抑制できる。
本発明にあっては、空隙の寸法を10μm以上300μm以下にしているので、半導体パッケージの小型化及び断熱性の確保を両立できる。
【0104】
本発明にあっては、基板に接触してある熱伝導体を設けているので、この熱伝導体を通じて第1半導体素子の熱を基板へ放熱でき、第2半導体素子に対する熱の影響を軽減できる。
本発明にあっては、断熱材を設けることで、第2半導体素子への伝熱を阻止でき、断熱材の熱伝導率を0.17W/m・K以下にすることで、安定した断熱を維持できる。
【0105】
本発明にあっては、熱の影響を受けやすいアナログ素子、又は、アナログ素子である固体撮像素子を第2半導体素子に用いても、確実に第1半導体素子の熱の影響を抑制するので、第2半導体素子の安定した作動を確保できる。
本発明にあっては、貫通電極を備える第1半導体素子が用いることで、第1半導体素子の熱を基板へ放熱でき、第2半導体素子を熱から保護できる。
本発明にあっては、第1半導体素子に基板と接触する伝熱材を設けることで、第1半導体素子で発生した熱をスムーズに基板へ伝えることができる。
本発明にあっては、第1半導体素子及び第2半導体素子を被う包囲部材の内部を低圧にすることで、内部の熱伝導率を低減して、第2半導体素子の熱による影響を削減できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る積層型半導体装置の概略正面図である。
【図2】第1半導体素子(DSPチップ)の平面図である。
【図3】第2半導体素子(CCDチップ)の平面図である。
【図4】(a)(b)(c)は、第1の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図5】(a)は第1半導体素子に対するスペーサの貼り付け位置を示す平面図であり、(b)は第1半導体素子に第2半導体素子を積層した状態の平面図である。
【図6】(a)(b)は、スペーサの貼り付け位置の変形例を示す第1半導体素子に第2半導体素子を積層した状態の平面図である。
【図7】本発明の第2の実施の形態に係る積層型半導体装置の概略正面図である。
【図8】熱伝導シートの平面図である。
【図9】(a)(b)(c)は、第2の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図10】熱伝導シートを、基板に実装した第1半導体素子に貼り付けた状態を示す平面図である。
【図11】(a)(b)は、変形例の熱伝導シートの貼り付けを示す平面図である。
【図12】本発明の第3の実施の形態に係る積層型半導体装置の概略正面図である。
【図13】第3の実施の形態に係る第1半導体素子の要部拡大図である。
【図14】(a)(b)は、第3の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図15】第3の実施の形態の変形例に係る積層型半導体装置の概略正面図である。
【図16】本発明の第4の実施の形態に係る積層型半導体装置の概略正面図である。
【図17】(a)(b)は、第4の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図18】第4の実施の形態の変形例に係る積層型半導体装置の概略正面図である。
【図19】第4の実施の形態の他の変形例に係る積層型半導体装置の概略正面図である。
【図20】第4の実施の形態の他の変形例に係る積層型半導体装置の概略正面図である。
【図21】第5の実施の形態に係る積層型半導体装置の概略正面図である。
【図22】第5の実施の形態に係る基板の平面図である。
【図23】(a)(b)は、第5の実施の形態に係る積層型半導体装置の製造手順を示す概略図である。
【図24】従来の積層型半導体装置の概略図である。
【図25】他の従来の積層型半導体装置の概略正面図である。
【符号の説明】
10 積層型半導体装置
11 基板
12 DSPチップ
13 CCDチップ
14 パッケージ部材
15 スペーサ(断熱性合成接着剤)
16 空気層
17 金ワイヤ
19 熱伝導性接着剤
28 熱伝導シート
48 貫通電極
66 断熱シート
101c 接続用電極
101e 取出電極
101g ダミー電極部
101h ダミー取出電極
109 ダミー電極
110 導電部材
111 熱伝導部材
Claims (12)
- 基板に実装した、DSPチップである第1半導体素子と、該第1半導体素子に積層した、CCDチップである第2半導体素子とを備える積層型半導体装置において、
前記第1半導体素子の上面の縁辺部の内方に、所定間隔を隔てて複数設けられ、前記第1半導体素子と第2半導体素子との間に空隙を形成するスペーサと、
前記第2半導体素子と対向する部分にレンズを有した状態で、前記第1半導体素子及び前記第2半導体素子を包囲し、前記基板に密着状態で取り付けてある包囲部材と
を備えることを特徴とする積層型半導体装置。 - 前記第2半導体素子は、
前記第1半導体素子と反対側の面に設けてある電極を備え、
前記スペーサは、前記電極と対応する位置に設けてある請求項1に記載の積層型半導体装置。 - 前記スペーサは、シート状の断熱性合成接着剤である請求項1又は請求項2に記載の積層型半導体装置。
- 前記断熱性合成接着剤は、熱伝導率が0.17W/m・K以下である請求項3に記載の積層型半導体装置。
- 前記空隙の寸法は、10μm以上300μm以下である請求項1乃至請求項4のいずれかに記載の積層型半導体装置。
- 前記スペーサと前記第1半導体素子の間に設けてある熱伝導体を更に備え、
前記熱伝導体は、一部が前記基板に接触してある請求項1乃至請求項5のいずれかに記載の積層型半導体装置。 - 前記第1半導体素子は、
前記第2半導体素子側から前記基板側へ貫通する貫通電極を備え、
前記貫通電極は、前記基板側の一端を前記基板に接続してある請求項1乃至請求項6のいずれかに記載の積層型半導体装置。 - 前記基板は、
前記貫通電極が接続する箇所に設けてある基板電極と、
前記第1半導体素子が実装してある面の反対側の面に設けてある外部電極と、
該外部電極及び前記基板電極を接続する導電部材と
を備える請求項7に記載の積層型半導体装置。 - 前記第1半導体素子は、
前記第2半導体素子側から前記基板側へ貫通する伝熱材を備え、
前記伝熱材は、前記基板側の一端を前記基板に接触してある請求項1乃至請求項8のいずれかに記載の積層型半導体装置。 - 前記基板は、
前記伝熱材が接触する箇所に設けてある放熱部を備える請求項9に記載の積層型半導体装置。 - 前記基板は更に、
前記第1半導体素子が実装してある面の反対側の面に設けてある外部放熱部と、
該外部放熱部及び前記放熱部を接続する熱伝導部材と
を備える請求項10に記載の積層型半導体装置。 - 前記包囲部材の内部は、外部に比べて低圧にしてある請求項1乃至請求項11のいずれかに記載の積層型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002197977A JP4036694B2 (ja) | 2002-03-28 | 2002-07-05 | 積層型半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002092027 | 2002-03-28 | ||
JP2002197977A JP4036694B2 (ja) | 2002-03-28 | 2002-07-05 | 積層型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004006564A JP2004006564A (ja) | 2004-01-08 |
JP4036694B2 true JP4036694B2 (ja) | 2008-01-23 |
Family
ID=30446250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002197977A Expired - Fee Related JP4036694B2 (ja) | 2002-03-28 | 2002-07-05 | 積層型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4036694B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3688249B2 (ja) | 2002-04-05 | 2005-08-24 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
TWI296154B (en) | 2004-01-27 | 2008-04-21 | Casio Computer Co Ltd | Optical sensor module |
JP4164874B2 (ja) * | 2004-05-31 | 2008-10-15 | サンケン電気株式会社 | 半導体装置 |
JP4135101B2 (ja) * | 2004-06-18 | 2008-08-20 | サンケン電気株式会社 | 半導体装置 |
JP2006060178A (ja) * | 2004-08-24 | 2006-03-02 | Dainippon Printing Co Ltd | センサーパッケージ |
JP4748648B2 (ja) * | 2005-03-31 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2006294905A (ja) * | 2005-04-12 | 2006-10-26 | Sony Corp | 半導体装置及び半導体素子 |
JP4745016B2 (ja) * | 2005-10-21 | 2011-08-10 | 京セラ株式会社 | カメラモジュール |
JP4703424B2 (ja) * | 2006-02-10 | 2011-06-15 | 大日本印刷株式会社 | 複合センサーパッケージ |
KR100809701B1 (ko) | 2006-09-05 | 2008-03-06 | 삼성전자주식회사 | 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지 |
JP2008193358A (ja) * | 2007-02-02 | 2008-08-21 | Olympus Imaging Corp | 撮像素子ユニット |
JP4543339B2 (ja) | 2007-12-14 | 2010-09-15 | ソニー株式会社 | 撮像装置 |
DE102010021819B4 (de) | 2010-05-28 | 2018-10-18 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Detektor-Modul und höchstauflösender Satellit |
JP2012009547A (ja) * | 2010-06-23 | 2012-01-12 | Sony Corp | 固体撮像装置、電子機器 |
US9418971B2 (en) * | 2012-11-08 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure including a thermal isolation material and method of forming the same |
JP2014138119A (ja) | 2013-01-17 | 2014-07-28 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP6244662B2 (ja) * | 2013-05-27 | 2017-12-13 | 株式会社ニコン | 撮像装置及びカメラ |
EP2881995B1 (en) * | 2013-12-09 | 2020-07-15 | Oxford Instruments Technologies Oy | Semiconductor radiation detector with large active area, and method for its manufacture |
JP2015115522A (ja) | 2013-12-13 | 2015-06-22 | ソニー株式会社 | 固体撮像装置および製造方法、並びに電子機器 |
JP6438225B2 (ja) * | 2014-07-24 | 2018-12-12 | 株式会社ジェイデバイス | 半導体パッケージ |
CN110036565A (zh) * | 2016-12-08 | 2019-07-19 | 株式会社村田制作所 | 复合部件及其安装构造 |
JP7132073B2 (ja) * | 2018-10-09 | 2022-09-06 | Nttエレクトロニクス株式会社 | 光デバイス |
US11239397B2 (en) * | 2019-12-11 | 2022-02-01 | Mikro Mesa Technology Co., Ltd. | Breathable and waterproof micro light emitting diode display |
WO2021152658A1 (ja) | 2020-01-27 | 2021-08-05 | オリンパス株式会社 | 撮像装置、および、内視鏡 |
JP2023084601A (ja) * | 2021-12-07 | 2023-06-19 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及び電子機器 |
-
2002
- 2002-07-05 JP JP2002197977A patent/JP4036694B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004006564A (ja) | 2004-01-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4036694B2 (ja) | 積層型半導体装置 | |
TW494511B (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic equipment | |
JP6732932B2 (ja) | 撮像素子実装用基体、撮像装置および撮像モジュール | |
JP4454181B2 (ja) | 半導体装置 | |
JP2008141140A (ja) | 半導体装置 | |
JP2000294723A (ja) | 積層型半導体装置およびその製造方法 | |
JP2007242813A (ja) | 半導体装置及びその製造方法 | |
JP2004071977A (ja) | 半導体装置 | |
JP2001085603A (ja) | 半導体装置 | |
JP2005347442A (ja) | 半導体装置 | |
JP2003086726A (ja) | 高電力モノリシックマイクロ波集積回路パッケージ | |
JPWO2014188632A1 (ja) | 放熱構造を有する半導体装置および半導体装置の積層体 | |
JP2008085002A (ja) | 半導体装置およびその製造方法 | |
JP2006120996A (ja) | 回路モジュール | |
TW200529387A (en) | Chip package structure | |
JP2001267475A (ja) | 半導体装置の実装構造およびその実装方法 | |
CN115312488A (zh) | 半导体封装、半导体封装制造方法及适用于其的金属桥 | |
US20050087864A1 (en) | Cavity-down semiconductor package with heat spreader | |
JP2004140134A (ja) | ハイブリッド半導体装置 | |
US20150097279A1 (en) | Semiconductor device and method for manufacturing the same | |
JPH03266456A (ja) | 半導体チップ用放熱部材及び半導体パッケージ | |
JP7516883B2 (ja) | 半導体装置、半導体モジュールおよび半導体装置の製造方法 | |
JP2009158825A (ja) | 半導体装置 | |
JP2005057125A (ja) | 半導体装置 | |
JPH11251497A (ja) | 電子回路モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071030 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |