JP2005347442A

JP2005347442A - 半導体装置

Info

Publication number: JP2005347442A
Application number: JP2004164091A
Authority: JP
Inventors: Kojiro Kameyama; 工次郎亀山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-06-02
Filing date: 2004-06-02
Publication date: 2005-12-15

Abstract

【課題】複数の半導体チップが積層されて成る半導体装置の厚さを極力薄く抑えると共に、上層の半導体チップに電子デバイスを形成する際の自由度を向上させる。
【解決手段】
本発明の半導体装置は、リードフレーム３０Ａ上に載置された第１の半導体チップ１０Ａとその上に載置された第２の半導体チップ２０Ａと、を具備し、以下の特徴を有する。即ち、第２の半導体チップ２０Ａの不図示の第２の電子デバイスは、その第２の貫通電極２４、第１の半導体チップ１０Ａの配線層１５及び第１の貫通電極１４を介して、リード端子３１と電気的に接続されている。これにより、第２の半導体チップ２０Ａからリードフレーム３０Ａに至って、第１の半導体チップ１０Ａの不図示の第１の電子デバイスから電気的に独立した導通路（即ち信号線）が形成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが積層されて成るパッケージ型の半導体装置に関するものである。

従来より、複数の半導体チップが積層されて成るパッケージ型の半導体装置が知られている。次に、複数の半導体チップが積層されて成る従来例に係る半導体装置について、図面を参照して説明する。図６は、複数の半導体チップが積層されて成る従来例に係る半導体装置の断面図である。

図６に示すように、外部接続媒体であるリードフレーム７０のアイランド部７０ｉｎｄ上に、第１の半導体チップ５０が、その裏面をアイランド部７０ｉｎｄに対向させるようにして載置されている。第１の半導体チップ５０の表面には、不図示の電子デバイスが形成されている。また、当該表面には、上記不図示の電子デバイスから延びるパッド電極５１が形成されている。また、パッド電極５１とリードフレーム７０のリード端子７１とは、ボンディングワイヤ７２を介して接続されている。

第１の半導体チップ５０上には、第２の半導体チップ６０が、その裏面を第１の半導体チップの表面と対向させるようにして載置されている。第１の半導体チップと第２の半導体チップとは、接着剤６９を介して積層されている。パッド電極６１とリードフレーム７０のリード端子７１とは、ボンディングワイヤ７２を介して接続されている。

さらに、第１の半導体チップ５０、第２の半導体チップ６０、及びボンディングワイヤ７２上には、それらを覆うようにして、例えばエポキシ樹脂等から成る封止材８０が形成されている。

なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
特許第３２０３２００号公報

しかしながら、上述した半導体装置では、パッド電極５１，６１とリード端子７１とを接続するボンディングワイヤ７２の形成領域を確保するために、半導体装置の外形寸法が高さの方向及び水平方向に大きくなるという問題が生じていた。特に、ボンディングワイヤ７２を用いた配線には所定の高さを必要とすることから、半導体装置の厚さを薄く抑えることが困難となっていた。

また、図示しないが、平面方向の寸法が同一である半導体チップを積層する場合、上層の半導体チップと下層の半導体チップとの間に、ボンディングワイヤの配線に必要な空間を設ける必要があった。そこで、上記空間を設けるため、上層の半導体チップと下層の半導体チップとの間に、上記半導体チップよりも平面方向の寸法が小さく、かつ所定の厚さを有した保持体を形成していた。この保持体の形成により、半導体装置の厚さを薄く抑えることが困難となっていた。

また、半導体装置の外部と第２の半導体チップ６０の表面との間には、ボンディングワイヤ７２及び封止材８０が存在するため、第２の半導体チップ６０の表面に例えば受光素子等のセンサデバイスを形成することが困難となっていた。

そこで本発明は、複数の半導体チップが積層されて成る半導体装置の厚さを極力薄く抑えると共に、上層の半導体チップに電子デバイスを形成する際の自由度を向上させるものである。

本発明は、上述した課題に鑑みて為されたものであり、外部接続媒体と、外部接続媒体上に載置された第１の半導体チップと、第１の半導体チップ上に載置された第２の半導体チップと、を具備する半導体装置であって、以下の特徴を有するものである。

即ち、外部接続媒体は、第１の半導体チップ下に伸びるようにして形成された接続部を有し、第１の半導体チップは、当該表面に形成された第１の電子デバイスと、当該第１の半導体チップを貫通する少なくとも１つのビアホールと、ビアホールに形成されて接続部と電気的に接続された第１の貫通電極と、当該第１の半導体チップの裏面に形成されて第１の貫通電極と電気的に接続された配線層と、を有し、配線層が第２の半導体チップと電気的に接続されることにより、第２の半導体チップから外部接続媒体に至って、前記第１の半導体チップの前記第１の電子デバイスから電気的に独立した導通路が形成されていることを特徴とする。

もしくは、本発明の半導体装置は、以下の特徴を有する。即ち、外部接続媒体は、第１の半導体チップ下に伸びるようにして形成された接続部を有し、第１の半導体チップは、当該表面に形成された第１の電子デバイスと、当該第１の半導体チップの裏面に形成された配線層と、を有し、配線層がボンディングワイヤを介して接続部と電気的に接続されることにより、第２の半導体チップから外部接続媒体に至って、前記第１の半導体チップの前記第１の電子デバイスから電気的に独立した導通路が形成されていることを特徴とする。

また、本発明の半導体装置は、上記構成において、第２の半導体チップは、当該裏面が第１の半導体チップの裏面と対向するようにして当該第１の半導体チップ上に載置されており、第２の半導体チップは、当該表面に形成された第２の電子デバイスと、当該表面に形成されたパッド電極と、第２の電子デバイス及びパッド電極とを覆う支持体と、パッド電極から当該第２の半導体チップの裏面に至るまで当該第２の半導体チップを貫通するビアホールと、当該ビアホールに形成されて第１の半導体チップの配線層と電気的に接続された第２の貫通電極と、を有することを特徴とする。ここで、支持体は、第２の半導体チップの表面から離間されていてもよい。

もしくは、本発明の半導体装置は、上記構成において、第２の半導体チップは、当該表面が第１の半導体チップの裏面と対向するようにして当該第１の半導体チップ上に載置されており、第２の半導体チップは、当該表面に形成された第２の電子デバイスと、当該表面に形成されて第１の半導体チップの前記配線層と電気的に接続されたパッド電極と、を有することを特徴とする。

また、本発明の半導体装置は、上記構成において、第１の半導体チップ及び第２の半導体チップの少なくとも一部を覆うようにして、封止材が形成されていることを特徴とする。

本発明によれば、複数の半導体チップが積層されて成るパッケージ型の半導体装置において、上層の半導体チップ（第２の半導体チップ）から外部接続媒体に至って、下層の半導体チップ（第１の半導体チップ）の電子デバイス（第１の電子デバイス）と電気的に独立した導通路を形成することが可能となる。これにより、当該パッケージ型の半導体装置の厚さを極力薄く抑えることが可能となる。

また、上層の半導体チップの表面と半導体装置の外部との間に、ボンディングワイヤ及び封止材が存在しないため、上層の半導体チップに、受光素子もしくは発光素子を形成することが可能となる。即ち、上層の半導体チップに電子デバイスを形成する際の自由度を向上させることが可能となる。

次に、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。図１は第１の実施形態に係る半導体装置の断面図である。

図１に示すように、外部接続媒体であるリードフレーム３０Ａ上に、第１の半導体チップ１０Ａが形成されている。リードフレーム３０Ａは、接続部であるリード端子３１，３１ｓから構成されている。リード端子３１，３１ｓは、第１の半導体チップ１０Ａの直下に延びるようにして形成されている。

第１の半導体チップ１０Ａは、その表面がリードフレーム３０Ａに対向するようにして載置されている。ここで、第１の半導体チップ１０Ａの表面には、不図示の第１の電子デバイスが形成されている。この第１の電子デバイスは、例えばＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）のような信号処理回路、論理回路、ドライバ回路もしくは集積回路等であってもよい。また、第１の半導体チップ１０Ａの表面には、不図示の第１の電子デバイスから延びるパッド電極１１が形成されている。パッド電極１１は例えばＡｌ（アルミニウム）から成る。パッド電極１１は、リードフレーム３０Ａのリード端子のうち、不図示の第１の電子デバイスに対する専用のリード端子３１ｓと電気的に接続されている。パッド電極１１と第１の電子デバイスに対する専用のリード端子３１ｓとは、例えば導電端子１６を介して接続されてもよい。

また、第１の半導体チップ１０Ａには、当該第１の半導体チップ１０Ａを貫通する少なくとも１つのビアホール１３が形成されている。ビアホール１３の側壁には、例えばシリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）から成る不図示の酸化膜が形成されている。このビアホール１３には、リードフレーム３０Ａのリード端子３１と電気的に接続された第１の貫通電極１４が形成されている。リード端子３１と第１の貫通電極１４とは、例えばハンダから成る導電端子１６を介して接続されてもよい。一方、第１の半導体チップ１０Ａの裏面には、第１の貫通電極１４と電気的に接続された配線層１５が形成されている。配線層１５は、例えばＣｕ（銅）から成るが、その他の金属から成るものであってもよい。配線層１５と第１の半導体チップ１０Ａとの間には、例えばシリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）から成る不図示の酸化膜が形成されている。

第１の半導体チップ１０Ａ上には、第２の半導体チップ２０Ａが載置されている。ここで、第２の半導体チップ２０Ａは、当該裏面が第１の半導体チップ１０Ａの裏面と対向するようにして載置されている。第２の半導体チップ２０Ａの表面には、第２の電子デバイスが形成されている。本実施形態では、不図示の第２の電子デバイスは、例えばＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）や赤外線センサ等の受光素子であるとする。もしくは、不図示の第２の電子デバイスは、発光素子であってもよい。もしくは、不図示の第２の電子デバイスは受光素子や発光素子に限定されず、その他の電子デバイスであってもよい。

また、当該表面には、不図示の第２の電子デバイスから延びるパッド電極２６が形成されている。また、第２の半導体チップ２０Ａの表面には、不図示の第２の電子デバイス及びパッド電極２６とを覆うようして、支持体２２が形成されている。支持体２２は、不図示の樹脂層を介して第２の半導体チップ２０Ａの表面に形成される。この支持体２２は、第１の半導体チップ１０Ａを支持すると共に、第１の半導体チップ１０Ａを保護する機能を有する。

ここで、第２の半導体チップ２０Ａの表面に形成された不図示の第２の電子デバイスがＣＣＤ等の受光素子や発光素子である場合には、半導体装置の外部からの光を第２の半導体チップ２０Ａの表面に形成された不図示の第２の電子デバイスで受光もしくは発光する必要がある。そこで、支持体２２としては、ガラス基板のような透明もしくは半透明の性状を有するものを用いる必要がある。ただし、不図示の第２の電子デバイスが受光素子や発光素子でない場合には、ガラス基板に限らず、不透明基板を用いてもよい。例えば、金属や有機物から成る基板状のもの、もしくはテープ状のものを用いてもよい。

図１では、支持体２２は、不図示の第２の電子デバイスを含む第２の半導体チップ２０Ａの表面に接するようにして形成されているが、本発明はこれに限定されない。即ち、支持体２２は、第２の半導体チップ２０Ａの表面と離間するようにして形成されていてもよい。例えば、図２に示す本実施形態に係る半導体装置の断面図のように、支持体２２と第２の半導体チップ２０Ｂの表面との間に空間２２ｃａｖが形成されていてもよい。この空間２２ｃａｖは、例えば真空状態もしくは不活性ガスが充填された状態となるように形成されてもよい。

なお、図１に示すように、支持体２２と第２の半導体チップ２０Ａの表面との間に空間が形成されない場合、不図示の電子デバイスの動作時に生じる熱が第２の半導体チップ２０Ａの表面に蓄積され易くなる。これにより、上記熱により不図示の樹脂層（支持体２２と不図示の電子デバイスとの間に形成されている）が変質する場合がある。従って、不図示の電子デバイスがＣＣＤのような受光素子である場合、撮像の際の画像が劣化する場合がある。

これに対し、図２に示すように、支持体２２と第２の半導体チップ２０Ｂの表面との間に空間２２ｃａｖが形成された場合、不図示の電子デバイスの動作時に生じる熱が第２の半導体チップ２０Ｂの表面に蓄積されにくくなる。即ち、上記熱の放熱性が向上する。また、支持体２２と不図示の電子デバイスとの間に樹脂層が形成されていない。従って、上記熱よる不図示の電子デバイスの動作への悪影響を極力抑止することができる。例えば、不図示の電子デバイスがＣＣＤのような受光素子である場合、上記熱の影響が極力低く抑えられるため、撮像の際の画像の劣化が極力低く抑えられる。

また、図１に示すように、第２の半導体チップ２０Ａには、第２の半導体チップ２０Ａの裏面からパッド電極２６に至るまで当該第２の半導体チップ２０Ａを貫通するビアホール２３が形成されている。ビアホール２３の側壁には、例えばシリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）から成る不図示の酸化膜が形成されている。このビアホール２３には、第１の半導体チップ１０Ａの裏面に形成された配線層１５と電気的に接続された第２の貫通電極２４が形成されている。

第１の半導体チップ１０Ａの配線層１５と、第２の半導体チップ２０Ａの第２の貫通電極２４とは、例えばハンダから成る導電端子２６を介して接続されてもよい。また、第２の半導体チップ２０Ａの裏面に、第２の貫通電極２４と接続する配線層２５を形成し、この配線層２５と第１の半導体チップの配線層１５とを、例えば導電端子２６を介して接続してもよい。配線層２５は、例えばＣｕ（銅）から成るが、その他の金属から成るものであってもよい。この場合、配線層２５と第２の半導体チップ２０Ａとの間には、例えばシリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）から成る不図示の酸化膜が形成されている。

即ち、上記構成によれば、第２の半導体チップ２０Ａの不図示の第２の電子デバイスは、第２の貫通電極２４、第１の半導体チップ１０Ａの配線層１５、及び第１の半導体チップ１０Ａの第１の貫通電極を介して、リード端子３１と電気的に接続されている。これにより、第２の半導体チップ２０Ａからリードフレーム３０Ａに至って、第１の半導体チップ１０Ａの第１の電子デバイスから電気的に独立した導通路（即ち信号線）が形成されている。ここで、上記導通路は、第２の半導体チップ２０Ａの表面上に、従来例にみられたボンディングワイヤ７２を存在させることなく形成されている。

さらに、第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ａを含むリードフレーム３０Ａ上に、第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ａを覆うようにして、封止材４０が形成されている。即ち、この封止材４０により、リードフレーム３０Ａ上において第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ａがパッケージ化されている。この封止材４０は、例えばエポキシ樹脂から成るが、封止材として機能するものであれば、その他の材料から成るものであってもよい。ここで、封止材４０は、第２の半導体チップ２０Ａの表面に形成された支持体２２の表面を露出するようにして形成されていることが好ましい。

上述したように、本実施形態では、複数の半導体チップが積層されて成るパッケージ型の半導体装置において、従来例にみられたボンディングワイヤ７２を用いることなく、第２の半導体チップ２０Ａからリードフレーム３０Ａに至って、第１の半導体チップ１０Ａに形成された不図示の第１の電子デバイスと電気的に独立した導通路を形成することが可能となる。これにより、当該半導体装置の厚さを極力薄く抑えることが可能となる。

また、第２の半導体チップ２０Ａの表面と半導体装置の外部との間に、封止材４０及び従来例にみられたボンディングワイヤ７２（図６参照）が存在しないため、第２の半導体チップ２０Ａの表面に、ＣＣＤ等の受光素子や発光素子を形成することが可能となる。

なお、上述した実施形態では、導電端子１６，２６は、例えばハンダにより形成されるものとしたが、本発明はこれに限定されない。即ち、導電端子１６，２６は、導電端子として機能するものであれば、ハンダに限らず、その他の材質から成るものであってもよい。例えば、導電端子１６，２６は、銀ペーストから成るものであってもよい。もしくは、導電端子の替わりに、導電パターンを有した接着テープが用いられてもよい。

次に、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図３は第２の実施形態に係る半導体装置の断面図である。なお、図３では、第１の実施形態の図１及び図２と同一の構成要素については、同一の符号を付して説明を行うものとする。

図３に示すように、外部接続媒体であるリードフレーム３０Ｂ上に、第１の半導体チップ１０Ｂが形成されている。リードフレーム３０Ｂは、接続部であるリード端子３１，３１ｓから構成されている。一部のリード端子３１ｓは、第１の半導体チップ１０Ｂの直下に延びて形成されている。また、その他のリード端子３１は、第１の半導体チップ１０Ｂの周辺部の下方に延びて形成されている。

第１の半導体チップ１０Ｂは、その表面がリードフレーム３０Ｂに対向するようにして載置されている。ここで、第１の半導体チップの表面には、不図示の第１の電子デバイスが形成されている。また、第１の半導体チップ１０Ｂの表面には、不図示の第１の電子デバイスから延びるパッド電極１１が形成されている。パッド電極１１は例えばＡｌ（アルミニウム）から成る。パッド電極１１は、リードフレーム３０Ｂのリード端子のうち、不図示の第１の電子デバイスに対する専用のリード端子３１ｓと電気的に接続されている。パッド電極１１と第１の電子デバイスに対する専用のリード端子３１ｓとは、例えば導電端子１６を介して接続されてもよい。一方、第１の半導体チップ１０Ｂの裏面には、配線層１５が形成されている。配線層１５と第１の半導体チップ１０Ｂとの間には、例えばシリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ）から成る不図示の酸化膜が形成されている。配線層１５は、ボンディングワイヤ３２を介して、リード端子３１と接続されている。

第１の半導体チップ１０Ｂ上には、第２の半導体チップ２０Ａが載置されている。この第２の半導体チップ２０Ａは、第１の実施形態と同様の構成を有して形成されている。即ち、第２の半導体チップ２０Ａは、当該裏面が第１の半導体チップ１０Ａの裏面と対向するようにして載置されている。ただし、第１の半導体チップ１０Ｂと、第２の半導体チップ２０Ａの外形寸法（平面方向の大きさ）を比較すると、第１の半導体チップ１０Ｂは、第２の半導体チップ２０Ａよりも大きい外形寸法（平面方向の大きさ）を有して形成されている。即ち、第１の半導体チップ１０Ｂの配線層１５は、第２の半導体チップ２０Ａと重なり合わない第１の半導体チップ１０Ｂ上の領域に延びるようにして形成されている。

第１の半導体チップ１０Ｂの裏面に形成された配線層１５は、第２の半導体チップ２０Ａに形成された第２の貫通電極２４と電気的に接続されている。第１の半導体チップ１０Ｂの配線層１５と、第２の半導体チップ２０Ａの第２の貫通電極２４とは、例えば導電端子２６を介して接続されてもよい。また、第２の半導体チップ２０Ａの裏面に、第２の貫通電極２４と接続する配線層２５を形成し、この配線層２５と第１の半導体チップの配線層１５とを、例えば導電端子２６を介して接続してもよい。

即ち、上記構成によれば、第２の半導体チップ２０Ａの不図示の第２の電子デバイスは、第２の貫通電極２４、第１の半導体チップ１０Ｂの配線層１５、及びボンディングワイヤ３２を介して、リード端子３１と電気的に接続されている。これにより、第２の半導体チップ２０Ａからリードフレーム３０Ｂに至って、第１の半導体チップ１０Ｂの第１の電子デバイスから電気的に独立した導通路（即ち信号線）が形成されている。ここで、上記導通路は、第２の半導体チップ２０Ａの表面上では、従来例にみられたボンディングワイヤ７２を存在させることなく形成されている。その他の構成については、第１の実施形態と同様である。

上述したように、本実施形態では、第２の半導体チップの２０Ａの表面と半導体装置の外部との間に、封止材４０及び従来例にみられたボンディングワイヤ７２（図６参照）を存在させることなく、第２の半導体チップ２０Ａからリードフレーム３０Ｂに至って、第１の半導体チップ１０Ａに形成された不図示の第１の電子デバイスと電気的に独立した導通路を形成することが可能となる。これにより、複数の半導体チップが積層されて成るパッケージ型の半導体装置の厚さを極力薄く抑えることが可能となる。また、第２の半導体チップ２０Ａの表面に、ＣＣＤ等の受光素子や発光素子を形成することが可能となる。

なお、本実施形態は、第１の実施形態と同時に実施されてもよい。即ち、図示しないが、本実施形態におけるリードフレーム３０Ｂ上に、第１の実施形態における第１の半導体チップ１０Ａが載置されてもよい。この場合、第１の半導体チップ１０Ａは、第２の半導体チップ２０Ａよりも大きい外形寸法（平面方向の大きさ）を有して形成され、その裏面には、当該裏面の端部に延びる配線層１５が形成される。また、リードフレーム３０Ｂには、第１の半導体チップ１０Ａの直下に延びるリード端子３１が形成される。そして、第１の半導体チップ１０Ａの配線層１５は、ボンディングワイヤ３２もしくは第１の貫通電極１４のいずれかを介してリード端子３１と接続される。

次に、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。図４は第３の実施形態に係る半導体装置の断面図である。なお、図４では、第１の実施形態の図１と同一の構成要素については、同一の符号を付して説明を行うものとする。

図４に示すように、外部接続媒体であるリードフレーム３０Ａ上に、第１の半導体チップ１０Ａが形成されている。リードフレーム３０Ａ及び第１の半導体チップ１０Ａは、第１の実施形態と同様の構成を有して形成されている。

第１の半導体チップ１０Ａ上には、第２の半導体チップ２０Ｃが載置されている。
ここで、第２の半導体チップ２０Ｃは、当該表面が第１の半導体チップ１０Ａの裏面と対向するようにして載置されている。第２の半導体チップ２０Ｃの表面には、第２の電子デバイスが形成されている。また、当該表面には、不図示の第２の電子デバイスから延びるパッド電極２６が形成されている。

また、第２の半導体チップ２０Ｃの表面に形成されたパッド電極２６は、第１の半導体チップ１０Ａの裏面に形成された配線層１５と電気的に接続されている。パッド電極２６と第１の半導体チップ１０Ａの配線層１５とは、例えば導電端子２６を介して接続されてもよい。

即ち、上記構成によれば、第２の半導体チップ２０Ｃの不図示の第２の電子デバイスは、第１の半導体チップ１０Ａの配線層１５、及び第１の半導体チップ１０Ａの第１の貫通電極を介して、リード端子３１と電気的に接続されている。これにより、第２の半導体チップ２０Ｃからリードフレーム３０Ａに至って、第１の半導体チップ１０Ａの第１の電子デバイスから電気的に独立した導通路（即ち信号線）が形成されている。ここで、上記導通路は、第２の半導体チップ２０Ｃの表面上に、従来例にみられたボンディングワイヤ７２を存在させることなく形成されている。

さらに、第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ｃを含むリードフレーム３０Ａ上に、第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ｃを覆うようにして、封止材４０が形成されている。即ち、この封止材４０により、リードフレーム３０Ａ上において第１の半導体チップ１０Ａ及び第２の半導体チップ２０Ｃがパッケージ化されている。この封止材４０は、例えばエポキシ樹脂から成るが、封止材として機能するものであれば、その他の材料から成るものであってもよい。その他の構成については、第１の実施形態と同様である。

上述したように、本実施形態では、第２の半導体チップ２０Ｃの不図示の第２の電子デバイスを受光素子や発光素子として形成することはできないものの、従来例にみられたボンディングワイヤ７２を用いることなく、第２の半導体チップ２０Ｃからリードフレーム３０Ａに至って、第１の半導体チップ１０Ａに形成された不図示の第１の電子デバイスと電気的に独立した導通路を形成することが可能となる。これにより、複数の半導体チップが積層されて成るパッケージ型の半導体装置の厚さを極力薄く抑えることが可能となる。

次に、本発明の第４の実施形態に係る半導体装置について図面を参照しながら説明する。図５は第４の実施形態に係る半導体装置の断面図である。なお、図５では、第２の実施形態の図３及び第３の実施形態の図４と同一の構成要素については、同一の符号を付して説明を行うものとする。

図５に示すように、外部接続媒体であるリードフレーム３０Ｂ上に、第１の半導体チップ１０Ｂが形成されている。リードフレーム３０Ｂ及び第１の半導体チップ１０Ｂは、第２の実施形態と同様の構成を有して形成されている。

第１の半導体チップ１０Ｂ上には、第２の半導体チップ２０Ｃが載置されている。第２の半導体チップ２０Ｃは、第３の実施形態と同様の構成を有して形成されている。ここで、第２の半導体チップ２０Ｃは、当該表面が第１の半導体チップ１０Ａの裏面と対向するようにして載置されている。また、第１の半導体チップ１０Ｂと、第２の半導体チップ２０Ｃの外形寸法（平面方向の大きさ）を比較すると、第１の半導体チップ１０Ｂは、第２の半導体チップ２０Ｃよりも大きい外形寸法（平面方向の大きさ）を有して形成されている。即ち、第１の半導体チップ１０Ｂの配線層１５は、第２の半導体チップ２０Ｃと重なり合わない第１の半導体チップ１０Ｂ上の領域に延びるようにして形成されている。

第１の半導体チップ１０Ｂの裏面に形成された配線層１５は、第２の半導体チップ２０Ｃに形成されたパッド電極２１と電気的に接続されている。第１の半導体チップ１０Ｂの配線層１５と、第２の半導体チップ２０Ｃのパッド電極２１とは、例えば導電端子２６を介して接続されてもよい。

即ち、上記構成によれば、第２の半導体チップ２０Ｃの不図示の第２の電子デバイスは、第１の半導体チップ１０Ｂの配線層１５、及びボンディングワイヤ３２を介して、リード端子３１と電気的に接続されている。これにより、第２の半導体チップ２０Ｃからリードフレーム３０Ｂに至って、第１の半導体チップ１０Ｂの第１の電子デバイスから電気的に独立した導通路（即ち信号線）が形成されている。ここで、上記導通路は、第２の半導体チップ２０Ｃの表面上では、従来例にみられたボンディングワイヤ７２を存在させることなく形成されている。その他の構成については、第２の実施形態と同様である。

上述したように、本実施形態では、第２の半導体チップ２０Ｃの不図示の第２の電子デバイスを受光素子や発光素子として形成することはできないものの、第２の半導体チップ２０Ｃの裏面と半導体装置の外部との間に、従来例にみられたボンディングワイヤ７２（図６参照）を存在させることなく、第２の半導体チップ２０Ｃからリードフレーム３０Ｂに至って、第１の半導体チップ１０Ｂに形成された不図示の第１の電子デバイスと電気的に独立した導通路を形成することが可能となる。これにより、複数の半導体チップが積層されて成るパッケージ型の半導体装置の厚さを極力薄く抑えることが可能となる。

なお、本実施形態は、第３の実施形態と同時に実施されてもよい。即ち、図示しないが、本実施形態におけるリードフレーム３０Ｂ上に、第３の実施形態における第１の半導体チップ１０Ａが載置されてもよい。この場合、第１の半導体チップ１０Ａは、第２の半導体チップ２０Ａよりも大きい外形寸法（平面方向の大きさ）を有して形成され、その裏面には、当該裏面の端部に延びる配線層１５が形成される。また、リードフレーム３０Ｂには、第１の半導体チップ１０Ａの直下に延びるリード端子３１が形成される。そして、第１の半導体チップ１０Ａの配線層１５は、ボンディングワイヤ３２もしくは第１の貫通電極１４のいずれかを介してリード端子３１と接続される。

なお、上述した第１及び第３の実施形態では、第１の半導体チップ１０Ａ上に、第２の半導体チップ２０Ａ，２０Ｂ，２０Ｃを載置したが、本発明はこれに限定されない。即ち、図示しないが、複数の第１の半導体チップを積層してリードフレーム上に載置し、さらに、最上層の第１の半導体チップ上に第２の半導体チップを載置してもよい。この場合、上層の第１の半導体チップの第１の貫通電極が、その一段下層の第１の半導体チップの裏面に形成された配線層と電気的に接続される。これにより、第２の半導体チップからリードフレームに至って、第１の半導体チップに形成された不図示の第１の電子デバイスと電気的に独立した導通路を形成することが可能となる。

また、上述した実施形態において、第１の半導体チップ及び第２の半導体チップは、両者共に、同一の平面方向の寸法を有するものであってもよい。

なお、上述した第１，第２，第３及び第４の実施形態に係る半導体装置は、外部接続媒体としてリードフレーム３０Ａ，３０Ｂが用いられるものとしたが、本発明はこれに限定されない。即ち、図示しないが、リードフレームと同等の機能を有し、同様の導電パターンが形成されているものであれば、リードフレーム以外の外部接続媒体が用いられてもよい。例えば、導電パターンを有するものであれば、プリント基板やセラミック基板等が外部接続媒体として用いられても構わない。もしくは、例えば、リードフレームの替わりに、導電パターンを有したフレキシブル電極シート（ＦＰＣ；ＦｌｅｘｉｂｌｅＰｒｉｎｔＣｉｒｃｕｉｔ）が用いられてもよい。この場合、半導体チップに対する接続部は、フレキシブル電極シート上に、導電パターンとして形成される。

本発明の第１の実施形態に係る半導体装置の断面図である。本発明の第１の実施形態に係る半導体装置の断面図である。本発明の第２の実施形態に係る半導体装置の断面図である。本発明の第３の実施形態に係る半導体装置の断面図である。本発明の第４の実施形態に係る半導体装置の断面図である。従来例に係る半導体装置の断面図である。

Claims

外部接続媒体と、前記外部接続媒体上に載置された第１の半導体チップと、前記第１の半導体チップ上に載置された第２の半導体チップと、を具備する半導体装置であって、
前記外部接続媒体は、前記第１の半導体チップ下に延びるようにして形成された接続部を有し、
前記第１の半導体チップは、当該表面に形成された第１の電子デバイスと、当該第１の半導体チップを貫通する少なくとも１つのビアホールと、前記ビアホールに形成されて前記接続部と電気的に接続された第１の貫通電極と、当該第１の半導体チップの裏面に形成されて前記第１の貫通電極と電気的に接続された配線層と、を有し、
前記配線層が前記第２の半導体チップと電気的に接続されることにより、前記第２の半導体チップから前記外部接続媒体に至って、前記第１の半導体チップの前記第１の電子デバイスから電気的に独立した導通路が形成されていることを特徴とする半導体装置。
外部接続媒体と、前記外部接続媒体上に載置された第１の半導体チッと、前記第１の半導体チップ上に載置された第２の半導体チップと、を具備する半導体装置であって、
前記外部接続媒体は、前記第１の半導体チップ下に延びるようにして形成された接続部を有し、
前記第１の半導体チップは、当該表面に形成された第１の電子デバイスと、当該第１の半導体チップの裏面に形成された配線層と、を有し、
前記配線層が前記第２の半導体チップと電気的に接続され、かつ前記配線層がボンディングワイヤを介して前記接続部と電気的に接続されることにより、前記第２の半導体チップから前記外部接続媒体に至って、前記第１の半導体チップの前記第１の電子デバイスから電気的に独立した導通路が形成されていることを特徴とする半導体装置。
前記第２の半導体チップは、当該裏面が前記第１の半導体チップの裏面と対向するようにして当該第１の半導体チップ上に載置されており、
前記第２の半導体チップは、当該表面に形成された第２の電子デバイスと、当該表面に形成されたパッド電極と、前記第２の電子デバイス及び前記パッド電極とを覆う支持体と、前記パッド電極から当該第２の半導体チップの裏面に至るまで当該第２の半導体チップを貫通するビアホールと、当該ビアホールに形成されて前記第１の半導体チップの前記配線層と電気的に接続された第２の貫通電極と、を有することを特徴とする請求項１または請求項２に記載の半導体装置。
前記支持体は、前記第２の半導体チップの表面から離間されていることを特徴とする請求項３記載の半導体装置。
前記第２の半導体チップは、当該表面が前記第１の半導体チップの裏面と対向するようにして当該第１の半導体チップ上に載置されており、
前記第２の半導体チップは、当該表面に形成された第２の電子デバイスと、当該表面に形成されて前記第１の半導体チップの前記配線層と電気的に接続されたパッド電極と、を有することを特徴とする請求項１または請求項２に記載の半導体装置。
前記第１の半導体チップ及び前記第２の半導体チップの少なくとも一部を覆うようにして封止材が形成されていることを特徴とする請求項１，２，３，４，５のうちいずれか１項に記載の半導体装置。
前記第２の電子デバイスは受光素子であり、前記支持体は、透明もしくは半透明の材質から成ることを特徴とする請求項１，２，３，４，６のうちいずれか１項に記載の半導体装置。